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JP2002198811A - Ｐｌｌ回路及びこれに用いられる自動バイアス調整回路 - Google Patents

Ｐｌｌ回路及びこれに用いられる自動バイアス調整回路

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JP2002198811A
JP2002198811A JP2000398301A JP2000398301A JP2002198811A JP 2002198811 A JP2002198811 A JP 2002198811A JP 2000398301 A JP2000398301 A JP 2000398301A JP 2000398301 A JP2000398301 A JP 2000398301A JP 2002198811 A JP2002198811 A JP 2002198811A
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bias
voltage
circuit
signal
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裕人 東
Hideki Ishida
秀樹 石田
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Fujitsu Ltd
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Fujitsu Ltd
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】プロセスのばらつき及び温度変動に対しより適
正なバイアス電流をＰＬＬ回路に供給する。 【解決手段】ＰＬＬ回路中の電流制御発振回路１３へ加
算的に供給されるバイアス電流ＩＢは、バイアス電流Ｉ
Ｂ１とＩＢ２との和であり、それぞれバイアス調整回路
（１８、１９、２０、２１及び２２）及びバイアス電流
生成回路（２３及び２４）により生成される。バイアス
調整回路は、調整開始信号ＡＤＪに応答して、参照電圧
ＶＲＥＦに制御電圧ＶＣが収束するようにバイアス電流
ＩＢ１を調整し、収束した時に該調整を終了する。ＶＲ
ＥＦは、ＰＬＬ回路中におけるＶＣの可変範囲のほぼ中
点になるように定められる。バイアス電流生成回路は、
バイアス電圧ＶＴを生成する回路２３と、ＶＴを電流Ｉ
Ｂ２に変換する回路２４とで構成され、バイアス電圧Ｖ
Ｔの温度特性は、発信信号ＯＣＬＫの周波数を固定した
ときの制御電圧ＶＣの温度特性と逆である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路及びこ
れに用いられる自動バイアス調整回路に関する。
【０００２】
【従来の技術】図８は、ＰＬＬ回路に用いられる従来の
電圧制御発振回路（ＶＣＯ）１０の概略構成を示す。
【０００３】ＶＣＯ１０では、制御電圧ＶＣがＶ／Ｉ変
換回路１１で電流ＩＥに変換され、この電流ＩＥとバイ
アス電流ＩＢとが加算部１２で加算され、制御電流ＩＣ
として電流制御発振回路（ＣＣＯ）１３に供給される。
ＣＣＯ１３は、制御電流ＩＣの値に応じた周波数ＦＯの
発振クロック信号ＯＣＬＫを出力する。
【０００４】図９（Ａ）は、バイアス電流ＩＢが０であ
る場合の、ＶＣＯ１０の制御電圧ＶＣに対する発振周波
数ＦＯの特性を示す。
【０００５】この特性は、製造プロセス条件のばらつ
き、すなわちＶＣＯ１０の構成素子であるＦＥＴの閾
値、ゲート長、ゲート絶縁膜の厚さなどのばらつきによ
り大きく変化する。図中の特性曲線ＴＹＰは代表的な場
合であり、特性曲線ＰＯＷ及びＳＰＷはそれぞれ製造プ
ロセス条件のばらつきにより制御電圧ＶＣに対し発振周
波数ＦＯが最も大きい場合及び最も小さい場合を示して
いる。
【０００６】ＰＬＬ回路では、制御電圧ＶＣはループフ
ィルタの出力である。この出力の取り得る範囲ＶＬ〜Ｖ
Ｈは通常、電源電圧及びＦＥＴの閾値により定まる。制
御電圧ＶＣがＶＬとＶＨの中点Ｖｍのときの周波数Ｆｍ
が参照クロック信号周波数に等しくなる場合、ＰＬＬ回
路におけるＶＣＯ１０の周波数可変範囲が最大となる。
このようにＶＣＯ１０を設計しても、製造プロセス条件
のばらつきによりその特性がＰＯＷである場合には、周
波数可変範囲が狭いので、ノイズや参照クロック信号周
波数の変動によりロック外れが生じ易い。また、特性が
ＳＰＷである場合には、ロックインすることができな
い。
【０００７】しかし、ＰＯＷであっても、これをＶＣ軸
の正方向へ平行移動させて図９（Ｂ）に示すようにすれ
ば、周波数可変範囲が広くなってロック外れが生ずるの
を防止することができる。この平行移動は、図８におい
てＶＣ＝ＶｍのときＦＯ＝Ｆｍになるようバイアス電流
ＩＢの値を調整することに相当する。
【０００８】ＰＬＬ回路では、制御電圧ＶＣにノイズが
加わると発振クロック信号ＯＣＬＫにジッタが生ずる。
このジッタを小さくするには、制御電圧ＶＣの増分に対
する発振周波数ＦＯの増分の割合（ＶＣＯゲイン）を小
さくすればよい。すなわち、ＶＣＯ１０の特性曲線の傾
斜を小さくすればよい。
【０００９】一方、ＶＣＯ１０の特性は、図１０（Ａ）
に示す如く、温度にも依存する。図中の特性曲線は、温
度がＴ１、Ｔ２及びＴ３の場合であり、Ｔ１＜Ｔ２＜Ｔ
３の関係にある。図１０（Ｂ）は、制御電圧ＶＣ一定の
条件下での温度Ｔに対する発振周波数ＦＯの関係を示
す。
【００１０】ＶＣＯゲインを図１０（Ａ）に示すように
小さくすると、ＰＬＬ回路において周波数可変範囲及び
マージンが狭くなるので、温度の変動やノイズなどによ
りロック外れが生じないようバイアス電流ＩＢの調整を
より正確に行う必要がある。
【００１１】特開平１０−８４２７８号公報では、ＣＣ
Ｏのレプリカを用いたＰＬＬ回路を自動バイアス調整回
路として用い、そのＶＣＯ内のＶ／Ｉ変換回路の出力
を、調整対象のＰＬＬ回路のバイアス電流ＩＢとして用
いることにより、プロセスのばらつき及び温度の変動に
対処している。
【００１２】しかしながら、ジッタを小さくするために
ＶＣＯゲインを小さくすると、バイアス調整回路のそれ
も小さくなるので、バイアス調整回路においてロック外
れが生じ易くなり、適正なバイアス電流ＩＢを生成する
ことができなくなる。
【００１３】また、特開平１１−１７７４１６号公報で
は、プロセスのばらつき及び温度の変動に対処するた
め、ループフィルタの出力をＤ／Ａ変換回路で電流に変
換し、これをバイアス電流ＩＢとして用いている。しか
し、バイアス電流ＩＢが制御電圧ＶＣに比例しているの
で、ＣＣＯの制御電流ＩＣも制御電圧ＶＣに比例し、プ
ロセスのばらつき及び温度変動に対し制御電流ＩＣをそ
の可変範囲の中点に設定することができない。
【００１４】さらに、特開平１０−７０４５８号公報で
は、プロセスのばらつき及び温度の変動に対処するた
め、ループフィルタの出力電圧を、温度係数がほぼ０の
基準電圧と比較し、その比較結果に応じてカウンタの値
を変更し、カウンタの値でバイアススイッチを制御して
バイアス発生器の状態を決定している。
【００１５】しかしながら、カウンタの値をどのように
変更するのか、参照電圧がどのような値であるのか、及
び、バイアス発生器の入出力関係がどのようになってい
るのか、バイアススイッチによりバイアス発生器の出力
電流範囲をどのように制限しているのかなどが全く開示
されておらず、バイアス調整の内容が不明である。さら
に、温度変動に対処するためバイアス発生器を常時デジ
タル制御しているので、バイアス調整が可能であると仮
定しても、スイッチ切換毎に制御電流ＩＣの値がステッ
プ変化してジッタが生じ易い。
【００１６】さらに、上記いずれの公報も、温度に対処
するためにデジタル調整回路を常時動作させているの
で、消費電力が増加する。
【００１７】
【発明が解決しようとする課題】本発明の目的は、この
ような問題点に鑑み、プロセスのばらつき及び温度変動
に対しより適正なバイアス電流をＰＬＬ回路に供給する
ことが可能な自動バイアス調整回路及びこれを用いたＰ
ＬＬ回路を提供することにある。
【００１８】本発明の他の目的は、消費電力を低減でき
る自動バイアス調整回路及びこれを用いたＰＬＬ回路を
提供することにある。
【００１９】
【課題を解決するための手段及びその作用効果】本発明
による自動バイアス調整回路は、ＰＬＬ回路に対するも
のである。このＰＬＬ回路は、制御電圧ＶＣを電流ＩＥ
に変換する電圧／電流変換回路と、該電流ＩＥにバイア
ス電流ＩＢを加えた制御電流ＩＣが供給される電流制御
発振器とを有する電圧制御発振器を備えている。
【００２０】本発明による自動バイアス調整回路の一態
様では、このバイアス電流ＩＢを、プロセス変動に対処
するために調整される第１バイアス電流と温度変動に対
処するための第２バイアス電流との和としている。これ
ら第１及び第２バイアス電流はそれぞれ、バイアス調整
回路及びバイアス電流生成回路により生成される。
【００２１】該バイアス調整回路は、調整開始信号に応
答して、供給される参照電圧に該制御電圧が収束するよ
うに該第１バイアス電流を調整し、収束した時に該調整
を終了する。
【００２２】該参照電圧は、ＰＬＬ回路中における該制
御電圧の可変範囲のほぼ中点になるように定められる。
【００２３】該バイアス電流生成回路は、温度変動によ
り該制御電圧が該参照電圧からずれるのを補正するよう
な温度特性を有する該第２バイアス電流を出力する。
【００２４】該バイアス調整回路による調整は、該参照
電圧に該制御電圧が収束するように該第１バイアス電流
を調整した後において、行われないので、温度変動によ
り該電流制御発振器の特性が変化しても該第１バイアス
電流が急変せず、ＰＬＬ回路が安定に動作する。
【００２５】この調整後は、該バイアス電流生成回路に
より、温度が変動して該制御電圧が該参照電圧からずれ
るのが補正されるので、該制御電圧はその可変範囲のほ
ぼ中点に維持され、これにより発振周波数の可変周波数
範囲が温度変動によらずほぼ最大になり、ノイズによる
ジッタを小さくするために設計においてＶＣＯゲインを
小さくしても、ロック外れを防止することが可能とな
る。
【００２６】該バイアス電流生成回路を、バイアス電圧
生成回路と、生成されたバイアス電圧を電流に変換し該
第２バイアス電流として出力する電圧／電流変換回路と
で構成した場合、該バイアス電圧生成回路は、該バイア
ス電圧の温度特性が、該発振信号の周波数を固定したと
きの該制御電圧の温度特性と逆である。
【００２７】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
【００２９】［第１実施形態］図１は、本発明の第１実
施形態のＰＬＬ回路を示す。
【００３０】ＶＣＯ１０は、図８のＶＣＯ１０と同一構
成であり、その周波数ＦＯの発振クロック信号ＯＣＬＫ
がＮ分周回路１４に供給されて、周波数Ｎ・ＦＯの帰還
クロック信号ＦＣＬＫが生成される。位相比較器１５
は、参照クロック信号ＲＣＬＫに対する帰還クロック信
号ＦＣＬＫの位相の遅れ又は進みを検出する毎にアップ
信号ＵＰ又はダウン信号ＤＷＮのパルスを生成する。チ
ャージポンプ回路１６は、アップ信号ＵＰ又はダウン信
号ＤＷＮのパルスに応答して、ループフィルタ１７内の
フィルターキャパシタを充電し又は放電する。ループフ
ィルタ１７の出力は、制御電圧ＶＣとしてＶＣＯ１０の
Ｖ／Ｉ変換回路１１に供給される。
【００３１】参照クロック信号ＲＣＬＫの周波数は通
常、その生成回路のプロセスのばらつきや温度変動によ
り、公称周波数からずれている。
【００３２】ＶＣＯ１０、Ｎ分周回路１４、位相比較器
１５、チャージポンプ回路１６及びループフィルタ１７
からなるＰＬＬに対し、加算部１２にバイアス電流ＩＢ
を供給する自動バイアス調整回路が付加されている。次
に、この調整回路について説明する。
【００３３】本実施例では、このバイアス電流ＩＢを、
プロセス変動に対処するために調整されるバイアス電流
ＩＢ１と、温度変動に対処するためのバイアス電流ＩＢ
２との和としている。
【００３４】次に、バイアス電流ＩＢ１を生成するバイ
アス調整回路（１８、１９、２０、２１及び２２）につ
いて説明する。
【００３５】制御電圧ＶＣは、参照電圧生成回路１８で
生成された参照電圧ＶＲＥＦと比較器１９で比較され
る。参照電圧生成回路１８は、その出力ＶＲＥＦがルー
プフィルタ１７の出力電圧可変範囲の中点、すなわち、
図１０（Ａ）中のＶｍになるように設計されている。通
常、この可変範囲はＶｔｈ〜（ＶＤＤ−Ｖｔｈ）、例え
ば０．２Ｖ〜１．６Ｖであり、ここに、ＶＤＤは電源電
圧、ＶｔｈはＦＥＴの閾値電圧である。この場合、ＶＲ
ＥＦ＝ＶＤＤ／２であり、公知の分圧回路でこれを生成
することができる。参照電圧生成回路１８は、その参照
電圧ＶＲＥＦが温度変動に対し上記中点を維持するよう
に設計した方が、より適正なバイアス電流ＩＢの調整上
好ましい。例えば、同一抵抗値の２つの抵抗を電源供給
線とグランドとの間に直列接続することにより、分圧Ｖ
ＲＥＦ＝ＶＤＤ／２を取り出すことができ、温度変動に
より電源電圧ＶＤＤが変動しても、分圧ＶＲＥＦは上記
中点を維持する。
【００３６】比較器１９の比較結果ＣＲは、ＶＣ＞ＶＲ
ＥＦのとき高レベル、ＶＣ＜ＶＲＥＦのとき低レベルに
なる。この比較結果ＣＲは、参照クロック信号ＲＣＬＫ
及び調整開始信号ＡＤＪと共にレジスタ設定回路２０に
供給される。
【００３７】レジスタ設定回路２０は、供給される調整
開始信号ＡＤＪのパルスにより動作を開始し、参照クロ
ック信号ＲＣＬＫを分周したクロック信号に同期して動
作する。レジスタ設定回路２０は、一連の比較結果ＣＲ
がＶＣのＶＲＥＦへの収束を示すように、レジスタ２１
に値ＳＶを設定し、収束後に設定値を固定する。すなわ
ち、レジスタ設定回路２０は後に詳述するように、所定
周期で、レジスタ２１のビットを最上位側から最下位側
へ順にテストビット‘１’をセットし、比較結果ＣＲの
値に応じてこのビットをセット又はリセットし、その最
下位ビットをセット又はリセットした後にレジスタ２１
の内容を固定する。
【００３８】レジスタ２１の出力値ＳＶ１は、Ｄ／Ａ変
換回路２２によりバイアス電流ＩＢ１に変換される。Ｄ
／Ａ変換回路２２は、定電流源とスイッチングトランジ
スタとの直列接続回路を複数並列接続して構成すること
ができる。このスイッチングトランジスタのオン／オフ
は設定値ＳＶ１で定められる。
【００３９】次に、バイアス電流ＩＢ２を生成するバイ
アス電流生成回路（２３及び２４）について説明する。
【００４０】バイアス電圧生成回路２３で生成されたバ
イアス電圧ＶＴは、Ｖ／Ｉ変換回路２４でバイアス電流
ＩＢ２に変換される。バイアス電圧ＶＴに対する制限
は、Ｖ／Ｉ変換回路２４の変換係数及びＩＢ１の可変範
囲に依存し、例えばこれがＶ／Ｉ変換回路１１のそれに
等しく且つＩＢ１＞０である場合には、ＶＴ＜ＶＲＥ
Ｆ、例えばＶＴ＝ＶＲＥＦ／２である。ＩＢ１＜０であ
る場合には、ＶＴ≧ＶＲＥＦとすることができる。バイ
アス電圧生成回路２３は、そのバイアス電圧ＶＴが後述
のような温度特性を示すように設計されている。
【００４１】変換されたバイアス電流ＩＢ１とＩＢ２と
が加算部２５で加算され、バイアス電流ＩＢとしてＶＣ
Ｏ１０の加算部１２に供給される。電流加算であるの
で、加算部２５及び１２はいずれも単なる結線ノードで
構成することができる。
【００４２】図１の回路は、半導体集積回路デバイスに
形成される。但し、ループフィルタ１７は、チップ面積
縮小のために外付けしてもよい。
【００４３】図２は、図１中のレジスタ設定回路２０の
構成例をレジスタ２１と共に示す。
【００４４】調整開始信号ＡＤＪのパルスによりＲＳフ
リップフロップ３０がセットされ、その非反転出力がア
ンドゲート３１の一方の入力端に供給される。調整開始
信号ＡＤＪのパルスは、電源投入時に不図示の回路で生
成される。アンドゲート３１の他方の入力端には、参照
クロック信号ＲＣＬＫが供給される。ＲＳフリップフロ
ップ３０がセット状態の間、参照クロック信号ＲＣＬＫ
がアンドゲート３１を通り、Ｍ分周回路３２で分周され
て動作クロック信号ＣＬＫ１が生成され、回路２０及び
２１が動作状態になる。Ｍは、図１のＰＬＬ回路に参照
クロック信号ＲＣＬＫを供給してからロックインするま
での時間よりもクロック信号ＣＬＫ１の半周期が長くな
るように決定される。
【００４５】クロック信号ＣＬＫ１は、アンドゲート３
３の一方の入力端に供給され、その他方の入力端には比
較結果ＣＲが供給される。アンドゲート３３の出力は、
アンドゲート４０〜４３の各々の一方の入力端に供給さ
れる。クロック信号ＣＬＫ１はカウンタ４４のクロック
信号入力端ＣＫにも供給され、その３ビットの計数値Ｃ
Ｖは、デコーダ４５に供給されてデコードされる。デコ
ーダ４５は、計数値ＣＶが０〜４のときそれぞれ‘１’
になる５出力を有する。クロック信号ＣＬＫ１はさら
に、遅延回路４６を介し、クロック信号ＣＬＫ２として
アンドゲート５０〜５３の各々の一方の入力端に供給さ
れる。
【００４６】デコーダ４５の、計数値ＣＶが０〜３のと
きそれぞれ高レベルになる４出力はそれぞれ、アンドゲ
ート４０〜４３の他方の入力端に供給されると共に、ア
ンドゲート５０〜５３の他方の入力端にも供給される。
【００４７】アンドゲート４０〜４３の出力はそれぞれ
オアゲート６０〜６３の一方の入力端に供給され、オア
ゲート６０〜６３の他方の入力端にはそれぞれ、テスト
ビット出力用の４ビットシフトレジスタ６４の下位側か
ら上位側への対応するビットが供給される。シフトレジ
スタ６４のクロック信号入力端ＣＫにはクロック信号Ｃ
ＬＫ１が供給される。シフトレジスタ６４は調整開始信
号ＡＤＪのパルスによりその内容が‘１０００’にされ
る。シフトレジスタ６４のクロック信号入力端ＣＫには
クロック信号ＣＬＫ１が供給され、クロック信号ＣＬＫ
１の立ち上がり毎にこの‘１’（テストビット）が右へ
シフトし、‘０’が最下位ビットにロードされる。
【００４８】オアゲート６０〜６３の出力はそれぞれレ
ジスタ２１のＤフリップフリップ７０〜７３のデータ入
力端に供給され、Ｄフリップフリップ７０〜７３のクロ
ック信号入力端にはそれぞれオアゲート８０〜８３の出
力が供給される。オアゲート８０には調整開始信号ＡＤ
Ｊを遅延回路８４に通した信号及びアンドゲート５０の
出力が供給され、オアゲート８１にはアンドゲート５０
及び５１の出力が供給され、オアゲート８２にはアンド
ゲート５１及び５２の出力が供給され、オアゲート８３
にはアンドゲート５２及び５３の出力が供給される。
【００４９】ＲＳフリップフロップ３０は、デコーダ４
５の、ＣＶ＝４のとき高レベルになる出力により、リセ
ットされる。
【００５０】図３は、図２の回路の動作を示すタイムチ
ャートである。
【００５１】次に、図３を参照して図１及び図２の回路
の動作を説明する。図３中の点線は、ＶＣ＝ＶＲＥＦに
するための設定値ＳＶ１の値、すなわち設定値ＳＶ１の
目標値を示している。
【００５２】不図示の初期化回路により電源投入時に、
Ｍ分周回路３２、シフトレジスタ６４及びレジスタ２１
がゼロクリアされ、カウンタ４４に７がロードされてい
ると仮定する。この時、デコーダ４５の５出力は全て
‘０’である。
【００５３】（１）調整開始信号ＡＤＪのパルスにより
ＲＳフリップフロップ３０がセットされて、参照クロッ
ク信号ＲＣＬＫがアンドゲート３１を介しＭ分周回路３
２に供給される。また、調整開始信号ＡＤＪのパルスに
より、シフトレジスタ６４の内容が‘１０００’にな
り、この最下位ビット‘１’がオアゲート６０を介しＤ
フリップフリップ７０のデータ入力端にテストビットと
して供給される。次に、遅延回路８４を通った調整開始
信号ＡＤＪのパルスがオアゲート８０を介しＤフリップ
フリップ７０のクロック信号入力端に供給されて、Ｄフ
リップフリップ７０にテストビット‘１’が設定され、
ＳＶ＝８になる。図１において、バイアス電流ＩＢ１の
最大値をＩＢ１ｍａｘで表すと、ＩＢ１＝８・ＩＢ１ｍ
ａｘ／１５である。
【００５４】クロック信号ＣＬＫ１の半周期に近づいた
時には、ＰＬＬ回路が既にロック状態になっていて、制
御電圧ＶＣが安定している。図３の場合、ＶＣ＞ＶＲＥ
Ｆで比較結果ＣＲが高レベルになっている。
【００５５】（２）クロック信号ＣＬＫ１の半周期が経
過すると、クロック信号ＣＬＫ１が立ち上がり、ＣＶ＝
０になってアンドゲート４０及び５０が開かれ、アンド
ゲート３３の出力‘１’がアンドゲート４０及びオアゲ
ート６０を通ってＤフリップフリップ７０のデータ入力
端に確定ビット（比較結果ＣＲにより確定したビット）
として供給される。また、シフトレジスタ６４が上位側
へ１ビットシフトして‘０１００’となり、この‘１’
がオアゲート６１を介しＤフリップフリップ７１のデー
タ入力端にテストビットとして供給される。
【００５６】次にクロック信号ＣＬＫ２が立ち上がり、
これがアンドゲート５０を通りオアゲート８０及び８１
を介しそれぞれＤフリップフリップ７０及び７１のクロ
ック信号入力端が立ち上がって、Ｄフリップフリップ７
０及び７１に確定ビット‘１’及びテストビット‘１’
がセットされ、ＳＶ＝１２、ＩＢ１＝１２・ＩＢ１ｍａ
ｘ／１５になる。
【００５７】クロック信号ＣＬＫ１の次の立ち上がり直
前には、ＰＬＬ回路が既にロック状態で制御電圧ＶＣが
安定している。図３の場合、ＶＣ＜ＶＲＥＦで比較結果
ＣＲが低レベルになっている。
【００５８】（３）クロック信号ＣＬＫ１が立ち上が
り、ＣＶ＝１になってアンドゲート４１及び５１が開か
れ、アンドゲート３３の出力‘０’がアンドゲート４１
及びオアゲート６１を通りＤフリップフリップ７１のデ
ータ入力端に確定ビットとして供給される。また、シフ
トレジスタ６４が上位側へ１ビットシフトして‘００１
０’となり、この‘１’がオアゲート６２を介しＤフリ
ップフリップ７２のデータ入力端にテストビットとして
供給される。
【００５９】次にクロック信号ＣＬＫ２が立ち上がり、
これがアンドゲート５１を通りオアゲート８１及び８２
を介してそれぞれＤフリップフリップ７１及び７２のク
ロック信号入力端に供給され、Ｄフリップフリップ７１
及び７２に確定ビット‘０’及びテストビット‘１’が
セットされ、ＳＶ＝１０、ＩＢ１＝１０・ＩＢ１ｍａｘ
／１５になる。
【００６０】クロック信号ＣＬＫ１の次の立ち上がり直
前には、ＰＬＬ回路がロック状態で制御電圧ＶＣが安定
ている。図３の場合、ＶＣ＞ＶＲＥＦで比較結果ＣＲが
高レベルになっている。
【００６１】このような動作が繰り返されて、ＣＶ＝３
の時には図３の場合、ＳＶ１＝１０になる。クロック信
号ＣＬＫ１の次の立ち上がりでＣＶ＝４になると、デコ
ーダ４５によりＲＳフリップフロップ３０がリセットさ
れ、Ｍ分周回路３２への参照クロック信号ＲＣＬＫの供
給が停止して、レジスタ設定回路２０及びレジスタ２１
の動作が停止し、設定値ＳＶ１が固定される。
【００６２】以上のような処理が行われて、制御電圧Ｖ
Ｃが参照電圧ＶＲＥＦに収束するように、レジスタ設定
回路２０によりレジスタ２１の値が設定され、ＰＬＬ回
路の実際の使用が開始される。
【００６３】この設定により、すなわちバイアス電流Ｉ
Ｂ１の調整により、プロセスのばらつきや参照クロック
信号の上記公称周波数のずれによる、ＰＬＬ回路におけ
る制御電圧ＶＣの可変範囲中点からのずれが補正され
る。
【００６４】設定後の温度変動によりＣＣＯ１３の特性
が変化しても設定値ＳＶ１の値が変化しないので、バイ
アス電流ＩＢの値はＰＬＬ回路使用中に急変せず、これ
によりＰＬＬ回路が安定に動作する。
【００６５】次に、上記設定後に温度が変動した場合の
動作について説明する。
【００６６】アナログ回路の特性は一般に温度依存性を
有するが、ＣＣＯ１３の特性はＶ／Ｉ変換回路１１やル
ープフィルタ１７の特性に比し大きく温度の影響を受け
る。このため、温度が変動すると、ＰＬＬ回路がロック
状態を維持するように動作する結果として、制御電圧Ｖ
Ｃがその可変範囲の中点からずれる。
【００６７】例えば、温度がΔＴ上昇するとＶＣＯ１０
は、制御電圧ＶＣを一定にした場合、図１０（Ｂ）に示
すように発振周波数ＦＯが低下する。このため、ＰＬＬ
回路においては温度が上昇すると、電流ＩＣがΔＩＣ増
加、すなわち、制御電圧ＶＣが上昇して、帰還クロック
信号ＦＣＬＫの周波数が参照クロック信号ＲＣＬＫのそ
れに一致するように動作する。そこで、温度のΔＴ上昇
に対し、ΔＩＣだけバイアス電流ＩＢ２が増加するよう
に、バイアス電圧生成回路２３の温度特性が設計により
定められている。この場合、バイアス電圧生成回路２３
は、その出力電圧ＶＴの温度特性が、ＶＣＯ１０に関し
発振クロック信号ＯＣＬＫの周波数ＦＯを固定したとき
の制御電圧ＶＣの温度特性と逆になる。
【００６８】図４（Ａ）は、温度に対するバイアス電圧
ＶＴの変化を示している。
【００６９】温度上昇に対しバイアス電圧ＶＴも上昇す
るので、バイアス電流ＩＢ２が増加し、バイアス電流Ｉ
Ｂ＝ＩＢ１＋ＩＢ２が図４（Ｂ）に示す如く増加する。
制御電流ＩＣの増加に対バイアス電流ＩＢ２が増加する
ので、制御電圧ＶＣが上昇しなくても周波数Ｎ・ＦＯが
上昇して参照クロック信号ＲＣＬＫのそれに一致する。
このため、図４（Ｃ）に示す如く、制御電圧ＶＣは温度
によらず一定になる。
【００７０】このようにして、レジスタ２１の値が固定
された後に温度が変動しても、制御電圧ＶＣはその可変
範囲のほぼ中点に維持され、これにより発振周波数ＦＯ
の可変周波数範囲が温度変動によらずほぼ最大になり、
ノイズによるジッタを小さくするために設計においてＶ
ＣＯゲインを小さくしても、ロック外れを防止すること
が可能となる。
【００７１】従来では、温度変動に対処するためにデジ
タルの自動バイアス調整回路を常時動作させていたが、
本実施例では初期調整後、デジタルのバイアス調整回路
が動作を停止するので、消費電力を低減でき、特に携帯
電話などの移動電子機器に本ＰＬＬ回路を用いた場合
に、電池寿命を延ばすことができる。
【００７２】なお、ＣＣＯ１３の回路構成によっては、
ＣＣＯ１３の温度特性は図１０（Ｂ）と逆の特性を示
す。この場合には、バイアス電圧生成回路２３の特性を
これに応じて逆になるようにすればよい。
【００７３】バイアス電圧生成回路２３の温度特性を正
又は負の適当なものにすることができることは、当業者
に周知である。例えば、電源配線とグランド線との間に
抵抗と定電流源とを直列接続し、抵抗と定電流源の接続
ノードの電圧をバイアス電圧ＶＴとして取り出すと、バ
イアス電圧ＶＴは抵抗の温度特性を有する。この場合、
抵抗の一端を電源配線側に接続するかグランド側に接続
するかにより、バイアス電圧ＶＴの温度特性は逆にな
る。抵抗の替わりに、順方向電流が流れるダイオードの
端子間電圧を利用しても同様である。
【００７４】また、Ｖ／Ｉ変換回路２４の変換係数の値
を変えることによっても、バイアス電圧ＶＴの温度特性
をより好ましいものに近づけることができる。
【００７５】［第２実施形態］図５は、本発明の第２実
施形態のＰＬＬ回路を示す。
【００７６】この回路では、図１のバイアス電圧生成回
路２３を省略し、参照電圧生成回路１８Ａの出力をＶ／
Ｉ変換回路２４Ａに供給している。Ｖ／Ｉ変換回路２４
Ａの変換係数ｋ２は、Ｖ／Ｉ変換回路２４のそれｋ１よ
りも小さく、ＩＢ２＝ｋ１・ＶＴ＝ｋ２・ＶＲＥＦが成
立している。この場合、ＩＢ１＞０とすることができ
る。ＩＢ１に対する制限をなくせば、変換係数に対する
上記制限もなくなる。
【００７７】参照電圧生成回路１８Ａは、制御電圧ＶＣ
に対し上述の温度補償が行われるような温度特性を有し
ている。
【００７８】［第３実施形態］図６は、本発明の第３実
施形態のＰＬＬ回路に用いられるチャージポンプ回路１
６及びループフィルタ１７の構成例を示す。
【００７９】チャージポンプ回路１６では、ＶＤＤとグ
ランドとの間に、定電流源１６１、ＰＭＯＳトランジス
タ１６２、ＮＭＯＳトランジスタ１６３及び定電流源１
６４が直列接続されている。ＰＭＯＳトランジスタ１６
２のソースとＮＭＯＳトランジスタ１６３のソースとの
間には、ＰＭＯＳトランジスタ１６５とＮＭＯＳトラン
ジスタ１６６とが直列接続されている。このチャージポ
ンプ回路１６の特徴は、ＰＭＯＳトランジスタ１６２の
ドレイン（電圧ＶＣ）に電圧ホロワ回路１６７の入力端
が接続されＰＭＯＳトランジスタ１６５のドレインに電
圧ホロワ回路１６７の出力端が接続され、この出力端の
電圧ＶＤを図１又は図５の比較器１９の非反転入力端に
供給している点である。
【００８０】ＰＭＯＳトランジスタ１６５及びＮＭＯＳ
トランジスタ１６３のゲートにはそれぞれアップ信号Ｕ
Ｐ及びダウン信号ＤＷＮが供給され、ＰＭＯＳトランジ
スタ１６２及びＮＭＯＳトランジスタ１６６のゲートに
はそれぞれ信号ＵＰ及びＤＷＮの反転信号である＊ＵＰ
及び＊ＤＷＮが供給される。
【００８１】ループフィルタ１７は公知の構成であり、
チャージポンプ回路１６の出力端とグランドとの間に、
抵抗１７１とフィルターキャパシタ１７２とが直列接続
され、これに位相補償用フィルターキャパシタ１７３が
並列接続されている。
【００８２】電圧ホロワ回路１６７は、チャージポンプ
回路１６の構成要素であると共に、ループフィルタ１７
の構成要素でもある。すなわち、電圧ホロワ回路１６７
は、ループフィルタ１７の電圧出力バッファ回路でもあ
る。
【００８３】上記構成において、アップ信号ＵＰ及びダ
ウン信号ＤＷＮが共に低レベルで不活性の場合には、Ｐ
ＭＯＳトランジスタ１６２及びＮＭＯＳトランジスタ１
６３がオフ、ＰＭＯＳトランジスタ１６５及びＮＭＯＳ
トランジスタ１６６がオンであり、定電流源１６１を流
れる電流Ｉはトランジスタ１６５及び１６６を通って定
電流源１６４に流れる。
【００８４】アップ信号ＵＰの正パルスによりＰＭＯＳ
トランジスタ１６２がオン、ＰＭＯＳトランジスタ１６
５がオフになり、電流ＩはＰＭＯＳトランジスタ１６２
を通って出力され、フィルターキャパシタ１７２及び１
７３が充電される。この時、ＮＭＯＳトランジスタ１６
３はオフであるが、ＮＭＯＳトランジスタ１６６がオン
であるので、定電流源１６４により電圧ホロワ回路１６
７の出力端から電流Ｉが引き出される。
【００８５】図７は、アップ信号ＵＰのパルスに対する
ＶＣ及びＶＤの電圧波形図である。
【００８６】低周波領域では、ＶＣ＝ＶＤが成立する。
アップ信号ＵＰの立ち下がりによりＰＭＯＳトランジス
タ１６２がオフになると、ＰＭＯＳトランジスタ１６２
のゲート・ドレイン間容量によりフィルターキャパシタ
１７３の電荷の一部がＰＭＯＳトランジスタ１６２側へ
流れて電圧ＶＤが瞬間的に低下する。しかしながら、ア
ップ信号ＵＰのパルス期間は例えば数ｎｓと短いので、
電圧ホロワ回路１６７の出力ＶＤは電圧ＶＣの高速変化
に追従できず、電圧ＶＤの変化は電圧ＶＣのそれよりも
緩やかになる。これにより、図１又は図５での比較器１
９による比較がより適正になり、レジスタ２１に設定さ
れる値もより適正になる。
【００８７】ダウン信号ＤＷＮの正パルスによりＮＭＯ
Ｓトランジスタ１６３がオン、ＮＭＯＳトランジスタ１
６６がオフになり、フィルターキャパシタ１７２及び１
７３の電荷がＮＭＯＳトランジスタ１６３及び定電流源
１６４を通って放電される。この時、ＰＭＯＳトランジ
スタ１６２はオフであるが、ＰＭＯＳトランジスタ１６
５がオンであるので、定電流源１６１を流れる電流Ｉは
電圧ホロワ回路１６７の入力端に流れ込む。
【００８８】ダウン信号ＤＷＮの立ち下がりによりＮＭ
ＯＳトランジスタ１６３がオフになると、ＮＭＯＳトラ
ンジスタ１６３のゲート・ドレイン間容量によりフィル
ターキャパシタ１７３の電荷の一部がＮＭＯＳトランジ
スタ１６３側へ流れて制御電圧ＶＣの電圧が瞬間的にさ
らに低下する。しかしながら、上記と同じ理由により、
電圧ＶＤの変化は電圧ＶＣのそれよりも緩やかになっ
て、上記効果が得られる。
【００８９】なお、本発明には外にも種々の変形例が含
まれる。
【００９０】例えば、図６の電圧ホロワ１６７の出力Ｄ
を制御電圧としてＶＣＯ１０に供給する構成であっても
よい。
【００９１】図１において、位相比較器１５がアナログ
誤差信号を出力する場合には、チャージポンプ回路１６
が不要である（デジタル位相比較器１５とチャージポン
プ回路１６との組でアナログ位相比較器と見なすことが
できる）。
【００９２】また、Ｎ分周回路１４が無いＰＬＬ回路に
も本案の自動バイアス調整回路を適用することができ
る。
【００９３】さらに、レジスタ設定回路２０は設定値Ｓ
Ｖを順次インクリメント又はデクリメントする構成であ
ってもよい。
【００９４】第１バイアスと第２バイアスの加算は、ル
ープフィルタ１７とＣＣＯ１３の間の信号路に対し行え
ばよい。すなわち、Ｖ／Ｉ変換回路１１の出力側で行う
替わりに入力側で行ってもよい。この場合、電圧加算で
あるので、Ｖ／Ｉ変換回路２４を省略し、かつ、Ｄ／Ａ
変換器２２の出力を電圧にする。また、回路１７と１３
の間の信号路に対する第１バイアスと第２バイアスの一
方の加算をＶ／Ｉ変換回路１１の入力側で行い他方の加
算を出力側で行ってもよい。
【００９５】また、参照信号はクロック信号でなくても
よく、クロック信号に同期して生成されたデータであっ
てもよいことは勿論である。
【００９６】本発明には、次の付記項も含まれる。
【００９７】［付記１］ ループフィルタと、該ループ
フィルタの出力電圧である制御電圧を電流に変換する電
圧／電流変換回路と、該電流にバイアス電流を加算した
電流が制御電流として供給され、該制御電流に応じた発
振信号を生成する電流制御発振器とを有し、該発振信号
又はこれを分周した信号を、供給される参照信号の位相
に同期させるＰＬＬ回路に対し、該バイアス電流を調整
するＰＬＬ回路用バイアス調整方法において、第１バイ
アス電流と第２バイアス電流との和を該バイアス電流と
して供給し、参照電圧に該制御電圧が収束するように該
第１バイアス電流を調整し、収束した時に該調整を終了
する第１工程と、温度変動により該制御電圧が該参照電
圧からずれるのを補正するような温度特性を有する該第
２バイアス電流を生成する回路の出力で該第２バイアス
電流を、温度変動に対して変化させる第２工程と、を有
することを特徴とするＰＬＬ回路用バイアス調整方法。
【００９８】［付記２］ ループフィルタと、供給され
る制御電圧を電流に変換する電圧／電流変換回路と、供
給される制御電流に応じた発振信号を生成する電流制御
発振器とがこの順に縦続接続され、該ループフィルタと
該電流制御発振器との間の信号路にバイアス信号を加算
する加算部を有し、該発振信号又はこれを分周した信号
を、供給される参照信号の位相に同期させるＰＬＬ回路
に対し、該バイアス信号を自動調整する自動バイアス調
整回路において、第１バイアス信号を該バイアス信号の
一部として出力し、調整開始信号に応答して、供給され
る参照電圧に該制御電圧が収束するように該第１バイア
ス信号を調整し、収束した時に該調整を終了するバイア
ス調整回路と、温度変動により該制御電圧が該参照電圧
からずれるのを補正するような温度特性を有する第２バ
イアス信号を該バイアス信号の残部として出力するバイ
アス信号生成回路と、を有することを特徴とする自動バ
イアス調整回路。
【図面の簡単な説明】
【図１】本発明の第１実施形態のＰＬＬ回路を示すブロ
ック図である。
【図２】図１中のレジスタ設定回路の構成例をレジスタ
と共に示す論理回路図である。
【図３】図２の回路の動作を示すタイムチャートであ
る。
【図４】（Ａ）は温度に対するバイアス電圧ＶＴの変化
を示す図であり、（Ｂ）は温度に対するバイアス電流Ｉ
Ｂの変化を示す図であり、（Ｃ）はＰＬＬ回路がロック
状態を維持しているときの温度に対する制御電圧ＶＣの
変化を示す図である。
【図５】本発明の第２実施形態のＰＬＬ回路を示すブロ
ック図である。
【図６】本発明の第３実施形態の、ＰＬＬ回路に用いら
れるチャージポンプ回路及びループフィルタの構成例を
示す図である。
【図７】図６の回路の動作を示す、アップ信号ＵＰのパ
ルスに対する信号ＶＤ及びＶＣの電圧波形図である。
【図８】ＰＬＬ回路に用いられる従来の電圧制御発振回
路のブロック図である。
【図９】（Ａ）及び（Ｂ）は図８の回路の制御電圧ＶＣ
に対する発振周波数ＦＯの特性を示す図であり、（Ａ）
は異なる３つのプロセス条件の下で製造されたＶＣＯで
温度一定かつバイアス電流ＩＢが０である場合、（Ｂ）
は（Ａ）中の特性曲線ＰＯＷをもつＶＣＯに関しバイア
ス電流ＩＢを調整した場合を示す。
【図１０】（Ａ）はゲインが比較的小さい場合の電圧制
御発振回路の制御電圧ＶＣに対する発振周波数ＦＯの特
性を、異なる３つの温度について示す図であり、（Ｂ）
はこの回路の、制御電圧ＶＣが一定であるときの温度Ｔ
に対する発振周波数ＦＯの特性を示す図である。
【符号の説明】
１０ ＶＣＯ １１、２４、２４Ａ Ｖ／Ｉ変換回路 １２、２５ 加算部 １３ ＣＣＯ １４ Ｎ分周回路 １５ 位相比較器 １６ チャージポンプ回路 １７ ループフィルタ １８、１８Ａ、２３ 参照電圧生成回路 １９ 比較器 ２０ レジスタ設定回路 ２１ レジスタ ２２ Ｄ／Ａ変換回路 ３０ ＲＳフリップフロップ ３１、３３、４０〜４３、５０〜５３ アンドゲート ３２ Ｍ分周回路 ４４ カウンタ ４５ デコーダ ４６、８４ 遅延回路 ６０〜６３、８０〜８３ オアゲート ６４ シフトレジスタ ７０〜７３ Ｄフリップフリップ １６１、１６４ 定電流源 １６２、１６５ ＰＭＯＳトランジスタ １６３、１６６ ＮＭＯＳトランジスタ １７１ 抵抗 １７２、１７３ フィルターキャパシタ １６７ 電圧ホロワ回路 ＡＤＪ 調整開始信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 CC01 CC21 CC41 CC52 DD32 DD35 DD39 GG01 HH01 KK13 KK25 KK40

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ループフィルタと、該ループフィルタの
    出力電圧である制御電圧を電流に変換する電圧／電流変
    換回路と、該電流にバイアス電流を加算した電流が制御
    電流として供給され、該制御電流に応じた発振信号を生
    成する電流制御発振器とを有し、該発振信号又はこれを
    分周した信号を、供給される参照信号の位相に同期させ
    るＰＬＬ回路に対し、該バイアス電流を自動調整する自
    動バイアス調整回路において、 第１バイアス電流を該バイアス電流の一部として出力
    し、調整開始信号に応答して、供給される参照電圧に該
    制御電圧が収束するように該第１バイアス電流を調整
    し、収束した時に該調整を終了するバイアス調整回路
    と、 第２バイアス電流を該バイアス電流の残部として出力す
    るバイアス電流生成回路と、 を有し、該バイアス電流生成回路は、温度変動により該
    制御電圧が該参照電圧からずれるのを補正するような温
    度特性を有する該第２バイアス電流を出力することを特
    徴とする自動バイアス調整回路。
  2. 【請求項２】 上記バイアス電流生成回路は、 バイアス電圧を生成するバイアス電圧生成回路と、 該バイアス電圧を電流に変換し上記第２バイアス電流と
    して出力する電圧／電流変換回路と、 を有し、該バイアス電圧生成回路は、該バイアス電圧の
    温度特性が、上記発振信号の周波数を固定したときの上
    記制御電圧の温度特性と逆であることを特徴とする請求
    項１記載の自動バイアス調整回路。
  3. 【請求項３】 上記参照電圧を生成する参照電圧生成回
    路をさらに有し、 上記バイアス電流生成回路は、上記参照電圧を電流に変
    換し上記第２バイアス電流として出力する電圧／電流変
    換回路であり、 該参照電圧生成回路は、該参照電圧の温度特性が、上記
    発振信号の周波数を固定したときの上記制御電圧の温度
    特性と逆であることを特徴とする請求項１記載の自動バ
    イアス調整回路。
  4. 【請求項４】 上記バイアス調整回路は、 上記参照電圧と上記制御電圧とを比較する比較器と、 レジスタと、 該レジスタの出力値を電流に変換し上記第１バイアス電
    流として出力するＤ／Ａ変換器と、 上記調整開始信号に応答して、所定周期で、該レジスタ
    のビットを最上位側から最下位側へ順にセットし、この
    セットしたビットを、該比較器の比較結果に応じてセッ
    ト又はリセットすることにより確定し、該レジスタの最
    下位ビットを確定した後に該レジスタの内容を固定する
    レジスタ設定回路と、 を有することを特徴とする請求項１記載の自動バイアス
    調整回路。
  5. 【請求項５】 ループフィルタと、 該ループフィルタの出力電圧である制御電圧を電流に変
    換する電圧／電流変換回路と、 該電流にバイアス電流を加算した電流が制御電流として
    供給され、該制御電流に応じた発振信号を生成する電流
    制御発振器と、 を有し、該発振信号又はこれを分周した信号を、供給さ
    れる参照信号の位相に同期させるＰＬＬ回路において、 第１バイアス電流を該バイアス電流の一部として出力
    し、調整開始信号に応答して、供給される参照電圧に該
    制御電圧が収束するように該第１バイアス電流を調整
    し、収束した時に該調整を終了するバイアス調整回路
    と、 第２バイアス電流を該バイアス電流の残部として出力す
    るバイアス電流生成回路と、 を有し、該バイアス電流生成回路は、温度変動により該
    制御電圧が該参照電圧からずれるのを補正するような温
    度特性を有する該第２バイアス電流を出力することを特
    徴とするＰＬＬ回路。
  6. 【請求項６】 上記バイアス電流生成回路は、 バイアス電圧を生成するバイアス電圧生成回路と、 該バイアス電圧を電流に変換し上記第２バイアス電流と
    して出力する電圧／電流変換回路と、 を有し、該バイアス電圧生成回路は、該バイアス電圧の
    温度特性が、上記発振信号の周波数を固定したときの上
    記制御電圧の温度特性と逆であることを特徴とする請求
    項５記載のＰＬＬ回路。
  7. 【請求項７】 上記参照電圧を生成する参照電圧生成回
    路をさらに有し、 上記バイアス電流生成回路は、上記参照電圧を電流に変
    換し上記第２バイアス電流として出力する電圧／電流変
    換回路であり、 該参照電圧生成回路は、該参照電圧の温度特性が、上記
    発振信号の周波数を固定したときの上記制御電圧の温度
    特性と逆であることを特徴とする請求項５記載のＰＬＬ
    回路。
  8. 【請求項８】 上記バイアス調整回路は、 上記参照電圧と上記制御電圧とを比較する比較器と、 レジスタと、 該レジスタの出力値を電流に変換し上記第１バイアス電
    流として出力するＤ／Ａ変換器と、 上記調整開始信号に応答して、所定周期で、該レジスタ
    のビットを最上位側から最下位側へ順にセットし、この
    セットしたビットを、該比較器の比較結果に応じてセッ
    ト又はリセットすることにより確定し、該レジスタの最
    下位ビットを確定した後に該レジスタの内容を固定する
    レジスタ設定回路と、 を有することを特徴とする請求項５記載のＰＬＬ回路。
  9. 【請求項９】 上記ループフィルタは、フィルターキャ
    パシタを有し、 上記参照信号に対する上記発振信号又はこれを分周した
    信号の位相の遅れ又は進みに応じてアップ信号又はダウ
    ン信号のパルスを生成する位相比較器と、 該アップ信号又はダウン信号のパルスにより該フィルタ
    ーキャパシタを充電又は放電させるチャージポンプ回路
    と、 をさらに有することを特徴とする請求項５記載のＰＬＬ
    回路。
  10. 【請求項１０】 上記チャージポンプ回路は、 第１定電流源と、 第２定電流源と、 該第１定電流源と該第２定電流源との間に直列接続され
    た第１及び第２スイッチングトランジスタと、 該第１定電流源と該第２定電流源との間に直列接続され
    た第３及び第４スイッチングトランジスタと、 該第１スイッチングトランジスタと該第２スイッチング
    トランジスタとの接続ノードに入力端が接続され、該第
    ３スイッチングトランジスタと該第４スイッチングトラ
    ンジスタとの接続ノードに出力端が接続された電圧ホロ
    ア回路と、 を有し、該電圧ホロア回路の該入力端に上記ループフィ
    ルタが接続され、該電圧ホロア回路の該出力端が上記ル
    ープフィルタの出力端であることを特徴とする請求項９
    記載のＰＬＬ回路。
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