JP2009038350A

JP2009038350A - デュアル仕事関数半導体デバイス

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Publication number: JP2009038350A
Application number: JP2008163157A
Authority: JP
Inventors: Stefan Jakschik; シュテファン・ヤックシック; Jorge Adrian Kittl; ジョージ・アドリアン・キットル; Dal Marcus Johannes Henricus Van; マルクス・ヨハンネス・ヘンリクス・ファン・ダル; Anne Lauwers; アンネ・ラウウェルス; Masaaki Niwa; 正昭丹羽
Original assignee: Interuniversitair Microelektronica Centrum vzw IMEC
Current assignee: Interuniversitair Microelektronica Centrum vzw IMEC
Priority date: 2007-06-25
Filing date: 2008-06-23
Publication date: 2009-02-19
Also published as: DE602007012676D1; EP2009689A1; ATE499704T1; US7851297B2; EP2009689B1; US20090020821A1

Abstract

【課題】ＣＭＯＳがＦＵＳＩゲートを含む場合、異なるシリサイド相を有する第１および第２の制御電極が形成され、ゲート形成後の熱工程等により各ゲートの異なったシリサイド相中のＮｉ等の金属はゲート電極間を拡散しない半導体装置を提供する。
【解決手段】第１の制御電極１７の金属半導体化合物から、第２の制御電極１８の金属半導体化合物に、金属が拡散するのを防止するブロック領域２３を形成する。ブロック領域２３は、第１および第２の制御電極１７、１８の間の境界面に形成され、金属半導体化合物がそれから形成される金属中での溶解度より、金属半導体化合物中での溶解度が低いドーパント元素を注入することにより形成する。これにより、金属拡散が防止され、第１および第２の制御電極１７、１８の金属半導体化合物の構成が、例えば更なるデバイスの処理中の熱工程中に、実質的に変化せずに保たれる。
【選択図】図９

Description

本発明は、デュアル仕事関数半導体デバイスに関する。特に、本発明は、完全にシリサイド化された制御電極を有するデュアル仕事関数半導体デバイスに関する。本発明は、デュアル仕事関数半導体デバイスを形成する方法、およびそれにより得られたデュアル仕事関数半導体デバイスを提供する。

近年、ＣＭＯＳデバイスが更に小型化されている。今日のＣＭＯＳデバイスにおいて、例えばゲート電極の大きさが小さくなり、ゲート電圧によるＣＭＯＳデバイスのチャネル中の電荷の制御が、ソースおよびドレイン領域中の空乏変化により抑圧されるようになった。この抑圧を制限するために、ｈｉｇｈ−ｋ（高誘電率）誘電体材料をゲート誘電体に使用することにより、ゲート電極の、単位面積当たりの容量が増やされ、またはリーク電流が低減された。例えば、ゲート電極を形成するのに、多結晶シリコン（ｐｏｌｙ−Ｓｉ）電極の代わりに金属電極を用いて、更なる改良が行われた。これにより、Ｐｏｌｙ−Ｓｉ中で一般に発生する空乏効果は無くなった。Ｐｏｌｙ−Ｓｉゲート電極を、金属を含むゲート電極で置き換えることは、２つの重要な長所を有する。即ち、ゲート誘電体のシート抵抗と等価電気的膜厚（equivalent electrical thickness）が低くなる。Ｐｏｌｙ−Ｓｉゲート電極を置き換えるために、ＦＵＳＩ（fully silicidized）ゲート電極が、金属ゲート電極の良好な置き換えを形成する。

「先端ＣＭＯＳ応用のためのＮｉおよびＣｏベースのシリサイド」（Material for Advanced Metallization, MAM 2003: Proceedings of the European Workshop on Materials for Advanced Metallization 2003, La Londe Les Maures, France, March 9-12, 2003, vol.70, no.2-4, PP.158-165）において、J. A. Kittlらは、サブ１００ｎｍ接合深さを有するサブ４０ｎｍゲート長ＣＭＯＳ技術での、Ｃｏ、Ｃｏ−Ｎｉ、およびＮｉの挙動について研究した。ＮｉＳｉは良好なスケーリング特性を有することが分かった。ＮｉＳｉは、約３０ｎｍの小さいゲート長まで、低いシート抵抗を維持できる。更に、シリサイド前にＧｅのプレアモルファス化注入を行うことにより、シリサイド化反応が加速され、またシリサイド化前のＮのプレ注入によりシリサイド化反応を遅らせることが分かった。

デュアル仕事関数ＣＭＯＳデバイスでは、ＰＭＯＳデバイスおよびＮＭＯＳデバイスが同じ基板上に、互いに隣接するように集積される。ＣＭＯＳデバイスがＦＵＳＩゲートを含む場合、ＰＭＯＳデバイスおよびＮＭＯＳデバイスは、異なったシリサイド相を有し、ＰＭＯＳおよびＮＭＯＳのゲート電極に異なった仕事関数を提供する。シリサイド相とは、特定の金属シリサイドの予め決められた型を意味する。即ち、金属リッチ（シリコンプア）または金属プア（シリコンリッチ）のシリサイドである。例えば、ニッケルシリサイドがゲート電極の形成に使用された場合、例えばＮｉ_２ＳｉまたはＮｉ_３１Ｓｉ_１２のような第１ニッケルシリサイド相が、ＰＭＯＳのゲート電極を形成するために使用され、例えばＮｉＳｉのような第２ニッケルシリサイド相が、ＮＭＯＳのゲート電極を形成するために使用される。それらの装置の小型化ゆえに、デュアル仕事関数ＣＭＯＳデバイスにおいて、ＰＭＯＳとＮＭＯＳのゲートの異なったシリサイド相が、ＮＭＯＳからＰＭＯＳへの遷移において接近する。シリサイド中の、例えばＮｉのような金属の拡散長は、ゲート電極の相の変化を導き、それゆえに装置の閾値電圧Ｖ_ｔを変化させる。ゲート形成（例えば４００℃でのベーキング）後のＣＭＯＳデバイスの製造工程において行われる熱工程において、例えばＮｉのような金属はＰＭＯＳとＮＭＯＳのゲート電極の間を拡散できる。そして、ＰＭＯＳデバイスとＮＭＯＳデバイスの最適相を改変する。この問題は、ＮＭＯＳデバイスとＰＭＯＳデバイスとの間の最小距離が４０ｎｍ程度と小さいＳＲＡＭ構造で特に重要である。
Material for Advanced Metallization, MAM 2003: Proceedings of the European Workshop on Materials for Advanced Metallization 2003, La Londe Les Maures, France, March 9-12, 2003, vol.70, no.2-4, PP.158-165

本発明の具体例の目的は、デュアル仕事関数半導体デバイスを製造する良好な方法を提供すること、およびそれにより得られたデュアル仕事関数半導体デバイスを提供することである。

一の制御電極のシリサイドの金属が、他の制御電極のシリサイドの拡散するのを防止することにより、本発明の具体例にかかる方法で形成されたデュアル仕事関数半導体デバイスの機能が信頼できるようになる。更に、本発明の具体例にかかる方法で作製されたデュアル仕事関数半導体デバイスの機能は良好で、従来の方法で作製されたデュアル仕事関数半導体デバイスの機能より良好であり、最適化されている。一の制御電極のシリサイドの金属が、他の制御電極のシリサイドの拡散するのを防止することにより、装置の閾値電圧の変化が防止でき、本発明の具体例にかかる方法で作製したデュアル仕事関数半導体デバイスにおいて、良好で信頼性のある特性を得ることができる。

上記目的は、本発明の具体例にかかる方法および装置により達成される。

第１の形態では、本発明は、デュアル仕事関数半導体デバイスの製造方法を提供する。
かかる方法は、
基板上に第１および第２の制御電極を形成する工程であって、第１の制御電極は第１仕事関数を有する金属半導体化合物から形成され、第２の制御電極は、第１仕事関数とは異なる第２仕事関数を有する金属半導体化合物から形成される工程と、
第１の制御電極の金属半導体化合物から、第２の制御電極の金属半導体化合物に、金属が拡散するのを防止するブロック領域を形成する工程であって、ブロック領域は、第１および第２の制御電極の間の界面の位置の領域に形成される工程とを含む。

特定の具体例では、本発明の第１の形態にかかる方法は、
例えばフリーシリサイド化のようにシリサイド化された、またはフリーゲルマナイド化のようにゲルマナイド化された第１および第２の制御電極を基板上に形成する工程であって、第１の制御電極は、第１仕事関数を有する金属シリサイドや金属ゲルマナイドから形成され、第２の制御電極は、第１仕事関数とは異なる第２仕事関数を有する金属シリサイドや金属ゲルマナイドから形成される工程と、
第１の制御電極の金属シリサイドや金属ゲルマナイドから、第２の制御電極の金属シリサイドや金属ゲルマナイドに、金属が拡散するのを防止するブロック領域を形成する工程であって、第１および第２の制御電極の間の界面が形成される、または形成された位置に、シリサイド化またはゲルマナイド化の前、途中または後にブロック領域を形成する工程とを含む。

本発明の具体例にかかる方法の特徴は、一の制御電極の例えばシリサイドやゲルマナイドのような金属半導体化合物から、他の制御電極の例えばシリサイドやゲルマナイドのような金属半導体化合物に、金属が拡散するのを防止することにより、本発明の具体例にかかる方法で形成されたデュアル仕事関数半導体デバイスの機能は、従来のデバイスに対して改良され最適化され、信頼性があり良好なものになることである。更に、結果のデバイスの閾値電圧は更なる処理中に影響を受けず、第１および第２の制御電極の間で金属の拡散は発生せず、閾値電圧は、処理が始まった時に望まれた値を有する。

互いに異なる第１および第２の型の制御電極を得るために、例えばシリサイドやゲルマナイドのような、異なった金属組成の金属半導体化合物が形成されなければならない。例えばシリサイドやゲルマナイドのような、異なった金属組成の金属半導体化合物は、半導体をある型の金属に異なった条件で熱的に反応させることにより、または異なった型の金属と熱的に反応させることにより得られる。

本発明のいくつかの具体例では、第１および第２の制御電極が、
それぞれが誘電体層と半導体層とのスタックを含む第１および第２の制御電極を形成する工程と、
第１および第２の制御電極の一方の半導体層を薄くする工程であって、第１および第２の制御電極の双方の半導体層を薄くするが、一の制御電極の半導体層を他の制御電極の半導体層より薄くする工程を含む工程と、
少なくとも第１および第２の制御電極の上に金属層を形成する工程と、
金属層と半導体層とを熱的に反応させて、第１および第２の制御電極の金属半導体化合物を形成する工程とにより行われる。

第１および第２の制御電極の一方の半導体層が、他の制御電極の半導体層より薄くなるように、第１および第２の制御電極の一方の半導体層を薄くし、第１および第２の制御電極の双方の上に同じ膜厚を有する金属層を形成することにより、最初のまたは最も薄い制御電極中に形成された金属半導体化合物の金属／半導体比率は、より薄くない制御電極中に形成された金属半導体化合物の金属／半導体比率より高くなる。この方法で、例えばシリサイドやゲルマナイドのような金属半導体化合物が、異なった仕事関数を有して形成され、このように２つの異なった型の制御電極を形成することができる。

本発明の他の具体例では、第１および第２の制御電極を形成する工程は、
それぞれが誘電体層と半導体層とのスタックを含む第１および第２の制御電極を形成する工程と、
第１膜厚の第１金属層を第１の制御電極の上に形成し、第２膜厚の第２金属層を第２の制御電極の上に形成する工程であって、第１膜厚と第２膜厚とは異なる工程と、
金属層と半導体層とを熱的に反応させて、第１および第２の制御電極の金属半導体化合物を形成する工程により行われる。

同じ金属の型であるが異なった膜厚の金属層を、第１および第２の制御電極の上に形成することにより、金属半導体化合物を含む制御電極が、異なった金属／半導体比率で得られる。この方法では、異なった仕事関数を有する、例えばシリサイドやゲルマナイドのような金属半導体化合物が得られ、２つの異なった型の制御電極が形成される。例えば第１金属層が第２金属層より厚い場合、第１の制御電極の、例えばシリサイドやゲルマナイドのような金属半導体化合物は、第２の制御電極の、例えばシリサイドやゲルマナイドのような金属半導体化合物より、大きな金属／半導体比率を有するようになる。

本発明の他の具体例では、第１および第２の制御電極を形成する工程は、
それぞれが誘電体層と半導体層とのスタックを含む第１および第２の制御電極を形成する工程と、
第１膜厚の第１金属層を第１の制御電極の上に形成し、第２膜厚の第２金属層を第２の制御電極の上に形成する工程であって、第１の金属の型は第２の金属の型とは異なる工程と、
金属層と半導体層とを熱的に反応させて、第１および第２の制御電極の金属半導体化合物を形成する工程により行われる。

第１および第２の制御電極の上に、異なった金属の型の第１および第２の金属層をそれぞれ形成することにより、異なった仕事関数を有する例えばシリサイドやゲルマナイドのような金属半導体化合物が形成でき、これにより２つの異なった型の制御電極が形成できる。この具体例では、金属層を形成する前に一の半導体層が他よりも薄くされ、および／または金属層が異なった膜厚を有する。

本発明の具体例では、ブロック領域の形成工程が、金属半導体化合物がそこから形成される金属中での溶解度より、例えばシリサイドやゲルマナイドのような金属半導体化合物中での溶解度が低い、拡散を遅くする種とも呼ばれるドーパント元素の注入により行われる。この特徴は、ドーパント元素や拡散を遅くする種が、例えばシリサイドやゲルマナイドのような金属半導体化合物の結晶粒界に向かって拡散し、例えばシリサイドやゲルマナイドのような一の金属半導体化合物から他に金属が拡散するのを防止する。

ドーパント元素の注入は、金属半導体化合物を含む第１および第２の制御電極の間の境界の領域に行われるのが好ましい。

本発明の具体例では、デュアル仕事関数半導体デバイスが、第１活性領域を有する第１型のデバイスと、第２活性領域を有する第２型のデバイスとを含み、ドーパント元素の注入工程が、
第１型と第２型のデバイスの第１および第２の活性領域を覆うが、第１および第２の制御電極の間の境界の領域を露出させるマスクを形成する工程と、
第１および第２の制御電極の間の境界が形成される、または形成された領域に、ドーパント元素を注入する工程とにより行われる。

ドーパント元素の注入は、イオン注入のような古典的な技術により行われても、またはＰＬＡＤ（プラズマ堆積）またはドーパント元素の注入に適した他の技術のより行われても良い。

本発明の具体例では、ドーパント元素のブランケット注入が行われる。ドーパント元素の注入は、例えばシリサイドやゲルマナイドのような形成された金属半導体化合物の仕事関数に影響しないような濃度に均一に行われる。

本発明の具体例では、ドーパント元素の注入が、金属層と半導体層とを熱的に反応させた後に行われ、第１および第２の制御電極の金属半導体化合物を形成する。更なる加熱工程が続いて、第１および第２の制御電極の、例えばシリサイドやゲルマナイドのような金属半導体化合物の間の界面に向かってドーパント元素を拡散させるために行われる。この追加の加熱工程は、一連のプロセス中の加熱工程でも良いし、ドーパント元素の拡散を目的とした特別な加熱工程でも良い。

本発明の具体例では、ドーパント元素の注入が、金属層と半導体層とを熱的に反応させる間に行われ、第１および第２の制御電極の金属半導体化合物を形成しても良い。第１および第２の制御電極の、例えばシリサイドやゲルマナイドのような金属半導体化合物の界面に向かうドーパント元素の拡散は、金属半導体化合物の形成中に基板を加熱して行われても良い。

本発明の他の具体例では、ドーパント元素の注入が、金属層と半導体層とを熱的に反応させる前に行い、第１および第２の制御電極の金属半導体化合物を形成する。第１および第２の制御電極の、例えばシリサイドやゲルマナイドのような金属半導体化合物の界面に向かうドーパント元素の拡散は、金属半導体化合物の形成中に基板を加熱して行われても良い。
本発明の他の具体例では、ドーパント元素の注入が、金属を形成する金属半導体化合物の層の堆積後に行われても良い。本発明の更なる具体例では、第１および第２の制御電極のそれぞれが、誘電体層と半導体層とのスタックを含み、ドーパント元素の注入は、例えばシリサイドやゲルマナイドのような金属半導体化合物を形成するために、金属を形成する金属半導体化合物層を半導体層の上に形成する前に、第１および第２の制御電極の半導体層にドーパント元素を注入して行っても良い。

ドーピング元素の注入は、１Ｅ１４ｃｍ^−２と１Ｅ１６ｃｍ^−２の間の注入ドーズで行われても良く、好適には、１Ｅ１５ｃｍ^−２と５Ｅ１５ｃｍ^−２の間の注入ドーズで行われるのが良い。例えば、制御電極の半導体材料中で速く拡散するホウ素の場合、１Ｅ１４ｃｍ^−２程度の低いドーズで十分であり、一方、ＮやＣの場合、１Ｅ１５ｃｍ^−２と１Ｅ１６ｃｍ^−２の間の高いドーズが用いられる。

本発明の具体例では、デュアル仕事関数半導体デバイスは、ＮＭＯＳデバイスとＰＭＯＳデバイスを含み、この方法は、更に、ＮＭＯＳデバイスをＰＭＯＳデバイスから電気的に分離するための分離ゾーンを形成する工程を含んでも良い。

本発明の具体例では、デュアル仕事関数半導体デバイスは、ＮＭＯＳデバイスとＰＭＯＳデバイスを含み、この方法は、更に、ＮＭＯＳデバイスとＰＭＯＳデバイスに、第１および第２の主電極を形成する工程を含んでも良い。

本発明の第２の形態では、本発明は、デュアル仕事関数半導体デバイスであって、
第１仕事関数を有する、例えばシリサイドやゲルマナイドのような金属半導体化合物から形成された第１の制御電極と、
第２仕事関数を有する、例えばシリサイドやゲルマナイドのような金属半導体化合物から形成された第２の制御電極と、
第１および第２の制御電極の間に形成され、第１の制御電極の金属半導体化合物から、第２の制御電極の金属半導体化合物に、金属が拡散するのを防止するブロック領域とを含むデュアル仕事関数半導体デバイスを提供する。

本発明の具体例にかかるデュアル仕事関数半導体デバイスの特徴は、信頼性があり良好に機能することである。

ブロック領域は、１０ｎｍと４０ｎｍとの間の幅（ｗ）を有することが好ましい。

好適には、金属半導体化合物は、例えばニッケルシリサイドのような金属シリサイドであることが好ましい。本発明の好適な具体例では、第１の制御電極は、Ｎｉ_２ＳｉまたはＮｉ_３１Ｓｉ_１２を含み、第２の制御電極は、ＮｉＳｉを含むことが好ましい。

本発明の特別の、好ましい形態は、添付された独立および従属の請求項に表される。従属請求項の特徴は、独立請求項の特徴と組み合わせても良く、他の適当な従属請求項の特徴と組み合わせても良く、単に請求項に記載された通りだけではない。

この分野において、装置に対して一定の改良、変化、および進化があるが、本発明のコンセプトは本質的に新規で新しい改良を表し、従来技術から出発し、更に効果的で、安定し、そして信頼性のあるこの性質の装置を提供できると信じる。

上述のおよび他の、本発明の特徴、長所、および優位点は、本発明の原理を例として示した添付の図面と共に、以下の詳細な記載から明らかになるであろう。この記載は例示のみを目的とし、発明の範囲を限定するものではない。以下で引用される参照図面は、添付の図面をいう。

具体例の記載

本発明は、特定の具体例について、添付図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。当業者は、本発明の範囲に含まれる本発明の多くの変形や修正を認識するであろう。このように、好適な具体例の記載は、本発明の範囲を制限するものではない。

更に、記載や請求の範囲中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、時間的、一時的、空間的順序等を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。

また、記載や請求の範囲中の、上、上に、等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。

また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されること排除するものであり、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。

この明細書を通じて参照される「一の具体例（one embodiment）」または「具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例（one embodiment）」または「具体例（an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。

同様に、本発明の例示の記載中において、能率的に開示し、多くの発明の形態の１またはそれ以上の理解を助ける目的で、本発明の多くの長所は、時には１つの具体例、図面、またはその記載中にまとめられることを評価すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特徴を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、１つの記載された具体例の全ての長所より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。

更に、ここで記載された幾つかの具体例は幾つかの特徴で、他の具体例に含まれる以外の特徴を含み、異なった具体例の長所の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組み合わせにおいても使用することができる。

ここで与えられる記載において、多くの特別な細部が示される。しかしながら、本発明の具体例はそれらの特別な細部無しに実施できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この記載の理解をわかりにくくしないために、詳細には示されていない。

本発明は、本発明の多くの具体例の詳細な記載によって記載される。本発明の他の具体例が、本発明の真実の精神や技術的示唆から離れることなく、当業者の知識により形成できることができ、本発明は、添付された請求の範囲の文言によってのみ限定されることは明らかである。

参照はトランジスタについて行われる。それらは、ドレインのような第１の主電極と、ソースのような第２の主電極と、第１の主電極と第２の主電極の間で電荷の流れを制御するゲートのような制御電極とを有する３端子デバイスである。

当業者にとって、トランジスタ技術を用いて形成される類似のデバイスにも本発明が適用できることは明らかである。例えば、これらに限定されるものではないが、ＣＭＯＳ、ＢＩＣＭＯＳ、バイポーラおよびＳｉＧｅＢＩＣＭＯＳ技術である。更に、本発明の発見は、ＰＭＯＳおよびＮＭＯＳトランジスタを例として説明されるが、本発明はその範囲内に相補型デバイスを含み、ここではＰＭＯＳおよびＮＭＯＳトランジスタは、それぞれＮＭＯＳおよびＰＭＯＳトランジスタとなる。当業者は本発明の真実の精神から離れることなく、そのような変形が可能である。

本発明の具体例は、第１および第２タイプの半導体デバイスを含むデュアル仕事関数半導体デバイスの製造方法を提供し、第１および第２のタイプは互いに反対である。本発明の具体例は、また、そのようにして得られたデュアル仕事関数半導体デバイスを提供するものでもある。

デュアル仕事関数半導体デバイスで生じる問題は、例えばｎ型領域とｐ型領域の間のような、２つの領域の間の金属濃度の違いによるもので、金属は、より高い金属濃度の領域から、より低い金属濃度の領域に拡散する。この金属拡散は、例えばシリサイドやゲルマナイド形成中に、またはその後のデバイスの更なる処理工程中の、金属−半導体化合物の形成中に起きる。金属拡散は、例えばシリサイドやゲルマナイドのような、金属−半導体化合物の、誤った形成を行う。誤った金属−半導体化合物は、意図したのとは異なる金属／半導体比を有する金属−半導体化合物を意味する。例えば不十分な金属であり、過剰な金属である。金属／半導体比、換言すれば特定のタイプの金属−半導体化合物を形成するのに要求される金属の量は、特定の応用に必要とされる仕事関数にとりわけ依存し、必要なものとは異なる仕事関数を有する金属−半導体化合物や、このような他のデバイス、または例えば必要とされたものとは異なった抵抗変化のような、異なった動きのデバイスとなってしまう。

それゆえに、本発明の具体例にかかる方法は、
基板上に第１および第２の制御電極を形成する工程であって、第１の制御電極は、例えばシリサイドやゲルマナイドのような金属半導体化合物から形成されて、第１仕事関数を有し、第２の制御電極は、例えばシリサイドやゲルマナイドのような金属半導体化合物から形成されて、第１仕事関数とは異なる第２仕事関数を有する工程と、
例えばシリサイドやゲルマナイドのような第１の制御電極の金属半導体化合物から、例えばシリサイドやゲルマナイドのような第２の制御電極の金属半導体化合物に、金属が拡散するのを防止するブロック領域を形成する工程であって、第１および第２の制御電極（１７、１８）の間の界面（２１）が形成される位置に、金属−半導体化合物の形成前、形成中または形成後にブロック領域（２３）を形成する工程とを含む。

本発明の具体例では、ブロック領域は、金属−半導体化合物を含む第１および第２の制御電極の形成前、形成中または形成後に形成される。本発明の具体例では、ブロック領域の形成は、ドーパント元素を注入し、続いて熱処理を行う工程で行われる。本発明の具体例では、ドーパント元素の注入または種を遅らせる拡散（後述）は、例えばシリサイドまたはゲルマサイドの形成のような、金属−半導体化合物の形成に先立って半導体層中で行われる。この注入は、半導体層の上に金属−半導体化合物形成金属を形成する前に、即ち、直接半導体層中に行っても良い。または、金属−半導体化合物形成金属を形成した後に、即ち、金属−半導体化合物形成金属を通して行っても良い。本発明の他の具体例では、ブロック領域は、例えば、第１および第２の制御電極の間の界面が形成される位置に、ドーパント電祖や拡散を遅らせる種を提供することにより、第１および第２の制御電極の形成後に形成しても良い。第１の制御電極の、例えばシリサイドやゲルマサイドのような金属−半導体化合物から、第２の制御電極の、例えばシリサイドやゲルマサイドのような金属−半導体化合物に、更なるプロセスに含まれる加熱工程中に、金属が拡散するのを防止する。

好適な具体例では、同じ金属が、第１および第２の制御電極双方の形成に使用される。これらの場合、金属は、例えば堆積により、半導体層を覆う金属の単層として形成され、熱反応中に半導体層と反応し、金属−半導体化合部を形成する。第１および第２の制御電極の間に金属濃度の差を形成するために、換言すれば、第１および第２の制御電極の間に、例えばシリサイドやゲルマサイドのような異なった金属−半導体化合物を形成するために、金属層または半導体層は、異なる膜厚を有しても良い。膜厚の違いは、例えば、異なった膜厚でそれぞれの層を堆積することにより、または堆積後に層を部分的に薄くすることにより、行われる。これらの場合、第１の制御電極は第１の濃度の金属を含み、第２の制御電極は、金属の第１の濃度とは異なる第２の濃度の金属を含む。

他の具体例では、異なった金属が、第１および第２の制御電極の形成に使用される。この場合、２つの制御電極の間で、それぞれの金属に対して常に濃度勾配を有している。

第１の制御電極の例えばシリサイドやゲルマサイドのような金属−半導体化合物の金属が、他の制御電極の例えばシリサイドやゲルマサイドのような金属−半導体化合物に拡散するのを防止することにより、本発明の具体例にかかる方法により形成された、例えばデュアル仕事関数半導体デバイスのような、制御電極を含む半導体デバイスを含むデュアル仕事関数半導体デバイスの機能は、信頼性を有し良好になる。機能は、最適化された従来のデュアル仕事関数半導体デバイスの機能と比較しても、改良されたものとなる。更に、第１および第２の制御電極の間で金属の拡散が起きないため、結果の装置の閾値電圧は、更なる処理中に影響を受けない。このように、処理の最後において、閾値電圧は、処理が始まった時に望まれた値を有するようになる。

本発明の具体例にかかる方法は、３次元装置と同様に、プレーナ装置の形成に用いることができる。本発明を教示する目的で、プレーナ装置が用いられる。これは、いかなる方法においても発明を限定するものではないことを理解すべきである。

これ以降、本発明の具体例にかかる方法の連続した工程について詳細に説明する。本方法は、それぞれがゲート電極、ソース領域およびドレイン領域を含むＰＭＯＳおよびＮＭＯＳを含むＣＭＯＳ（相補型金属−酸化物−半導体）装置の手段により説明される。これは、単位発明を説明する目的のためであり、この方法は制御電極と、第１および第２の主電極とを有する他のいずれの半導体デバイスにも適用できることを理解すべきである。

更に、本発明は、金属と熱反応し、金属−半導体化合物を形成する前の制御電極が形成される材料としてシリコンの手段について記載される。特に、この工程はシリサイド化と呼ばれ、形成される化合物はシリサイドである。しかしながら、本発明は、例えば、それぞれがゲルマノシリサイドとゲルマナイドを金属との熱反応で形成するＳｉＧｅやＧｅ半導体層のような金属−半導体化合物を形成するために、金属と熱反応するのに適したいかなる半導体材料にも適用可能である。これらの例は、本発明を如何なる方法によっても限定することを意図しない。

第１工程では、基板１が提供される。本発明の具体例では、「基板（substrate）」の用語は、使用され、またはその上にデバイス、回路、または結晶成長層が形成される他の下方にある材料を含んでも良い。他の代わりの具体例では、この「基板」は、例えばドープされたシリコン、ガリウムアーセナイド（ＧａＡｓ）、ゲルマニウムアーセナイドフォスファイド（ＧａＡｓＰ）、インジウムフォスファイド（ＩｎＰ）、またはシリコンゲルマニウム（ＳｉＧｅ）基板のような半導体基板を含む。「基板」は、例えば、ＳｉＯ_２やＳｉ_３Ｎ_４層のような絶縁層を、半導体基板部分に加えて含んでも構わない。このように、基板の用語は、シリコン・オン・ガラス、シリコン・オン・サファイアのような基板も含む。「基板」の用語は、一般に、興味のある層や部分の下部にある層の要素を定義するのに使用される。また、「基板」は、例えばガラスや金属層のような、層がその上に形成される他のベースであっても良い

次の工程では、分離ゾーン２が形成される、形成されるＮＭＯＳデバイスとＰＭＯＳデバイスを互いに分離する。分離ゾーン２は、例えば、シャロートレンチアイソレーション（ＳＴＩ）ゾーンまたは熱成長フィールド酸化（ＬＯＣＯＳ：Local Oxidation of Silicon）領域であっても良い。しかしながら、ＳＴＩゾーンは、ＬＯＣＯＳゾーンより好ましい。なぜならば、ＳＴＩはＬＯＣＯＳ領域に比較してより狭い寸法で形成することができ、デバイス寸法を小さくすることができ、基板１の上のデバイス密度が低減できるからである。それゆえに、以下の記載では、ＳＴＩゾーン２についてのみ考慮するが、本発明は、例えばＬＯＣＯＳ領域のような他の分離ゾーン２を用いる以下のプロセス工程を含むことを理解すべきである。

本発明によれば、図１に示すように、ＳＴＩゾーン２を有する基板１が提供される。ＳＴＩゾーン２は、例えばＣｌ_２をエッチャントとして使用する反応性エッチング（ＲＩＥ）手続きのような従来のフォトグラフィックおよび異方性エッチングプロセスにより、半導体基板１に最初にシャロートレンチを形成することにより形成することができる。シャロートレンチは、例えば約２００ｎｍと６００ｎｍの深さで、半導体基板１に形成される。例えばプラズマ酸素アッシングや注意深いウエットエッチングにより、シャロートレンチを決めるのに用いたフォトレジストパターンを除去した後、シリコン酸化層のような絶縁層が、例えば、低圧化学気相成長（ＬＰＣＶＤ）法やプラズマ増殖化学気相成長（ＰＥＣＶＤ）法、または他の方法を用いて、約３００ｎｍから１５００ｎｍの厚さまで形成される。シャロートレンチはこれにより完全に埋められる。例としてシリコン酸化物が示されている絶縁性材料を、シャロートレンチ内以外の領域から除去する工程が、化学機械研磨（ＣＭＰ）法や適当なエッチャントを用いるＲＩＥ法のような適当な技術を用いて行われ、絶縁体で満たされたＳＴＩゾーン２が完成する。

ＳＴＩゾーン２の代わりに、ＬＯＣＯＳ絶縁ゾーンが基板に形成される場合、最初、窒化シリコンのような酸化防止マスクが形成され、続いて、窒化シリコンマスクパターンで保護されていない半導体基板の露出した領域に熱酸化工程が行われる。ＬＯＣＯＳ絶縁ゾーンは、このようにして、ＳＴＩ領域２の深さに等しい程度の深さに形成される。ＬＯＣＯＳ領域の形成後、酸化防止マスクが除去される。

ＳＴＩ領域２を形成することにより、活性領域３、４が、２つのＳＴＩゾーン２の間の残った基板に規定される。活性領域３、４は、それぞれＮＭＯＳデバイスおよびＰＭＯＳデバイスがそれぞれ形成される領域である。

次の工程では、ＮＭＯＳデバイスおよびＰＭＯＳデバイスそれぞれのチャネル５、６が形成される、これは、ＳＴＩゾーン２の間の領域で、基板１の適当などゾーパントを注入することにより行われる（図１参照）。

続いて、基板１の上に誘電体層７が形成される。誘電体層７は、ＳｉＯ_２、Ｓｉ_３Ｎ_４、ＴｉＯ_２、ＨｆＯ_２のような適当な誘電体材料を含む。誘電体層７の提供は、化学気相成長（ＣＶＤ）のような公知の適当な堆積技術を用いて行うことができる。誘電体層７は、例えば０．５ｎｍと５ｎｍの間の膜厚を有する。誘電体層７は、後に、ＮＭＯＳデバイスおよびＰＭＯＳデバイスのゲート電極の誘電体層７を提供する。誘電体層７の上に、多結晶シリコン層８が形成される。これは、例えばＣＶＤのような当業者に知られた適当な具術を用いて行われる。多結晶シリコン層８は、例えば、５０ｎｍと２００ｎｍの間に膜厚を有し、一般には約１００ｎｍである。

次の工程では、誘電体層７と多結晶シリコン層８により形成されたスタックがパターニングされる。これは、例えば酸化ハードマスクを形成し、続いてハードマスクで覆われていない部分をエッチングするような、適当なパターニング技術により行われる。この工程ではＮＭＯＳデバイスのゲート電極９、ＰＭＯＳデバイスのゲート電極１０が形成され、それぞれのゲート電極９、１０は、誘電体層７と多結晶シリコン層８を含む（図２参照）。

次に、ドレインおよびソースエクステンション１１がゲート電極９、１０に隣接するように基板１に形成される。これは形成されたゲート電橋９、１０をマスクに用いて、適当なドーパント元素を注入することにより行われる。続いて、好ましくはＳｉ_３Ｎ_４のような絶縁材料を含むスペーサ１２が形成される。これは、例えばＳｉ_３Ｎ_４層のような絶縁層を堆積しパターニングして行われる。次に、スペーサ１２は、ドレイン領域１３とソース領域１４を形成するための注入用マスクとして使用される（図３参照）。スペーサ１２は、例えば４５ｎｍＣＭＯＳ技術では、２０ｎｍと１００ｎｍの間の大きさである。

次の工程で、ドレイン領域１３とソース領域１４はシリサイド化され、ソースコンタクトおよびドレインコンタクトが形成される（図示せず）。ドレイン領域１３とソース領域１４のシリサイド化は、以下のように行われる。まず最初に、ドレイン領域１３とソース領域１４の上に、適当な金属層が形成される。適当な金属層とは、ドレイン領域１３とソース領域１４のシリサイドを形成するためにシリコンと反応することが可能な金属の層をいう。続いて、低温工程、即ち、基板１を３００℃と４００℃の間の温度に加熱する工程を行う。次に、未反応の金属が、当業者に知られた適当な技術を用いて選択的に除去される。未反応の金属が除去された後、第２のより高温での処理が、所望のシリサイド、即ち、所望の金属／シリコン比を有するシリサイドを形成するために行われる。第２のより高温での工程は、約５００℃の温度で行われる。ドレイン領域１３とソース領域１４にそれぞれドレインコンタクトとソースコンタクトを形成する工程は、ドレイン領域１３とソース領域１４の上に、好適には金属のような導電性材料を形成することにより行う。

続く工程では、例えばＳｉＯ_２層のような酸化層１５の絶縁層が形成され、図３に示すように形成された全構造が、酸化層１５のような絶縁層で覆われる。例えば酸化層１５のような絶縁層は、これまでのデバイスの構造に従う。それゆえに、例えば酸化層１５のような絶縁層は、続いて、例えば化学機械研磨（ＣＭＰ）により平坦化される。次に、酸化層１５のような絶縁層は、ゲート電極９、１０の高さと同じ高さまで薄くされる。換言すれば、例えば酸化層１５のような絶縁層は、ゲート電極９、１０の多結晶シリコン８が露出するまで薄くされる。これは、例えばドライエッチング工程またはウエットエッチング工程により行われても良い。図４は、酸化層１５のような絶縁層を平坦化および薄膜化した後の構造を示す。

ｐ型デバイスを形成するのに適した仕事関数を備えたシリサイドを得るために、金属リッチのシリサイドを形成する必要があることは知られている。一方、ｎ型デバイスを形成するのに適した仕事関数を備えたシリサイドを得るために、シリコンリッチのシリサイドを形成することが必要である。それ故に、ゲート電極９、１０をシリサイド化する前に、形成されるｐ型デバイスのゲート電極１０の多結晶シリコン８は、例えば１００ｎｍから５０ｎｍまたは３０ｎｍまで、シリサイド中の金属に要求される量に応じて薄膜化され、シリサイド化する場合に、金属リッチシリサイドはＰＭＯＳデバイスのゲート電極１０中に経緯性される。ＰＭＯＳデート電極を薄膜化するために、ＮＭＯＳデバイスの多結晶シリコン８の上に第１マスクが形成される。次に、ＰＭＯＳデバイスの多結晶シリコンがエッチングされ、必要な膜厚となる。続いてマスクが、当業者に知られた適当な技術を用いて除去される。

次の工程では、ゲート電極９、１０がシリサイド化される。この目的で、金属層１６が得られた構造の上に堆積され、少なくとも第１および第２のゲート電極９、１０が覆われる（図５参照）。金属層１６はＮｉ、Ｈｆ、Ｔａ、Ｔｉ、またはＣｏのような多結晶シリコンとシリサイドを形成する適当な金属を含み、膜厚は１０ｎｍと１００ｎｍの間である。構造は、続いて、低温工程中、３００℃と４００℃の間の温度に加熱され、金属層１６とゲート電極９、１０の多結晶シリコン８が互いに反応して、シリサイドを形成する。次に、未反応の金属が、当業者に知られた適当な技術のより選択的に除去される。未反応の金属層を除去した後、第２のより高温の工程が行われ、ＰＭＯＳデバイスの位置に金属リッチのシリサイド１７を形成し、ＮＭＯＳデバイスの位置に金属プアまたはシリコンリッチのシリサイド１８を形成する（図６参照）。より高い温度の工程は、約５００℃の温度で行われる。高い温度工程での構造の加熱後に、好適なフリーシリサイド化ゲート電極１７、１８が形成される。即ち、ゲート電極９、１０の全ての多結晶シリコンがシリサイドに変えられる。

本発明の他の具体例では、第１および第２のゲート電極９、１０の一方を最初に薄くし、続いて、第１および第２のゲート電極９、１０の上に金属層を堆積させる代わりに、異なった厚さの金属層１６が、第１および第２のゲート電極９、１０の上にそれぞれ形成される。例えば、第１膜厚の金属層１６がゲート電極１０の上に形成され、ｐ型デバイスのための金属リッチシリサイドを形成し、第１膜厚より薄い第２膜厚の金属層１６がゲート電極９の上に形成されｎ型デバイスのシリコンリッチのシリサイドを形成する。

図７は、フリーシリサイド化ゲート電極１７、１８を形成した後の、本発明の具体例にかかる装置の概略的な上面図を示す。参照番号１９、２０は、ＮＭＯＳデバイスおよびＰＭＯＳデバイスのそれぞれの活性領域を示す。シリサイド化ゲート電極１７、１８の異なったシリサイドは、シリサイド界面２１として参照される界面２１で互いに接触することがわかる。その欠点は、デバイスの更なる処理中の熱工程中に、シリサイドの金属が、金属リッチのシリサイドから、金属プア（シリコンリッチ）のシリサイドに拡散することである。このため、シリサイドの構成が変化してしまう。このため、金属リッチシリサイドは金属を失い、金属プア（シリコンリッチ）シリサイドは金属を得る。シリサイドの構成が変化した場合、シリサイドの仕事関数も変化し、製造開始時に必要とした特性にならないデュアル仕事関数半導体デバイスとなってしまう。

一のシリサイドから他シリサイドに金属が拡散するのを防止するために、本発明は、第１および第２のフリーシリサイド化ゲート電極の間のシリサイド界面２１にブロック領域（後述）を形成して、一のシリサイド化ゲート電極１７から他のシリサイド化ゲート電極１８に、金属が拡散するのを防止する。

本発明の具体例では、ブロック領域の形成が、シリサイド中で、シリサイドが形成される金属より低い溶解度を有するドーパント元素の注入により行われる。ドーパント元素は、また、拡散を遅らせる種である。なぜならば、一のシリサイドから他に、金属の拡散を遅らせ、または実質的に防止するためのである。適当なドーパント元素または拡散を遅らせる種の例は、Ｂ、Ｎ、Ｃ、Ｆ、Ｓｃ、Ｓｉ、またはシリサイドが形成される金属より低い溶解度を有する他の適当なドーパント元素でも良い。ドーパント元素の注入は、第１および第２のフリーシリサイド化ゲート電極１７、１８の間の界面２１の一の領域に行われ、またはブランケット注入が行われる。

拡散を遅らせる種は、異なった方法で働く。例えば、ＮとＣはシリコン中で低い溶解度を有するドーパント元素の例であり、これらは粒界で分離され、または粒界に向かって拡散する。シリコン中での低い溶解度とは、注入イオンの５％より少ない量が、加熱工程後にシリコンのバルクに残る。ドーパント元素はまた低い移動度を有し、それらが一旦結晶粒界に達した場合、更なる処理工程の間、結晶粒界に留まる。上述のパラメータは、普通の温度バジェットで評価され、即ち、シリサイドの形成に使用される温度より低い温度、使用される材料に依存するが例えば５００℃で、例えば２〜３時間より短いような、数時間より短い時間行われる。後者の場合、例えば５００℃のような特定の温度でシリサイド化した後、更なるプロセス工程が、例えば５００℃のシリサイド化温度より高く無い温度で行われることを意味する。他の例はＢであり、これはバルク中に最も残りそうで、Ｎ、Ｃより速く拡散する種の例である。この場合、プロセス条件は、ＮやＣの場合に比較して、より厳密である。なぜならば、一旦、Ｂ元素が張る旧に拡散すれば、デバイスの更なる処理中、それらはバルクに残るため、注意しなければならない。

図８は、シリサイド界面２１の位置の領域の、シリサイド１７、１８中への、ドーパント元素の部分注入を示す。この例では、ブロック領域２３がトランジスタの無い領域に、即ち分離ゾーン２の上に形成される。それゆえにフォトリソグラフィマスク２２は、ＮＭＯＳデバイスおよびＰＭＯＳデバイスの活性領域１９、２０を覆うように形成されるが、第１および第２のフリーシリサイド化ゲート電極１７、１８の間の界面２１の領域は露出している。本発明の具体例では、マスク２２のレイアウトは、マスクの収縮を伴うｎウエルマスクおよびｐウエルマスクを含み、または換言すれば、マスク２２のレイアウトは、ｎ型デバイスとｐ型デバイスの活性領域１９、２０のそれぞれを規定するのに使用されるマスクの組み合わせでよい。それらのマスクは、互いに反転であるが、ウエハの対応領域では、それらの間に小さな間隔を有する。好適な一連のプロセス工程は、
第１レジスト層を形成し、ｐウエルマスクを通して第１レジスト層をリソグラフィック的にパターニングし、これにより、好適にはオーバー露光して、残ったレジスト領域を、マスクの対応領域より小さくする工程と、
第２レジスト層を形成し、ｎウエルマスクを通して第２レジスト層をリソグラフィック的にパターニングし、これにより、好適にはオーバー露光して、残ったレジストマスクを、マスクの対応領域より小さくする工程と、である。

レジスト領域にストリップが形成され、このストリップは分離ゾーン２の概ね中央にあり、その幅は、ｎウエルマスクとｐウエルマスクの間隔、および／またはオーバー露光（即ち、レジストの鉾方向の寸法の縮小）に依存する。

ドーパント元素の注入が、続いて行われる。これは、イオン注入のような古典的な技術によって行われるが、ＰＬＡＤ（プラズマ堆積）のような方法でも良い。注入後、マスク２２が例えばストリッピングのような当業者に知られた適当な技術で除去される。注入されたドーパント元素が、シリサイドが形成される金属より、シリサイド中で溶解度が低いため続く加熱工程で、ドーパント元素金属シリサイドの結晶粒界に向かって拡散する。ドーパント元素の注入が行われるプロセスの時間に依存して、シリサイド中で結晶粒界に向かうドーパント元素の拡散が、シリサイドを形成するプロセス工程中や、シリサイド形成後の更なるプロセス工程（例えば、ラインプロセスのバックエンドのアニール工程や堆積工程）中に起き、または、ドーパント元素を拡散させるための特別な加熱工程中に起きる。好適には、ドーパント元素の拡散は、約５００℃の温度で起きる。

結晶粒界に向かうドーパント元素の拡散により、界面２１の位置の金属シリサイドの結晶粒界において、ブロック領域２３が形成される（図９参照）。このブロック領域は、更なる加熱工程において、金属が、一のシリサイド化されたゲート電極１７の金属シリサイドから、他のシリサイド化されたゲート電極１８の金属シリサイドに拡散するのを防止する。

上述のように、ドーパント元素のブランケット注入が、シリサイドの全領域に対して行われた場合、加熱工程のために、結晶粒界に向かうドーパント元素の拡散が起き、ブロック領域３２が、異なったシリサイドの間の界面２１の位置に形成される。ブランケット注入の場合、ドーパント元素の注入は均一に行われる。ブランケット注入の場合、マスクは使用されず、シリサイドの全領域で注入が行われる。それゆえに、この場合、ドーパント元素と注入は、シリサイド化されたゲート１７、１８の仕事関数が影響されたり変化したりしないようにしなければならない。

本発明の具体例では、ブロック領域２３は分離ゾーン２と同じ幅を有する。ブロック領域２３は、１０ｎｍと４０ｎｍとの間の幅ｗを有する。しかしながら、幾つかの応用例では、シリサイドの抵抗率の増加が、ドーパント元素や拡散を遅らせる種の注入により発生する。これは、例えばデバイスの速度のような電気的性能に影響する。それゆえに、本発明の他の具体例では、ブロック領域２３の幅は、分離ゾーン２の幅とは異なった幅を有する。この場合、ブロッキングと抵抗率との間にバランスが見られる。これは、例えば、ブロック領域を形成するのに使用されるドーパント元素の濃度を適合させることにより行われる。

本発明の具体例では、シリサイド中へのドーパント元素の注入は、ゲート電極９、１０のシリサイド化前、シリサイド化後、またはシリサイド化中に行われる。ゲート電極９、１０のシリサイド化前のドーパント元素の注入は、上述の通りである。ゲート電極９、１０のシリサイド化後にドーパント元素が注入される場合、注入は金属層１６の形成後に、換言すれば、直接ゲート電極９、１０の多結晶シリコン８中に行われても良く、または、金属層１６の形成後に、この金属層１６を通して行われても良い。代わりの具体例では、ドーパント元素は、ゲート電極９、１０が形成される前に、堆積された多結晶シリコン層の中に存在しても良い。

そうでなければ、全ての場合、シリサイドが形成される金属よりシリサイド中において溶解度が低いため、ドーパント元素はシリサイドの結晶粒界に向かって拡散し、これにより、一から他のシリサイドに、シリサイドの金属が拡散するのを防止する。

材料と共に、好ましい具体例、特定の構造、および形態について、本発明のかかるデバイスについて、ここで検討したが、形態や細部の多くの変化や変形が、本発明の範囲や精神から離れることなく行うことができることは理解すべきである。

本発明の具体例にかかる製造工程中の装置の断面図を示す。本発明の具体例にかかる製造工程中の装置の断面図を示す。本発明の具体例にかかる製造工程中の装置の断面図を示す。本発明の具体例にかかる製造工程中の装置の断面図を示す。本発明の具体例にかかる製造工程中の装置の断面図を示す。本発明の具体例にかかる製造工程中の装置の断面図を示す。製造中の連続工程中の、本発明の具体例にかかる装置の上面図を示す。製造中の連続工程中の、本発明の具体例にかかる装置の上面図を示す。製造中の連続工程中の、本発明の具体例にかかる装置の上面図を示す。

異なった図面において、同じ参照符号は、同一または類似の要素を表す。

Claims

デュアル仕事関数半導体デバイスの製造方法であって、
基板上に第１および第２の制御電極（１７、１８）を形成する工程であって、第１の制御電極（１７）は第１仕事関数を有する金属半導体化合物から形成され、第２の制御電極（１８）は、第１仕事関数とは異なる第２仕事関数を有する金属半導体化合物から形成される工程と、
第１の制御電極（１７）の金属半導体化合物から、第２の制御電極（１８）の金属半導体化合物に、金属が拡散するのを防止するブロック領域（２３）を形成する工程とを含み、
ブロック領域（２３）は、第１および第２の制御電極（１７、１８）の間の界面（２１）が形成される、または形成された位置に、金属半導体化合物がそれから形成される金属中での溶解度より、金属半導体化合物中での溶解度が低いドーパント元素を注入することにより形成されることを特徴とする製造方法。
第１および第２の制御電極（１７、１８）を形成する工程は、
それぞれが誘電体層（７）と半導体層（８）とのスタックを含む第１および第２の制御電極（９、１０）を形成する工程と、
第１および第２の制御電極（９、１０）の一方の半導体層（８）を薄くする工程と、
少なくとも第１および第２の制御電極（９、１０）の上に金属層を形成する工程と、
金属層と半導体層（８）とを熱的に反応させて、第１および第２の制御電極（１７、１８）の金属半導体化合物を形成する工程とを含む請求項１に記載の方法。
第１および第２の制御電極（１７、１８）を形成する工程は、
それぞれが誘電体層（７）と半導体層（８）とのスタックを含む第１および第２の制御電極（９、１０）を形成する工程と、
第１膜厚の第１金属層を第１の制御電極（９）の上に形成し、第２膜厚の第２金属層を第２の制御電極（１０）の上に形成する工程であって、第１膜厚と第２膜厚とは異なる工程と、
金属層と半導体層（８）とを熱的に反応させて、第１および第２の制御電極（１７、１８）の金属半導体化合物を形成する工程とを含む請求項１に記載の製造方法。
デュアル仕事関数半導体デバイスが、活性領域（１９）を有する第１型のデバイスと、活性領域（２０）を有する第２型のデバイスとを含み、ドーパント元素の注入工程が、
第１型と第２型のデバイスの活性領域（１９、２０）を覆うが、第１および第２の制御電極（１７、１８）の間の境界（２１）が形成される、または形成された位置の領域を露出させるマスクを形成する工程と、
第１および第２の制御電極（１７、１８）の間の境界（２１）が形成される、または形成された位置の領域に、ドーパント元素を注入する工程とを含む請求項１〜３のいずれか１項に記載の製造方法。
ドーパント元素のブランケット注入が行われる請求項１〜４のいずれか１項に記載の製造方法。
ドーパント元素の注入が、金属層と半導体層（８）とを熱的に反応させた後に行い、第１および第２の制御電極（１７、１８）の金属半導体化合物を形成する請求項１〜５のいずれか１項に記載の製造方法。
ドーパント元素の注入が、金属層と半導体層（８）とを熱的に反応させる間に行い、第１および第２の制御電極（１７、１８）の金属半導体化合物を形成する請求項１〜６のいずれか１項に記載の製造方法。
ドーパント元素の注入が、金属層と半導体層（８）とを熱的に反応させる前に行い、第１および第２の制御電極（１７、１８）の金属半導体化合物を形成する請求項１〜７のいずれか１項に記載の製造方法。
第１および第２の制御電極（９、１０）のそれぞれが、誘電体層（７）と半導体層（８）とのスタックを含み、
ドーパント元素の注入が、第１および第２の制御電極（９、１０）の半導体層（８）にドーパント元素を注入して行うことを特徴とする請求項８に記載の製造方法。
ドーピング元素の注入が、１Ｅ１４ｃｍ^−２と１Ｅ１６ｃｍ^−２の間の注入ドーズで行われる請求項１〜９のいずれか１項に記載の製造方法。
デュアル仕事関数半導体デバイスは、ＮＭＯＳデバイスとＰＭＯＳデバイスを含み、
更に、ＮＭＯＳデバイスをＰＭＯＳデバイスから電気的に分離するための分離ゾーン（２）を形成する工程を含む請求項１〜１０のいずれか１項に記載の製造方法。
デュアル仕事関数半導体デバイスは、ＮＭＯＳデバイスとＰＭＯＳデバイスを含み、
更に、ＮＭＯＳデバイスとＰＭＯＳデバイスに、第１および第２の主電極（１３、１４）を形成する工程を含む請求項１〜１１のいずれか１項に記載の製造方法。
デュアル仕事関数半導体デバイスであって、
第１仕事関数を有する金属半導体化合物から形成された第１の制御電極（１７）と、
第２仕事関数を有する金属半導体化合物から形成された第２の制御電極（１８）と、
第１および第２の制御電極（１７、１８）の間に形成され、第１の制御電極（１７）の金属半導体化合物から、第２の制御電極（１８）の金属半導体化合物に、金属が拡散するのを防止するブロック領域（２３）とを含み、
ブロック領域（２３）が、金属半導体化合物がそこから形成される金属中での溶解度より、金属半導体化合物中での溶解度が低いドーパント元素を含むデュアル仕事関数半導体デバイス。
ブロック領域（２３）は、１０ｎｍと４０ｎｍとの間の幅（ｗ）を有する請求項１３に記載のデュアル仕事関数半導体デバイス。
金属半導体化合物が、金属シリサイドである請求項１３または１４に記載のデュアル仕事関数半導体デバイス。
第１の制御電極（１７）が、Ｎｉ_２ＳｉまたはＮｉ_３１Ｓｉ_１２を含み、第２の制御電極（１８）が、ＮｉＳｉを含む請求項１５に記載のデュアル仕事関数半導体デバイス。