JP2006032712A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 低コストで歩留り良く製造でき、ゲート絶縁膜の信頼性が高く、しきい値電圧のばらつきが小さい半導体装置及びその製造方法を提供する。
【解決手段】 金属シリサイド膜４は、ゲート絶縁膜３上にアモルファスＳｉ膜、金属膜及びＳｉ膜５を順次形成し、熱処理によって金属膜をシリサイド化することにより得られる。金属膜の上にＳｉ膜５を形成し、ゲート電極のゲート絶縁膜３側からのシリサイド化反応により金属シリサイド膜４を形成するため、不純物イオンがゲート電極とゲート絶縁膜３との界面に濃縮することが無い。これにより、不純物イオンのゲート絶縁膜３中又はチャネル領域への拡散を抑制し、ＭＩＳＦＥＴのしきい値のばらつきを低減できる。また、ゲート絶縁膜３とゲート電極との界面における不純物の偏析を抑制し、ゲート電極の剥離を防止することができるため、ゲート絶縁膜３の信頼性が高い。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関し、特にＮチャネル型及びＰチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：金属絶縁物半導体電界効果トランジスタ）のゲート電極を金属材料により形成した半導体装置及びその製造方法に関する。

近年、半導体装置の集積密度を高めて性能を向上させるために、半導体装置の構成要素であるＭＩＳＦＥＴの微細化が進んでいる。そのため、トランジスタのチャネル長も短くなってきている。しかしながら、チャネル長が短くなると、トランジスタのしきい値が低下してリーク電流が増大するという短チャネル効果が顕著になってくる。この短チャネル効果を抑制するためには、比例縮小の考え方に基づくスケーリング則に従った幾つかの方法が提案されているが、その１つにゲート絶縁膜の薄膜化がある。この方法は、ゲート絶縁膜へ電圧を印加することによりＳｉ基板中に形成される空乏層の制御を容易にし、短チャネル効果を抑制するものである。

また、ＭＩＳＦＥＴの微細化とともにゲート電極の抵抗を下げる必要がある。例えば特許文献１（特開平２−２８８３３６号公報）には、ゲート電極のポリシリコン膜上にチタン膜又はタンタル膜を形成し、熱処理によってポリシリコン膜表面にシリサイド膜を形成し、ゲート電極の抵抗値を低減する技術が開示されている。

しかしながら、不純物をドーピングしたポリシリコンによりＭＩＳＦＥＴのゲート電極を形成する場合、ゲート絶縁膜の薄膜化によってゲート電極にかかる電場が相対的に強くなり、ゲート電極中にも空乏層が形成される現象が発生する。これにより、ゲート絶縁膜が実質的に厚くなってしまい、短チャネル効果によりＭＩＳＦＥＴの性能向上が阻害される。また、上述の特許文献１に記載の半導体装置においても、ゲート絶縁膜上にポリシリコン電極が設けられているため、同様の問題がある。

そこで、このようなゲート電極の空乏化の問題を解決するために、ゲート電極を金属材料等により形成する方法が提案されている。メタルゲート電極を使用することにより、ゲート電極の空乏化が抑制されると共に、ゲート電極抵抗の低減、及び、ゲート電極からシリコン基板への熱拡散によるボロンの突き抜けの抑制を図ることができるという利点がある。このため、ＭＩＳＦＥＴの開発初期には、Ａｌ、Ｗ又はＷＴｉ等からなるメタルゲート電極が使用されていた。

しかしながら、このようなメタルゲート電極には次のような問題点がある。例えば、Ａｌを用いたメタルゲート電極の場合、ソース及びドレインの活性化等を目的として４００℃以上の熱処理を行うと、Ａｌの融点が約６６０℃と低いため、ゲート電極の断線及び周辺領域へのＡｌ原子の拡散等の問題が発生する。また、Ｗを用いたメタルゲート電極の場合においては、Ｗはプロセス中に酸化し易く電極抵抗が上昇する等、その特性が変化してしまう。更に、ゲート電極にＷ及びＷＴｉを使用した場合、これらの材料は耐薬品性が乏しく、基板上の汚れを取り除くための酸洗浄プロセスにおいて溶解してしまう。更にまた、Ａｌ、Ｗ、ＷＴｉ又はこれらの窒化物等からなる材料は、一般に、ポリシリコンと比べてドライエッチングによるパターニングが困難である。Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴを備えた相補型ＭＩＳＦＥＴにおいて、Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴのゲート電極は、夫々に適した仕事関数を持つ材料で形成することが望ましい。しかしながら、Ａｌ、Ｗ又はＷＴｉ等からなる材料はドライエッチングによるパターニングが困難であるため、このようなゲート電極材料として使用することが難しい。また、ゲート絶縁膜上に金属膜を直接設けているため、ドライエッチング又はウエットエッチングによりゲート絶縁膜がダメージを受けてしまい、その信頼性が低下してしまう。

これらのメタルゲート電極における問題点を改善するために、種々の方法が提案されている。例えば、非特許文献１（A. Yagishita， et al.，“High Performance Damascene Metal Gate MOSFET's for 0.1μm Regime”，IEEE Transactions on Electron Devices，May 2000，vol.47，No.5，p.1028-1034）には、ポリシリコン膜を用いてＭＯＳ構造部を作製した後に、前記ポリシリコン膜のゲート（ダミーゲート）部を除去し、そこに金属電極を埋め込む方法、所謂リプレースメント法又はダマシン法が開示されている。また、この技術においては、ゲート電極とゲート絶縁膜との間にバリア層としてＴｉＮ膜を設け、ゲート電極材料とゲート絶縁膜材料との反応を防止している。

しかしながら、非特許文献１に記載の半導体装置においては、表面平坦化のためのＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）プロセスを多用するため、製造コストが上昇してしまう。また、ダミーゲートを取り除いた後にゲート絶縁膜を形成するため、ゲート電極の側壁にも絶縁膜が堆積し、ゲート電極の抵抗が上昇してしまう。また、バリア層として形成されているＴｉＮ膜においては、Ｔｉが窒素よりも酸素との親和力が高いので、後の熱処理等によって容易に酸化してしまう虞がある。このため、ゲート絶縁膜の電気的な膜厚が変化してしまうと共に、ゲート電極の仕事関数が変化してしまう。更にまた、Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴのゲート電極を夫々異なる金属等の材料で形成する場合には、双方のゲート電極部分を第１の金属等で充填した後に、一方の第１の金属等を除去して第２の金属等を充填するか、又は、一方のゲート電極部分のダミーゲートを残したまま第１の金属等を他方のゲート電極部分に充填し、その後にダミーゲートを除去し第２の金属等を充填する必要がある。この場合に、金属等又はダミーゲートをドライエッチング又はウエットエッチングにより除去するが、その際にゲート絶縁膜がダメージを受けてしまい、信頼性が低下するという懸念がある。

また、特許文献２（特開平２０００−２４３８５３号公報）又は特許文献３（特開平２０００−２２３５８８号公報）には、金属膜、Ｓｉ膜又は金属シリサイド膜からなる多層膜をゲート電極に用いる方法が開示されている。特許文献２又は特許文献３には、ＴｉＮ、Ｗ，ＲｕＯ、Ｐｔ、Ｓｉ又はＷシリサイド等の導電膜を積層した構造において、ゲート電極直上、即ちゲート電極下層部の導電層を十分に薄くすることにより、ゲート電極上層部によって仕事関数の制御が可能であり、ゲート電極の空乏化を抑制できると記載されている。

しかしながら、特許文献２又は特許文献３に記載の技術においては、金属膜、Ｓｉ膜又は金属シリサイド膜をスパッタ法等により直接ゲート絶縁膜上に形成しているため、非特許文献１に記載のダマシン法と同様に、Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴのゲート電極を夫々異なる金属等の材料で形成する場合には、ゲート絶縁膜がダメージを受けてしまい、信頼性が低下する虞がある。

これに対して、非特許文献２（J. Kedzierski， et al.，“Metal-gate FinFET and fully-depleted SOI devices using total gate silicidation”，International Electron Devices Meeting Technical Digest，2000，p.247-250）には、従来のＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）製造に使用され、ゲート、ソース及びドレインのポリシリコン膜上に金属のシリサイド膜を同時に形成するサリサイド工程において、前記ポリシリコン膜を完全にシリサイド化してゲート電極を形成する技術が開示されている。

特開平２−２８８３３６号公報 特開平２０００−２４３８５３号公報 特開平２０００−２２３５８８号公報 A. Yagishita， et al.，"High Performance Damascene Metal Gate MOSFET's for 0.1μm Regime"，IEEE Transactions on Electron Devices，May 2000，vol.47，No.5，p.1028-34 J. Kedzierski， et al.，"Metal-gate FinFET and fully-depleted SOI devices using total gate silicidation"，International Electron Devices Meeting Technical Digest，2000，p.247-250

しかしながら、上述の非特許文献２に記載の従来技術においても、以下に示すような問題点がある。非特許文献２に記載の半導体装置においては、ゲート電極とゲート酸化膜との密着性が低く、界面剥離が発生してしまう。また、ＭＩＳＦＥＴのしきい値のばらつきが大きい。更に、不純物が注入されたポリシリコン膜は、不純物が注入されていないポリシリコン膜と比較して金属とのシリサイド化反応温度が高く、サリサイド工程においてより高温の熱処理が必要となる。このため、ソース及びドレイン領域の金属シリサイド膜が相変化してしまう。例えば、ＮｉＳｉ膜がＮｉＳｉ_２膜に変化することにより、ソース及びドレインからのリーク電流が増大する虞がある。更にまた、ゲート電極とソース及びドレイン電極は膜厚が大きく異なるため、ゲート電極を完全に金属シリサイドで形成するためには、ゲート電極とソース及びドレイン電極におけるシリサイド化工程を別々に行う必要がある。即ち、通常のサリサイドプロセスを使用することができない。このため、製造コストが上昇してしまう。更にまた、サリサイド工程においては、ゲート電極表面及び側壁を覆うようにＮｉ等の金属を堆積し、ゲート電極のポリシリコン膜をゲート電極表面の金属のみと反応させることが理想である。しかしながら、サリサイド工程における高温加熱により側壁部分に堆積された金属がゲート電極表面に移動し、ゲート電極のポリシリコン膜と反応してしまう。このため、ゲート電極パターンの微細なもの程金属膜とポリシリコン膜の量比が大きくずれてしまい、ＭＩＳＦＥＴのしきい値がばらついてしまう虞がある。更にまた、Ｃｏ等の金属を使用して金属シリサイド膜を形成する場合、Ｃｏ原子のＳｉ中への拡散速度がＳｉ原子のＣｏ中への拡散速度より大きいため、Ｓｉ膜中に空孔が形成され、ゲート電極の抵抗値がばらついてしまう問題がある。

本発明はかかる問題点に鑑みてなされたものであって、低コストで歩留り良く製造でき、ゲート絶縁膜の信頼性が高く、しきい値電圧のばらつきが小さい半導体装置及びその製造方法を提供することを目的とする。

本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に第１の金属シリサイド膜及び第２の金属シリサイド膜を順次積層して形成されたゲート電極と、を有し、前記ゲート絶縁膜と前記第１の金属シリサイド膜との界面に不純物が濃縮されていないことを特徴とする。

本発明に係る他の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に第１の金属シリサイド膜及び第２の金属シリサイド膜を順次積層して形成されたゲート電極と、を有し、前記第１の金属シリサイド膜の不純物濃度は、前記第２の金属シリサイド膜の不純物濃度よりも低いことを特徴とする。

これらの半導体装置において、例えば、前記第１の金属シリサイド膜及び第２の金属シリサイド膜は金属膜のシリサイド化により形成されたものである。

また、前記第１の金属シリサイド膜の膜厚は、０．１乃至５ｎｍであることが好ましい。第１の金属シリサイド層の膜厚を小さくし、この膜のエッチング工程を短縮でき、ゲート絶縁膜等へのダメージを低減できる。

更に、前記ゲート電極は、前記第１の金属シリサイド膜上にＳｉ膜を設け、その上に前記第２の金属シリサイド膜を設けることとしてもよい。

更にまた、前記半導体基板の表面にｎチャネル領域及びｐチャネル領域が設けられており、前記ゲート電極は前記ｎチャネル領域及び前記ｐチャネル領域に設けられており、前記ｎチャネル領域に設けられたゲート電極の第１の金属シリサイド膜は、前記ｐチャネル領域に設けられたゲート電極の第１のシリサイド膜と異なる材料で形成されているように構成することができる。

更にまた、前記ｎチャネル領域に設けられたゲート電極の第１の金属シリサイド膜及び前記ｐチャネル領域に設けられたゲート電極の第１の金属シリサイド膜の一方を、１種類の金属シリサイド材料で形成し、他方を一方の金属シリサイド材料を含む２種類の金属シリサイド材料で形成することができる。

更にまた、前記第１の金属シリサイド膜は金属とＳｉを加熱反応させて形成するものであり、前記２種類の金属シリサイド膜の構成材料は、前記加熱反応の温度が異なることが好ましい。

更にまた、前記第１の金属シリサイド膜及び前記第２の金属シリサイド膜は、夫々、Ｎｉ，Ｃｏ，Ｔｉ、Ｐｄ、Ｔａ、Ｖ、Ｗ、Ｍｏ、Ｈｆ、Ｚｒ、Ｃｒ、Ｙ、Ｐｔ、Ｒｕ、Ｓｃ、Ｍｎ、Ｒｅ、Ｏｓ、Ｌａ、Ｃｅ、Ｎｄ、Ｇｄ、Ｄｙ、Ｆｅ、Ｅｕ及びＮｂからなる群から選択された少なくとも１種の金属を含むことが好ましい。

本発明に係る第１の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の金属膜を形成する工程と、前記第１の金属膜上に第１のＳｉ膜を形成する工程と、前記第１の金属膜をシリサイド化する工程と、前記第１のＳｉ膜上に第２の金属膜を形成する工程と、前記第２の金属膜をシリサイド化する工程と、を有することを特徴とする。

また、前記ゲート絶縁膜を形成する工程と、前記第１の金属膜を形成する工程との間に、前記ゲート絶縁膜上に第２のＳｉ膜を形成する工程を設けてもよい。

更に、前記第２のＳｉ膜は、アモルファス構造であることが好ましい。

更にまた、前記第１の金属膜をシリサイド化する工程と、前記第１のＳｉ膜上に第２の金属膜を形成する工程との間に、前記第１のＳｉ膜の上面以外の前記半導体基板上に絶縁膜を形成する工程を設けることができる。

本発明に係る第２の半導体装置の製造方法は、ｎチャネル領域及びｐチャネル領域が設けられた半導体装置の製造方法において、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１のＳｉ膜を形成する工程と、前記第１のＳｉ膜上に第１の金属膜を形成する工程と、前記ｎチャネル領域及びｐチャネル領域のいずれか一方に形成された前記第１の金属膜を選択的に除去する工程と、前記第１の金属膜上及び前記第１のＳｉ膜上に第３の金属膜を形成する工程と、前記第３の金属膜上に第２のＳｉ膜を形成する工程と、前記第１の金属膜をシリサイド化する工程と、前記第３の金属膜をシリサイド化する工程と、前記第２のＳｉ膜上に第２の金属膜を形成する工程と、前記第２の金属膜をシリサイド化する工程と、を有することを特徴とする。

また、前記第２のＳｉ膜は、アモルファス構造であることが好ましい。

更に、前記第１の金属膜をシリサイド化する工程における加熱反応の温度は、前記第３の金属膜をシリサイド化する工程における加熱反応温度よりも低いことが好ましい。

更にまた、前記第３の金属膜をシリサイド化する工程と、前記第２のＳｉ膜上に第２の金属膜を形成する工程との間に、前記第２のＳｉ膜の上面以外の前記半導体基板上に絶縁膜を形成する工程を有してもよい。

本発明に係る第３の半導体装置の製造方法は、ｎチャネル領域及びｐチャネル領域が設けられた半導体装置の製造方法において、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の金属膜を形成する工程と、前記ｎチャネル領域及びｐチャネル領域の一方に形成された前記第１の金属膜を選択的に除去する工程と、前記第１の金属膜上及び前記ゲート絶縁膜上に第３の金属膜を形成する工程と、前記ｎチャネル領域及びｐチャネル領域の他方に形成された前記第３の金属膜を選択的に除去する工程と、前記第１及び第３の金属膜上に第１のＳｉ膜を形成する工程と、前記第１の金属膜をシリサイド化する工程と、前記第３の金属膜をシリサイド化する工程と、前記第１のＳｉ膜上に第２の金属膜を形成する工程と、前記第２の金属膜をシリサイド化する工程と、を有することを特徴とする。

また、前記ゲート絶縁膜を形成する工程と、前記第１の金属膜を形成する工程との間に、前記ゲート絶縁膜上に第２のＳｉ膜を形成する工程を有してもよい。

更に、前記第２のＳｉ膜は、アモルファス構造であることが好ましい。

更にまた、前記第３の金属膜をシリサイド化する工程と、前記第１のＳｉ膜上に第２の金属膜を形成する工程との間に、前記第１のＳｉ膜の上面以外の前記半導体基板上に絶縁膜を形成する工程を有してもよい。

更にまた、前記第３の金属膜は、夫々、Ｎｉ，Ｃｏ，Ｔｉ、Ｐｄ、Ｔａ、Ｖ、Ｗ、Ｍｏ、Ｈｆ、Ｚｒ、Ｃｒ、Ｙ、Ｐｔ、Ｒｕ、Ｓｃ、Ｍｎ、Ｒｅ、Ｏｓ、Ｌａ、Ｃｅ、Ｎｄ、Ｇｄ、Ｄｙ、Ｆｅ、Ｅｕ及びＮｂからなる群から選択された少なくとも１種の金属を含むことが好ましい。

更にまた、前記第１のＳｉ膜を形成する工程と、前記第１の金属膜をシリサイド化する工程との間に、前記第１のＳｉ膜上に不純物注入阻止膜を形成する工程と、前記不純物注入阻止膜をマスクとして前記半導体基板の表面に不純物を注入する工程と、前記不純物注入阻止膜を選択的に除去する工程と、を有してもよい。

更にまた、前記不純物注入阻止膜を選択的に除去する工程と、前記第１の金属膜をシリサイド化する工程との間に、前記半導体基板の表面において不純物が注入された領域にＳｉ膜を選択的に形成する工程を有してもよい。

更にまた、前記第１のＳｉ膜を形成する工程と、前記第１の金属膜をシリサイド化する工程との間に、前記半導体基板の表面に不純物を注入する工程と、前記半導体基板の表面において不純物が注入された領域にＳｉ膜を選択的に形成する工程を有してもよい。

更にまた、前記第１のＳｉ膜は、アモルファス構造であることが好ましい。

更にまた、前記第１及び第２の金属膜は、夫々、Ｎｉ，Ｃｏ，Ｔｉ、Ｐｄ、Ｔａ、Ｖ、Ｗ、Ｍｏ、Ｈｆ、Ｚｒ、Ｃｒ、Ｙ、Ｐｔ、Ｒｕ、Ｓｃ、Ｍｎ、Ｒｅ、Ｏｓ、Ｌａ、Ｃｅ、Ｎｄ、Ｇｄ、Ｄｙ、Ｆｅ、Ｅｕ及びＮｂからなる群から選択された少なくとも１種の金属を含むことが好ましい。

本発明者は、前述の従来技術の課題を解決するため、ゲート電極の剥離及びＭＩＳＦＥＴのしきい値のばらつきの原因について検討した。その結果、ゲート絶縁膜とゲート電極との界面に、ゲート電極中の不純物が濃縮しており、この不純物の濃縮によってゲート電極が剥離すると共に、濃縮した不純物がゲート絶縁膜中又はチャネル領域へ拡散し、ＭＩＳＦＥＴのしきい値がばらつくという知見を得た。そして、この知見に基づいて、不純物の濃縮を低減する方法について鋭意研究した結果、ゲート絶縁膜上にアモルファスＳｉ膜、金属膜及びＳｉ膜を順次形成し、熱処理によってゲート電極のゲート絶縁膜側からのシリサイド化反応により第１の金属シリサイド膜を形成し、その上に金属膜を形成し、熱処理によって金属膜をシリサイド化させて第２の金属シリサイド膜を形成することにより、不純物がゲート電極とゲート絶縁膜との界面に濃縮することが無いことを見出し、本発明を完成させた。

本発明においては、第１の金属シリサイド膜は、ゲート絶縁膜上にアモルファスＳｉ膜、金属膜及びＳｉ膜を順次形成し、熱処理によって前記金属膜をシリサイド化することにより得られる。このように、金属膜の上にＳｉ膜を形成し、ゲート電極のゲート絶縁膜側からのシリサイド化反応により第１の金属シリサイド膜を形成するため、第１の金属シリサイド膜の不純物濃度は、ゲート電極の上部からのシリサイド化反応により形成される第２のシリサイド膜の不純物濃度より低くなる。即ち、ゲート絶縁膜上に第１の金属シリサイド層を設けることにより、不純物がゲート電極とゲート絶縁膜との界面に濃縮することが無い。これにより、不純物のゲート絶縁膜中又はチャネル領域への拡散を抑制し、ＭＩＳＦＥＴのしきい値のばらつきを低減できる。また、ゲート絶縁膜とゲート電極との界面における不純物の偏析を抑制し、ゲート電極の剥離を防止することができるため、ゲート絶縁膜の信頼性が高い。

本発明によれば、第１の金属シリサイド膜は、ゲート絶縁膜上にアモルファスＳｉ膜、金属膜及びＳｉ膜を順次形成し、熱処理によって金属膜をシリサイド化することにより得られる。金属膜の上にＳｉ膜を形成し、ゲート電極のゲート絶縁膜側からのシリサイド化反応により第１の金属シリサイド膜を形成するため、第１の金属シリサイド膜の不純物濃度は、ゲート電極の上部からのシリサイド化反応により形成される第２の金属シリサイド膜の不純物濃度より低くなる。即ち、ゲート絶縁膜上に第１の金属シリサイド膜を設けることにより、不純物がゲート電極とゲート絶縁膜との界面に濃縮することが無い。これにより、不純物のゲート絶縁膜中又はチャネル領域への拡散を抑制し、ＭＩＳＦＥＴのしきい値のばらつきを低減できる。また、ゲート絶縁膜とゲート電極との界面における不純物の偏析を抑制し、ゲート電極の剥離を防止することができるため、ゲート絶縁膜の信頼性が高い。更に、第１の金属シリサイド膜の厚さが小さいため、この膜のエッチング工程を短縮でき、ゲート絶縁膜へのダメージを低減できると共に、製造コストを低く抑えることができる。従って、低コストで歩留り良く半導体装置を製造できる。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本第１実施形態に係る半導体装置を示す断面図である。図１に示すように、本第１実施形態に係る半導体装置においては、Ｓｉ基板１が設けられており、このＳｉ基板１の表面に個々のＭＩＳＦＥＴを電気的に分離する素子分離領域２が選択的に形成されている。素子分離領域２は、例えばＳｉ酸化膜等の絶縁膜である。また、素子分離領域２の深さは、例えば１００乃至５００ｎｍである。また、Ｓｉ基板１の表面において、素子分離領域２の間が、Ｎ型ＭＩＳＦＥＴ形成領域１０及びＰ型ＭＩＳＦＥＴ領域１１となっている。隣り合う素子分離領域２の間の距離は、例えば０．０５乃至１０μｍである。

Ｓｉ基板１の表面のＮ型ＭＩＳＦＥＴ形成領域１０及びＰ型ＭＩＳＦＥＴ領域１１においては、夫々不純物が注入された２つの拡散領域９が、夫々両端の素子分離領域２に接するように、相互に離隔して形成されている。拡散領域９の幅は、例えば０．１乃至１０μｍであり、例えば０．２μｍである。また、拡散領域９の深さは、例えば５０乃至５００ｎｍであり、例えば１００ｎｍである。更に、拡散領域９の不純物濃度は、例えば１０^１９乃至１０^２１／ｃｍ^３である。また、Ｓｉ基板１の表面のＮ型ＭＩＳＦＥＴ形成領域１０及びＰ型ＭＩＳＦＥＴ領域１１においては、夫々、２つの拡散領域９の夫々素子分離領域２と接する側と反対側に、２つのエクステンション領域８が互いに離隔して形成されている。エクステンション領域８は、拡散領域８と同様に不純物が注入された領域であり、トランジスタのしきい値が低下してリーク電流が増大するという短チャネル効果を抑制する効果がある。エクステンション領域８の不純物濃度は、拡散領域９の濃度と同等又は低くなっている。エクステンション領域８の幅は例えば６０ｎｍであり、深さは例えば５乃至２００ｎｍであり、不純物濃度は例えば１０^１９乃至１０^２１／ｃｍ^３である。

また、Ｓｉ基板１上には、Ｎ型ＭＩＳＦＥＴ形成領域１０及びＰ型ＭＩＳＦＥＴ領域１１において、夫々、２つのエクステンション領域８とその間のＳｉ基板表面を覆うようにＳｉ酸窒化膜で形成されたゲート絶縁膜３が設けられている。ゲート絶縁膜３の上には、金属シリサイド膜４、Ｓｉ膜５及び金属シリサイド膜６がこの順に積層されてなるメタルゲート電極が設けられている。金属シリサイド膜４は、ゲート絶縁膜４上にアモルファスＳｉ膜、金属膜及びＳｉ膜５を順次形成し、熱処理によって金属膜をシリサイド化することにより得られる。金属膜とＳｉ膜とのシリサイド化反応においては、Ｓｉ膜中に不純物が存在する場合、その不純物はシリサイド膜中には殆ど取り込まれず、未反応のＳｉ膜中に濃縮される。金属膜の上にＳｉ膜５を形成し、ゲート電極のゲート絶縁膜３側からのシリサイド化反応により金属シリサイド膜４を形成するため、金属シリサイド膜４の不純物濃度はＳｉ膜５の不純物濃度以下となる。金属シリサイド膜６は、Ｓｉ膜５上に金属膜を形成し、熱処理によってＳｉ膜５の表面のＳｉと金属膜が反応することにより得られる。金属シリサイド膜４は、例えばＣｏＳｉで形成されており、その膜厚は例えば０．１乃至１０ｎｍであり、例えば５ｎｍ以下である。金属シリサイド膜４の膜厚が０．１ｎｍ未満である場合は、ゲート電極の空乏化を抑制する効果が得られないという欠点がある。金属シリサイド膜４の膜厚が５ｎｍを超えると、シリサイド化反応前の金属膜のドライエッチングレートがＳｉ膜の１０分の１以下と遅く、他の材料とのエッチングの選択性が乏しいため、他の膜にダメージを与えてしまうという欠点がある。Ｓｉ膜５の膜厚は、例えば１乃至１５０ｎｍである。金属シリサイド膜６は、例えばＮｉＳｉで形成されており、その膜厚は５乃至１５０ｎｍである。

更に、ゲート絶縁膜３の上にはゲート電極の両側の側面を覆うように側壁７が設けられている。側壁７は例えばＳｉ窒化膜により形成されている。

次に、上述の如く構成された本第１実施形態に係る半導体装置の動作について説明する。図１に示すように、ゲート絶縁膜３上に薄い金属シリサイド膜４が設けられていることにより、ゲート絶縁膜３の薄膜化によってゲート電極にかかる電場が相対的に強くなっても、ゲート電極中に空乏層が形成される現象が抑制される。

また、金属シリサイド膜４は、ゲート絶縁膜３上にアモルファスＳｉ膜、金属膜及びＳｉ膜５を順次形成し、熱処理によって金属膜をシリサイド化することにより得られる。金属膜の上にＳｉ膜５を形成し、ゲート電極のゲート絶縁膜３側からのシリサイド化反応により金属シリサイド膜４を形成するため、金属シリサイド膜４の不純物濃度は、ゲート電極の上部からのシリサイド化反応により形成される金属シリサイド膜６の不純物濃度より低くなる。即ち、ゲート絶縁膜３上に金属シリサイド膜４を設けることにより、不純物がゲート電極とゲート絶縁膜３との界面に濃縮することが無い。これにより、不純物のゲート絶縁膜３中又はチャネル領域への拡散を抑制し、ＭＩＳＦＥＴのしきい値のばらつきを低減できる。更に、ゲート絶縁膜３とゲート電極との界面における不純物の偏析を抑制し、ゲート電極の剥離を防止することができるため、ゲート絶縁膜３の信頼性が高い。更にまた、第１の金属シリサイド膜の厚さが小さいため、この膜のエッチング工程を短縮でき、ゲート絶縁膜へのダメージを低減できると共に、製造コストを低く抑えることができる。

なお、本第１実施形態においては、金属シリサイド膜４及び６として夫々ＣｏＳｉ膜及びＮｉＳｉ膜を使用した例を示したが、例えば融点が１０００℃以上の金属シリサイド膜であればよい。下記表１は、融点が１０００℃以上の金属シリサイド膜の代表例を示した表である。

金属シリサイド膜４及び６は、例えば表１に示した金属シリサイドにより形成されていても良く、融点が１０００℃以上の他の金属シリサイド又は合金シリサイドで形成されていてもよい。また、本第１実施形態においては、Ｎ型ＭＩＳＦＥＴ形成領域１０及びＰ型ＭＩＳＦＥＴ領域１１において、ゲート酸化膜３上の金属シリサイド膜４として同じＣｏＳｉ膜を使用した例を示したが、金属シリサイド膜を形成する材料が異なっていてもよい。これにより、Ｎ型ＭＩＳＦＥＴ形成領域１０及びＰ型ＭＩＳＦＥＴ領域１１において、異なった仕事関数を持つゲート電極が得られる。更に、ゲート酸化膜３上の金属シリサイド膜４はＰ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴ夫々に適した仕事関数を持ち、シリサイド化温度が異なる金属のシリサイド膜の組み合わせであることが好ましい。

更にまた、本第１実施形態においては、ゲート酸化膜としてＳｉ酸窒化膜を使用した例を示したが、例えばＨｆＳｉＯＮ等の高誘電率膜を使用してもよい。

次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。図２（ａ）乃至（ｄ）並びに図３（ａ）乃至（ｄ）は、本第２実施形態をその工程順に示す断面図である。図２（ａ）に示すように、先ず、Ｓｉ基板の表面に絶縁膜を選択的に形成して、素子分離領域２とする。素子分離領域２は、例えばＬＯＣＯＳ法（Local Oxidation of Silicon法：選択酸化法）又はＳＴＩ法（Shallow Trench Isolation法：浅溝絶縁法）によって形成する。次に、図２（ｂ）に示すように、Ｓｉ基板１の表面に、ラジカル酸窒化法により、ゲート絶縁膜３を０．５乃至３ｎｍの厚さに形成する。ゲート酸化膜３上に、スパッタリング法、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）又は蒸着法等により、アモルファスＳｉ膜１２を形成する。アモルファスＳｉ膜１２の膜厚は、例えば０．１乃至１０ｎｍである。次に、アモルファスＳｉ膜１２上にＣｏ膜１３を形成する。Ｃｏ膜１３は、例えばスパッタリング法又はＣＶＤ法等により形成し、その膜厚は例えば０．２乃至２０ｎｍである。また、アモルファスＳｉ膜１２の膜厚は、例えばＣｏ膜の膜厚の０．９倍以下である。アモルファスＳｉ膜１２の膜厚がＣｏ膜１３の膜厚の０．９倍を超えると、後述の熱処理によるＣｏ膜１３のシリサイド化工程において、ＣｏＳｉ膜の形成が完了した後に未反応のアモルファスＳｉ膜１２が残留してしまうという欠点がある。次に、Ｃｏ膜１３上にアモルファスＳｉ膜１４を形成する。アモルファスＳｉ膜１４は、アモルファスＳｉ膜１２と同様に、スパッタリング法、ＣＶＤ法又は蒸着法等により形成し、その膜厚は例えば１０乃至１５０ｎｍである。

次に、フォトリソグラフィー法によりレジストをゲート電極形状に加工し、ドライエッチングによって図２（ｃ）に示すようなゲート電極構造を形成する。次に、図２（ｄ）に示すように、熱処理によりＣｏ膜１３をアモルファスＳｉ膜１２及びアモルファスＳｉ膜１４の一部と反応させて、Ｃｏ膜１３をシリサイド化し、ＣｏＳｉ膜１５を形成する。

次に、図３（ａ）に示すように、Ｎ型ＭＩＳＦＥＴ形成領域１０において、ＣｏＳｉ膜１５及びアモルファスＳｉ膜１４をマスクとして使用した自己整合技術によりＡｓイオンの注入を行い、拡散領域２３を形成する。Ａｓイオンの注入量は、例えば１×１０^１４乃至１×１０^１５／ｃｍ^２であり、例えば５×１０^１４／ｃｍ^２である。また、イオン注入時の加速電圧は、例えば２ｋＶである。このとき、Ｐ型ＭＩＳＦＥＴ形成領域１１は、フォトリソグラフィー法により加工したレジストにより被覆し、Ａｓイオンを注入しない。次に、Ｐ型ＭＩＳＦＥＴ形成領域１１を覆っているレジストを剥離し、Ｎ型ＭＩＳＦＥＴ形成領域１０をフォトリソグラフィー法により加工したレジストにより被覆する。Ｐ型ＭＩＳＦＥＴ形成領域１１において、ＣｏＳｉ膜１５及びアモルファスＳｉ膜１４をマスクとして使用した自己整合技術によりＢイオンの注入を行い、拡散領域２３を形成する。Ｂイオンの注入量は、例えば１×１０^１４乃至１×１０^１５／ｃｍ^２であり、例えば５×１０^１４／ｃｍ^２である。また、イオン注入時の加速電圧は、例えば２．５ｋＶである。Ｂイオンの注入が完了した後、Ｎ型ＭＩＳＦＥＴ形成領域１１を覆っているレジストを剥離する。

次に、図３（ｂ）に示すように、ＣｏＳｉ膜１５及びＳｉ膜１４の周囲にＳｉ窒化膜を堆積し、エッチバック法によってＣｏＳｉ膜１５及びＳｉ膜１４の側面を覆うように側壁７を形成する。また、このときのエッチバック工程において、ＣｏＳｉ膜１５及び側壁７で覆われていないゲート絶縁膜３も除去される。次に、Ｎ型ＭＩＳＦＥＴ形成領域１０において、アモルファスＳｉ膜１４及び側壁７をマスクとして使用した自己整合技術によりＡｓイオン又はＰイオンの注入を行い、拡散領域９を形成する。例えば、Ａｓイオンを注入する場合、Ａｓイオンの注入量は例えば４×１０^１５／ｃｍ^２であり、イオン注入時の加速電圧は例えば８ｋＶである。例えば、Ｐイオンを注入する場合、Ｐイオンの注入量は例えば１×１０^１５／ｃｍ^２であり、イオン注入時の加速電圧は例えば１０ｋＶである。このとき、Ｐ型ＭＩＳＦＥＴ形成領域１１は、フォトリソグラフィー法により加工したレジストにより被覆し、Ａｓイオン又はＰイオンを注入しない。また、拡散領域２３において、拡散領域９以外の部分がエクステンション領域８である。このとき、ゲート電極のアモルファスＳｉ膜１４へも、不純物が注入される。

次に、Ｐ型ＭＩＳＦＥＴ形成領域１１を覆っているレジストを剥離し、Ｎ型ＭＩＳＦＥＴ形成領域１０をフォトリソグラフィー法により加工したレジストにより被覆する。Ｐ型ＭＩＳＦＥＴ形成領域１１において、アモルファスＳｉ膜１４及び側壁７をマスクとして使用した自己整合技術によりＢイオンの注入を行い、拡散領域９を形成する。Ｂイオンの注入量は、例えば５×１０^１４乃至２×１０^１６／ｃｍ^２であり、例えば３×１０^１５／ｃｍ^２である。また、イオン注入時の加速電圧は、例えば２ｋＶである。Ｂイオンの注入が完了した後、Ｎ型ＭＩＳＦＥＴ形成領域１１を覆っているレジストを剥離する。また、拡散領域２３において、拡散領域９以外の部分がエクステンション領域８である。このとき、ゲート電極のアモルファスＳｉ膜１４へも、不純物が注入される。

次に、注入した不純物を活性化するための急速加熱処理（ＲＴＡ：Rapid Thermal Annealing）を施す。急速加熱処理の温度は例えば９００乃至１１００℃であり、加熱時間は例えば２０秒以下である。

次に、図３（ｃ）に示すように、Ｎｉ膜１６を、素子分離領域２、拡散領域９、ゲート絶縁膜３の側面、側壁７及びアモルファスＳｉ膜１４を覆うように形成する。Ｎｉ膜１６は例えばスパッタリング法又はＣＶＤ法等により形成し、その膜厚は例えば１０ｎｍである。次に、図３（ｄ）に示すように、熱処理を行い、Ｎｉ膜１６と、拡散領域９のＳｉ及びアモルファスＳｉ膜１４を夫々反応させて、金属シリサイド膜を形成する。熱処理温度は例えば４５０℃であり、熱処理時間は例えば１分である。これによりアモルファスＳｉ膜１４上にＮｉＳｉ膜１７を形成し、拡散領域９に拡散領域のＮｉＳｉ膜１８を形成する。次に、拡散領域９上及びアモルファスＳｉ膜１４上以外に形成した未反応のＮｉ膜１６をウエットエッチングにより除去する。ウエットエッチングには、例えば硫酸、過酸化水素及び水を１対１対１の割合で混合したエッチング液（以下、ＳＰＭ液という）を使用する。このようにして、本第２実施形態に係る製造方法により半導体装置が製造される。

次に、上述の如く構成された本第２実施形態に係る半導体装置の製造方法の効果について説明する。図２（ａ）乃至（ｄ）並びに図３（ａ）乃至（ｄ）に示すように、ゲート絶縁膜３上に薄いアモルファスＳｉ膜１２、Ｃｏ膜１３及びアモルファスＳｉ膜１４を順次形成してシリサイド化させることにより、ゲート絶縁膜３上に薄いＣｏＳｉ膜１５を形成することができ、薄いアモルファスＳｉ膜１２がゲート絶縁膜３とＣｏＳｉ膜１５の間に残留することを防止できる。これにより、ゲート絶縁膜３の薄膜化によってゲート電極にかかる電場が相対的に強くなっても、ゲート電極中にも空乏層が形成される現象が抑制される。

また、Ｃｏ膜１３の上にアモルファスＳｉ膜１４を形成し、ゲート電極のゲート絶縁膜３側からのシリサイド化反応によりＣｏＳｉ膜１５を形成できるため、ＣｏＳｉ膜１５には不純物が濃縮されていない。これにより、不純物のゲート絶縁膜中又はチャネル領域への拡散を抑制し、ＭＩＳＦＥＴのしきい値のばらつきを低減できる。また、ゲート絶縁膜とゲート電極との界面における不純物の偏析を抑制し、ゲート電極の剥離を防止することができる。
更に、Ｃｏ膜１３を薄くすることにより、Ｃｏ膜１３とアモルファスＳｉ膜１４とのシリサイド化反応において、Ｓｉ原子がＣｏ膜１３中に移動してアモルファスＳｉ膜１４中に空孔が発生することを抑制できる。

なお、本第２実施形態においては、ゲート絶縁膜上及びゲート電極上部の金属シリサイド膜としてＣｏＳｉ膜１５及びＮｉＳｉ膜１７を使用した例を示したが、例えば表１に示した金属シリサイドにより形成されていても良く、例えば融点が１０００℃以上の他の金属シリサイド又は合金シリサイドで形成されていてもよい。

また、本第２実施形態においては、ゲート絶縁膜３の形成方法としてラジカル酸窒化法を使用した例を示したが、他の方法で形成したＳｉ酸窒化膜を使用してもよい。また、例えばＨｆＳｉＯＮ等の高誘電率膜を使用してもよい。

更に、本第２実施形態においては、ゲート電極材料としてアモルファスＳｉ膜１２及び１４を使用した例を示したが、ポリシリコンを使用してもよい。但し、ポリシリコンの結晶粒径が膜厚に比べて大きい場合には、表面に凹凸が生じ、それによって金属膜とのシリサイド化反応が不均一となってしまう。従って、ポリシリコンをゲート電極材料として使用する場合には、表面が十分に滑らかになる形成条件を選択する必要がある。

更にまた、本第２実施形態においては、ゲート絶縁膜３上にアモルファスＳｉ膜１２及びＣｏ膜１３を順次形成する例を示したが、ゲート絶縁膜３上にＣｏ等の金属膜を直接形成してもよい。金属膜は、例えばＣＶＤ法により形成するのが好ましい。金属膜をスパッタリング法により形成する場合には、スパッタ放電によるＭＩＳＦＥＴへのダメージを軽減するため、スパッタリングのパワーを低くして成膜する必要がある。

更にまた、ゲート電極への不純物注入時にゲート電極上部にＳｉ酸化膜又はＳｉ窒化膜を予め形成して、不純物の注入量を減少させても良い。これらのＳｉ酸化膜又はＳｉ窒化膜を除去した後で不純物活性化を行うことで、ゲート電極中の不純物ノードを減少させ仕事関数を調整することができる。

次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。図４（ａ）乃至（ｃ）並びに図５（ａ）及び（ｂ）は、本第３実施形態をその工程順に示す断面図である。前述の第２実施形態においては、図３（ａ）で説明したように、不純物の注入による拡散領域２３の形成と同時に、ゲート電極のアモルファスＳｉ膜１４への不純物の注入も行われる。これに対して、本第３実施形態においては、ゲート電極のアモルファスＳｉ膜１４への不純物工程を、拡散領域２３を形成するための不純物注入工程と別に設ける。先ず、第２実施形態と同様に、素子分離領域２を形成したＳｉ基板上に、ゲート絶縁膜３、アモルファスＳｉ膜１２、Ｃｏ膜１３及びアモルファスＳｉ膜１４を順次形成する。

次に、図４（ａ）に示すように、本第３実施形態においては、アモルファスＳｉ膜１４上に、例えばプラズマＣＶＤ法によりＳｉ酸化膜１９を、例えば１０ｎｍの厚さで形成する。次に、フォトリソグラフィー法によりレジストをゲート電極形状に加工し、ドライエッチングによって図４（ｂ）に示すようなゲート電極構造を形成する。次に、図４（ｃ）に示すように、ゲート電極をマスクとしてＳｉ基板表面への不純物の注入を行い、拡散領域２３を形成する。このとき、ゲート電極においては、Ｓｉ酸化膜１９が不純物注入阻止膜となって、不純物はアモルファスＳｉ膜１４に注入されない。次に、図５（ａ）に示すように、側壁７、拡散領域９及びエクステンション領域８を、第２実施形態と同様の工程により形成する。この拡散領域９及びエクステンション領域８を形成する際の不純物の注入工程においても、ゲート電極においては、Ｓｉ酸化膜１９が不純物注入阻止膜となって、不純物はアモルファスＳｉ膜１４に注入されない。次に、図５（ｂ）に示すように、例えばバッファードフッ酸（ＨＦ＋ＮＨ_４Ｆ）を使用したウエットエッチングにより、ゲート電極上部のＳｉ酸化膜１９を除去する。このとき、ゲート電極のＳｉ酸化膜１９に注入された不純物も除去される。

次に、第２実施形態と同様に、熱処理によりＣｏ膜１３をアモルファスＳｉ膜１２及びアモルファスＳｉ膜１４の一部と反応させて、Ｃｏ膜１３をシリサイド化し、ＣｏＳｉ膜（図示せず）を形成する。

次に、フォトリソグラフィー法により、Ｎ型ＭＩＳＦＥＴ形成領域１０のゲート電極上面を開口したレジストを形成し、ゲート電極のアモルファスＳｉ膜１４に不純物の注入を行う。この不純物は例えばＩｎであり、Ｉｎイオンの注入量は例えば４×１０^１５／ｃｍ^２である。次に、レジストを剥離した後、フォトリソグラフィー法により、Ｐ型ＭＩＳＦＥＴ形成領域１１のゲート電極上面を開口したレジストを形成し、ゲート電極のアモルファスＳｉ膜１４に不純物の注入を行う。この不純物は例えばＳｂであり、Ｓｂイオンの注入量は例えば５×１０^１５／ｃｍ^２である。

次に、第２実施形態と同様に、アモルファスＳｉ膜１４上に例えばＮｉＳｉ膜を形成しする。このようにして、本第３実施形態に係る半導体装置の製造方法が提供される。

次に、上述の如く構成された本第３実施形態に係る半導体装置の製造方法の効果について説明する。図４（ａ）乃至（ｃ）並びに図５（ａ）及び（ｂ）に示すように、ゲート電極のアモルファスＳｉ膜１４への不純物注入工程を、拡散領域２３を形成するための不純物注入工程と別に設けることにより、Ｎ型ＭＩＳＦＥＴ形成領域１０及びＰ型ＭＩＳＦＥＴ形成領域１１夫々のゲート電極の仕事関数を調整することができる。従って、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴ夫々のしきい値を適切に設定できる効果を奏する。本第３実施形態における上記以外の効果は、前述の第２実施形態と同様である。

次に、本発明の第４の実施形態に係る半導体装置の製造方法について説明する。図６（ａ）乃至（ｃ）は本第４実施形態をその工程順に示す断面図である。前述の第２実施形態においては、図２（ｄ）に示すように、Ｎ型ＭＩＳＦＥＴ形成領域１０及びＰ型ＭＩＳＦＥＴ形成領域１１において、ゲート電極３上に同じ金属シリサイド膜を形成する。これに対して、本第４実施形態においては、Ｎ型ＭＩＳＦＥＴ形成領域１０及びＰ型ＭＩＳＦＥＴ形成領域１１において、ゲート電極３上に夫々異なる金属シリサイド膜を形成する。

先ず、第２実施形態と同様に、素子分離領域２を形成したＳｉ基板上に、ゲート絶縁膜３を形成し、その上にアモルファスＳｉ膜１２を形成する。

次に、図６（ａ）に示すように、本第４実施形態においては、アモルファスＳｉ膜１２上にＮｉ膜１６を形成する。Ｎｉ膜１６は、例えばスパッタリング法又はＣＶＤ法等により形成し、その膜厚は例えば０．３ｎｍである。次に、Ｎｉ膜１６上に、例えばプラズマＣＶＤ法によりＳｉ酸化膜１９を例えば１０ｎｍの厚さで形成する。次に、フォトリソグラフィー法及びドライエッチングにより、Ｐ型ＭＩＳＦＥＴ領域１１のＳｉ酸化膜１９を除去する。次に、Ｓｉ酸化膜１９をマスクとして、例えばＳＰＭ液によるウエットエッチングによりＰ型ＭＩＳＦＥＴ領域１１のＮｉ膜１６を除去する。

次に、図６（ｂ）に示すように、Ｓｉ酸化膜１９をバッファードフッ酸で除去した後に、Ｎｉ膜１６表面及びＰ型ＭＩＳＦＥＴ領域１１のアモルファスＳｉ膜１２表面を覆うようにＴｉ膜２０を形成する。Ｔｉ膜２０は、例えばスパッタリング法又はＣＶＤ法等により形成し、その膜厚は例えば０．３ｎｍである。次に、Ｔｉ膜２０の表面にアモルファスＳｉ膜１４を形成する。スパッタリング法、ＣＶＤ法又は蒸着法等により形成し、その膜厚は例えば１００ｎｍである。

次に、図６（ｃ）に示すように、窒素雰囲気中で３５０℃の熱処理を１分間行い、アモルファスＳｉ膜１２とＮｉ膜１６を反応させてＮｉＳｉ１７膜を形成する。このとき、Ｎｉのシリサイド化温度が３００℃であるため、ＮｉとＳｉは反応するが、Ｔｉのシリサイド化温度は６００℃であるため、Ｔｉは未反応のまま残る。次に、窒素雰囲気中で６００℃の熱処理を行い、Ｔｉ膜２０とアモルファスＳｉ膜１２及び１４を反応させてＴｉＳｉ膜２１を形成する。次に、前述の第２実施形態と同様に、図２（ｃ）及び（ｄ）並びに図３（ａ）乃至（ｄ）に示すように、ゲート電極の加工工程以降の工程を経て、本第４実施形態に係る半導体装置の製造方法が提供される。

次に、上述の如く構成された本第４実施形態に係る半導体装置の製造方法の効果について説明する。図６（ａ）乃至（ｃ）に示すように、本第４実施形態においては、Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴ夫々に適した仕事関数をもつ金属シリサイド膜をゲート酸化膜上に形成する場合に、シリサイド化温度が低い金属を形成してパターニングし、その後にシリサイド化温度がより高い金属を形成している。これにより、シリサイド化温度が異なるこれらの金属を熱処理温度を変えて別々にシリサイド化することができる。従って、ゲート酸化膜３上に異なる仕事関数をもつ金属シリサイド膜を形成することができる。また、ゲート絶縁膜上の金属シリサイド膜上に別の金属シリサイド膜が形成されていてもよいため、図６（ｂ）に示すように、後から形成するシリサイド化温度がより高い金属をシリサイド化工程の前にパターニングする必要がなく、製造コストを削減できる。また、シリサイド化温度が低い金属をパターニングする際に、膜厚が薄いためウエットエッチング時のサイドエッチによるパターン剥離の問題が発生しない。

なお、本第４実施形態においては、ゲート酸化膜３上の金属シリサイド膜として、Ｎｉ及びＴｉのシリサイド膜を使用した例を示したが、Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴ夫々に適した仕事関数を持ち、シリサイド化温度が異なる金属のシリサイド膜の組み合わせであればよい。

また、本第４実施形態においては、Ｎｉ膜１６のウエットエッチングに用いるマスクとして、プラズマＣＶＤ法によるＳｉ酸化膜１９を使用したが、例えばそれ以外の成膜法によるＳｉ酸化膜を使用してもよく、例えばＳｉ窒化膜等のＳＰＭ液に耐性のある膜を使用してもよい。

本第４実施形態における上記以外の効果は、前述の第２実施形態と同様である。

次に、本発明の第５の実施形態に係る半導体装置の製造方法について説明する。図７（ａ）及び（ｂ）は本第５実施形態をその工程順に示す断面図である。前述の第４実施形態においては、図６（ａ）乃至（ｃ）に示すように、シリサイド化温度が低いＮｉ膜１６を形成してパターニングし、その後にシリサイド化温度がより高いＴｉ膜２０を形成しており、Ｎｉ膜１６上にＴｉ膜２０が積層されている。これに対して、本第５実施形態においては、図７（ａ）及び（ｂ）に示すように、Ｎｉ膜１６を形成してパターニングした後、Ｔｉ膜２０を形成し、フォトリソグラフィー法及びドライエッチングによりＴｉ膜２０をパターニングする。次に、Ｎｉ膜１６及びＴｉ膜２０上にアモルファスＳｉ膜１４を形成し、シリサイド化を行う。これにより、シリサイド化温度の差が小さい金属を用いて、Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴ夫々に適した仕事関数をもつ金属シリサイド膜を形成することができる。本第５実施形態における上記以外の構成及び効果は、前述の第４実施形態と同様である。

次に、本発明の第６の実施形態について説明する。図８は本第６実施形態に係る半導体装置を示す断面図である。前述の第１実施形態においては、図１に示すように、金属シリサイド膜４と６との間にＳｉ膜５が設けられており、拡散領域９とエクステンション領域８の表面は同一の高さである。これに対して、本第６実施形態においては、図６に示すように、金属シリサイド膜４の上に金属シリサイド膜６が、第１実施形態よりも厚く設けられており、Ｓｉ膜５は設けられていない。また、拡散領域９の表面がエクステンション領域８の表面の比べて上方にせり上がっている。

本第６実施形態においては、ゲート電極が金属シリサイド４及び６で形成されており、Ｓｉ膜を含んでいないことにより、ゲート電極の電気抵抗を低減でき、ＭＩＳＦＥＴの性能が向上するという効果を奏する。本第６実施形態における上記以外の構成、動作及び効果は第１実施形態と同様である。

次に、本発明の第７の実施形態に係る半導体装置の製造方法について説明する。図９（ａ）乃至（ｃ）は本第７実施形態をその工程順に示す断面図である。前述の第２実施形態においては、図３（ｃ）及び（ｄ）に示すように、Ｎｉ膜１６とアモルファスＳｉ膜１４の表面及び拡散領域９のＳｉを同時に反応させて、ＮｉＳｉ膜１７及び拡散領域のＮｉＳｉ膜１８を形成しており、ゲート電極中に未反応のアモルファスＳｉ膜１４が残留している。これに対して、本第７実施形態においては、Ｎｉ膜１６を厚くすることにより、アモルファスＳｉ膜１４がＮｉ膜１６のシリサイド化に全て消費されるようにしている。

先ず、図２（ａ）乃至（ｄ）並びに図３（ａ）及び（ｂ）に示す第２実施形態と同様に、拡散領域９及びエクステンション領域８を形成し、注入した不純物を活性化するためのＲＴＡまでの工程を行う。次に、図９（ａ）に示すように、拡散領域９上にせり上げＳｉ膜２２を形成する。せり上げＳｉ膜２２は、Ｓｉの選択エピタキシャル成長法によって形成し、例えば５０ｎｍの厚さで形成する。次に、図９（ｂ）に示すように、Ｎｉ膜１６を、素子分離領域２、せり上げＳｉ膜２２、側壁７及びアモルファスＳｉ膜１４を覆うように形成する。Ｎｉ膜１６の膜厚は例えば３０ｎｍである。次に、窒素雰囲気中で熱処理を行い、Ｎｉ膜１６と、アモルファスＳｉ膜１４、せり上げＳｉ膜２２及び拡散領域９のＳｉとを夫々反応させて、金属シリサイド膜を形成する。熱処理温度は例えば４５０℃であり、熱処理時間は例えば１分である。これにより、ＮｉＳｉ膜１７及び拡散領域のＮｉＳｉ膜１８を形成する。アモルファスＳｉ膜１４はＮｉ膜１６のシリサイド化に全て消費されて、残留しない。次に、図９（ｃ）に示すように、せり上げＳｉ膜２２上及びアモルファスＳｉ膜１４上以外に形成した未反応のＮｉ膜１６をウエットエッチングにより除去する。ウエットエッチングには、例えばＳＰＭ液を用いる。このようにして、本第７実施形態に係る半導体装置の製造方法が提供される。

次に、上述の如く構成された本第７実施形態に係る半導体装置の製造方法の効果について説明する。図９（ａ）乃至（ｃ）に示すように、ゲート電極のアモルファスＳｉ膜１４を全てＮｉ膜１６のシリサイト化に消費することにより、ゲート電極がＳｉ膜を含んでいない。従って、ゲート電極の電気抵抗を低減でき、ＭＩＳＦＥＴの性能が向上するという効果を奏する。また、せり上げＳｉ膜２２を設けることにより、シリサイド化反応によりＮｉが拡散領域９を越えてエクステンション領域９又はチャネル領域（図示せず）に進入することを防止できる。従って、リーク電流が増大しない。更に、ゲート電極とソース及びドレイン電極におけるシリサイド化工程を同時に行うことができ製造コストを低減することができる。本第７実施形態における上記以外の構成及び効果は、前述の第２実施形態と同様である。

次に、本発明の第８の実施形態に係る半導体装置の製造方法について説明する。図１０（ａ）乃至（ｃ）は本第８実施形態をその工程順に示す断面図である。先ず、図２（ａ）乃至（ｄ）並びに図３（ａ）及び（ｂ）に示す第２実施形態と同様に、拡散領域９及びエクステンション領域８を形成し、注入した不純物を活性化するためのＲＴＡまでの工程を行う。次に、図１０（ａ）に示すように、更に層間絶縁膜２４を形成する。層間絶縁膜２４は例えばＣＶＤ法により形成されており、例えばＳｉ酸化膜等である。次に、図１０（ｂ）に示すように、ゲート電極表面のアモルファスＳｉ膜１４をＣＭＰにより露出し、その上にＮｉ膜１６を形成する。Ｎｉ膜１６は、例えばスパッタリング法又はＣＶＤ法等により形成し、その膜厚は例えば２０ｎｍである。次に、熱処理を行い、Ｎｉ膜１６とアモルファスＳｉ膜１４を反応させて、ＮｉＳｉ膜１７を厚く形成する。熱処理温度は例えば４５０℃であり、熱処理時間は例えば１分である。アモルファスＳｉ膜１４は全てＮｉＳｉ膜１７の形成のために消費され、残留しない。このようにして、本第８実施形態に係る半導体装置の製造方法が提供される。

次に、上述の如く構成された本第８実施形態に係る半導体装置の製造方法の効果について説明する。図１０（ａ）乃至（ｃ）に示すように、ゲート電極のアモルファスＳｉ膜１４を全てＮｉ膜１６のシリサイト化に消費することにより、ゲート電極がＳｉ膜を含んでいない。従って、ゲート電極の電気抵抗を低減でき、ＭＩＳＦＥＴの性能が向上するという効果を奏する。本第８実施形態における上記以外の構成及び効果は、前述の第２実施形態と同様である。

本発明の第１実施形態に係る半導体装置を示す断面図である。 本発明の第２実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。 本発明の第２実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。 本発明の第３実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。 本発明の第３実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。 本発明の第４実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。 本発明の第５実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。 本発明の第６実施形態に係る半導体装置を示す断面図である。 本発明の第７実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。 本発明の第８実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。

符号の説明

１；Ｓｉ基板
２；素子分離領域
３；ゲート絶縁膜
４、６；金属シリサイド膜
５；Ｓｉ膜
７；側壁
８；エクステンション領域
９、２３；拡散領域
１０；Ｎ型ＭＩＳＦＥＴ領域
１１；Ｐ型ＭＩＳＦＥＴ領域
１２、１４；アモルファスＳｉ膜
１３；Ｃｏ膜
１５；ＣｏＳｉ膜
１６；Ｎｉ膜
１７；ＮｉＳｉ膜
１８；拡散領域のＮｉＳｉ膜
１９；Ｓｉ酸化膜
２０；Ｔｉ膜
２１；ＴｉＳｉ膜
２２；せり上げＳｉ膜
２４；層間絶縁膜

Claims (28)

1. 半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に第１の金属シリサイド膜及び第２の金属シリサイド膜を順次積層して形成されたゲート電極と、を有し、前記ゲート絶縁膜と前記第１の金属シリサイド膜との界面に不純物が濃縮されていないことを特徴とする半導体装置。
2. 半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に第１の金属シリサイド膜及び第２の金属シリサイド膜を順次積層して形成されたゲート電極と、を有し、前記第１の金属シリサイド膜及び第２の金属シリサイド膜は金属膜のシリサイド化により形成されたものであり、前記ゲート絶縁膜と前記第１の金属シリサイド膜との界面に不純物が濃縮されていないことを特徴とする半導体装置。
3. 半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に第１の金属シリサイド膜及び第２の金属シリサイド膜を順次積層して形成されたゲート電極と、を有し、前記第１の金属シリサイド膜の不純物濃度は、前記第２の金属シリサイド膜の不純物濃度よりも低いことを特徴とする半導体装置。
4. 半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に第１の金属シリサイド膜及び第２の金属シリサイド膜を順次積層して形成されたゲート電極と、を有し、前記第１の金属シリサイド膜及び第２の金属シリサイド膜は金属膜のシリサイド化により形成されたものであり、前記第１の金属シリサイド膜の不純物濃度は、前記第２の金属シリサイド膜の不純物濃度よりも低いことを特徴とする半導体装置。
5. 前記第１の金属シリサイド膜の膜厚は、０．１乃至５ｎｍであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記ゲート電極は、前記第１の金属シリサイド膜上にＳｉ膜が設けられており、その上に前記第２の金属シリサイド膜が設けられていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記半導体基板の表面にｎチャネル領域及びｐチャネル領域が設けられており、前記ゲート電極は前記ｎチャネル領域及び前記ｐチャネル領域に設けられており、前記ｎチャネル領域に設けられたゲート電極の第１の金属シリサイド膜は、前記ｐチャネル領域に設けられたゲート電極の第１の金属シリサイド膜と異なる材料で形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記ｎチャネル領域に設けられたゲート電極の第１の金属シリサイド膜及び前記ｐチャネル領域に設けられたゲート電極の第１の金属シリサイド膜の一方は、１種類の金属シリサイド材料で形成されており、他方は一方の金属シリサイド材料を含む２種類の金属シリサイド材料で形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
9. 前記第１の金属シリサイド膜は金属とＳｉを加熱反応させて形成するものであり、前記２種類の金属シリサイド材料は、前記加熱反応の温度が異なることを特徴とする請求項８に記載の半導体装置。
10. 前記第１の金属シリサイド膜及び前記第２の金属シリサイド膜は、夫々、Ｎｉ，Ｃｏ，Ｔｉ、Ｐｄ、Ｔａ、Ｖ、Ｗ、Ｍｏ、Ｈｆ、Ｚｒ、Ｃｒ、Ｙ、Ｐｔ、Ｒｕ、Ｓｃ、Ｍｎ、Ｒｅ、Ｏｓ、Ｌａ、Ｃｅ、Ｎｄ、Ｇｄ、Ｄｙ、Ｆｅ、Ｅｕ及びＮｂからなる群から選択された少なくとも１種の金属を含むことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
11. 半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の金属膜を形成する工程と、前記第１の金属膜上に第１のＳｉ膜を形成する工程と、前記第１の金属膜をシリサイド化する工程と、前記第１のＳｉ膜上に第２の金属膜を形成する工程と、前記第２の金属膜をシリサイド化する工程と、を有することを特徴とする半導体装置の製造方法。
12. 前記ゲート絶縁膜を形成する工程と、前記第１の金属膜を形成する工程との間に、前記ゲート絶縁膜上に第２のＳｉ膜を形成する工程を有することを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記第２のＳｉ膜は、アモルファス構造であることを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記第１の金属膜をシリサイド化する工程と、前記第１のＳｉ膜上に第２の金属膜を形成する工程との間に、前記第１のＳｉ膜の上面以外の前記半導体基板上に絶縁膜を形成する工程を有することを特徴とする請求項１１乃至１３のいずれか１項に記載の半導体装置の製造方法。
15. ｎチャネル領域及びｐチャネル領域が設けられた半導体装置の製造方法において、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１のＳｉ膜を形成する工程と、前記第１のＳｉ膜上に第１の金属膜を形成する工程と、前記ｎチャネル領域及びｐチャネル領域のいずれか一方に形成された前記第１の金属膜を選択的に除去する工程と、前記第１の金属膜上及び前記第１のＳｉ膜上に第３の金属膜を形成する工程と、前記第３の金属膜上に第２のＳｉ膜を形成する工程と、前記第１の金属膜をシリサイド化する工程と、前記第３の金属膜をシリサイド化する工程と、前記第２のＳｉ膜上に第２の金属膜を形成する工程と、前記第２の金属膜をシリサイド化する工程と、を有することを特徴とする半導体装置の製造方法。
16. 前記第２のＳｉ膜は、アモルファス構造であることを特徴とする請求項１５に記載の半導体装置の製造方法。
17. 前記第１の金属膜をシリサイド化する工程における加熱反応の温度は、前記第３の金属膜をシリサイド化する工程における加熱反応温度よりも低いことを特徴とする請求項１５又は１６に記載の半導体装置の製造方法。
18. 前記第３の金属膜をシリサイド化する工程と、前記第２のＳｉ膜上に第２の金属膜を形成する工程との間に、前記第２のＳｉ膜の上面以外の前記半導体基板上に絶縁膜を形成する工程を有することを特徴とする請求項１５乃至１７のいずれか１項に記載の半導体装置の製造方法。
19. ｎチャネル領域及びｐチャネル領域が設けられた半導体装置の製造方法において、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の金属膜を形成する工程と、前記ｎチャネル領域及びｐチャネル領域の一方に形成された前記第１の金属膜を選択的に除去する工程と、前記第１の金属膜上及び前記ゲート絶縁膜上に第３の金属膜を形成する工程と、前記ｎチャネル領域及びｐチャネル領域の他方に形成された前記第３の金属膜を選択的に除去する工程と、前記第１及び第３の金属膜上に第１のＳｉ膜を形成する工程と、前記第１の金属膜をシリサイド化する工程と、前記第３の金属膜をシリサイド化する工程と、前記第１のＳｉ膜上に第２の金属膜を形成する工程と、前記第２の金属膜をシリサイド化する工程と、を有することを特徴とする半導体装置の製造方法。
20. 前記ゲート絶縁膜を形成する工程と、前記第１の金属膜を形成する工程との間に、前記ゲート絶縁膜上に第２のＳｉ膜を形成する工程を有することを特徴とする請求項１９に記載の半導体装置の製造方法。
21. 前記第２のＳｉ膜は、アモルファス構造であることを特徴とする請求項２０に記載の半導体装置の製造方法。
22. 前記第３の金属膜をシリサイド化する工程と、前記第１のＳｉ膜上に第２の金属膜を形成する工程との間に、前記第１のＳｉ膜の上面以外の前記半導体基板上に絶縁膜を形成する工程を有することを特徴とする請求項１９乃至２１のいずれか１項に記載の半導体装置の製造方法。
23. 前記第３の金属膜は、夫々、Ｎｉ，Ｃｏ，Ｔｉ、Ｐｄ、Ｔａ、Ｖ、Ｗ、Ｍｏ、Ｈｆ、Ｚｒ、Ｃｒ、Ｙ、Ｐｔ、Ｒｕ、Ｓｃ、Ｍｎ、Ｒｅ、Ｏｓ、Ｌａ、Ｃｅ、Ｎｄ、Ｇｄ、Ｄｙ、Ｆｅ、Ｅｕ及びＮｂからなる群から選択された少なくとも１種の金属を含むことを特徴とする請求項１５乃至２２のいずれか１項に記載の半導体装置の製造方法。
24. 前記第１のＳｉ膜を形成する工程と、前記第１の金属膜をシリサイド化する工程との間に、前記第１のＳｉ膜上に不純物注入阻止膜を形成する工程と、前記不純物イオン注入阻止膜をマスクとして前記半導体基板の表面に不純物を注入する工程と、前記不純物注入阻止膜を選択的に除去する工程と、を有することを特徴とする請求項１１乃至２３のいずれか１項に記載の半導体装置の製造方法。
25. 前記不純物注入阻止膜を選択的に除去する工程と、前記第１の金属膜をシリサイド化する工程との間に、前記半導体基板の表面において不純物イオンが注入された領域にＳｉ膜を選択的に形成する工程を有することを特徴とする請求項２４に記載の半導体装置の製造方法。
26. 前記第１のＳｉ膜を形成する工程と、前記第１の金属膜をシリサイド化する工程との間に、前記半導体基板の表面に不純物を注入する工程と、前記半導体基板の表面において不純物が注入された領域にＳｉ膜を選択的に形成する工程を有することを特徴とする請求項１１乃至２３のいずれか１項に記載の半導体装置の製造方法。
27. 前記第１のＳｉ膜は、アモルファス構造であることを特徴とする請求項１１乃至２６のいずれか１項に記載の半導体装置の製造方法。
28. 前記第１及び第２の金属膜は、夫々、Ｎｉ，Ｃｏ，Ｔｉ、Ｐｄ、Ｔａ、Ｖ、Ｗ、Ｍｏ、Ｈｆ、Ｚｒ、Ｃｒ、Ｙ、Ｐｔ、Ｒｕ、Ｓｃ、Ｍｎ、Ｒｅ、Ｏｓ、Ｌａ、Ｃｅ、Ｎｄ、Ｇｄ、Ｄｙ、Ｆｅ、Ｅｕ及びＮｂからなる群から選択された少なくとも１種の金属を含むことを特徴とする請求項１１乃至２７のいずれか１項に記載の半導体装置の製造方法。
    

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