JP2006013052A - 半導体装置、半導体装置の製造方法および半導体装置の設計方法 - Google Patents

Abstract

【課題】 半導体装置の集積回路の、配線の切断を含む回路修正を容易に行う事を可能とする。
【解決手段】 基板上に、多層配線構造を有する複数のプリミティブセルが形成された半導体装置であって、前記プリミティブセルは、論理回路を有する機能セルと、配線セルとを含み、前記配線セルは、複数の前記機能セルを電気的に接続する配線部を有し、当該配線部は、前記多層配線構造の最上位層配線からなる最上層接続配線であることを特徴とする半導体装置。
【選択図】 図９

Description

本発明は多層配線構造を有する半導体装置、当該半導体装置の製造方法および当該半導体装置の設計方法に関する。

半導体装置の集積回路を形成する場合に、自動配置配線ツールなどの、半導体装置の回路設計支援ツールを用いる場合がある。当該自動配置配線ツールとは、半導体集積回路の最小単位回路であるプリミティブセル（単にセル、またはスタンダードセルと呼ぶ場合もある）の基板状の配置を決定し、さらに当該プリミティブセル間の信号接続情報が記載されたネットリストに基づいて当該プリミティブセル間を接続する接続回路を設計し、決定するツールである。例えば、半導体装置の集積回路のランダムロジック部ではこのような自動配置配線ツールを用いる場合がある。

図１は、従来の、半導体装置のプリミティブセルを含む回路図とネットリストの例を示した図である。

図１を参照するに、半導体装置の回路Ｃ１は、例えばプリミティブセルＰ１〜Ｐ３を有し、当該プリミティブセルＰ１〜Ｐ３に接続される接続配線Ｎ１〜Ｎ６を有している。前記接続配線Ｎ１〜Ｎ６は、具体的にはネットリストＮＬ１に基づき配置、配線される。

例えば、前記プリミティブセルＰ１と前記プリミティブセルＰ２は、前記接続配線Ｎ４によって接続され、前記プリミティブセルＰ３と前記プリミティブセルＰ２は、前記接続配線Ｎ６によって接続されている。また、前記プリミティブセルＰ１には、接続配線Ｎ１，Ｎ２が、前記プリミティブセルＰ２には、接続配線Ｎ５が、前記プリミティブセルＰ３には、接続配線Ｎ３が接続され、それぞれ図示を省略するプリミティブセルにさらに接続される構成になっている。このような回路図とネットリストに基づき、自動配置配線ツールによって、当該自動配置配線ツールのアルゴリズムに従い、プリミティブセルの配置と接続配線の構造の詳細が決定される。

図２は、図１に示した回路図とネットリストに基づいて、自動配置配線ツールにより形成された半導体装置の平面図を模式的に示したものである。また、本図におけるプリミティブセルｐ１〜ｐ３は、図１におけるプリミティブセルＰ１〜Ｐ３に対応し、同様に本図における接続配線ｎ１〜ｎ６は、図１における接続配線Ｎ１〜Ｎ６に、それぞれ対応している。

図２を参照するに、本図に示した半導体装置は、基板Ｓ１上に、複数のプリミティブセルが配置された構造を有しており、複数のプリミティブセルが略直線状に並べて形成されたセル列ｌ１と、同様に複数のプリミティブセルが略直線状に並べられ、当該セル列ｌ１と略平行に形成されたセル列ｌ２を有している。また、当該セル列ｌ１とセル列ｌ２の間には、例えば電源ラインの配線や接地ラインの配線などが形成される領域ｄ１が設けられている。複数のプリミティブセルのうち、前記プリミティブセルｐ２、ｐ３は前記セル列ｌ１に、前記プリミティブセルｐ２は、前記セル列ｌ２にそれぞれ含まれるように形成されている。

また、本図に示す半導体装置は多層配線構造を有しており、前記セル列ｌ１、ｌ２に形成されたプリミティブセルや、プリミティブセルを接続する接続配線は、多層配線のうち、いずれかの層、または複数の層にかけて形成されている。例えば、本図に記載された配線は、配線ｍ１が１層目、すなわち最下層の配線を示し、以下同様に配線ｍ２が２層目、配線ｍ３が３層目、配線ｍ４が４層目、配線ｍ５が五層目に形成された配線を示し、本図に示す半導体装置に場合は５層からなる多層配線構造を有しているため、配線ｍ５が最上層配線となる。

例えば、前記プリミティブセルｐ２と前記プリミティブセルｐ３を接続する接続配線ｎ６は、配線ｍ２と配線ｍ３からなる構造を有している。当該接続配線ｎ６は、前記プリミティブセルｐ２から前記プリミティブセルｐ３に向かう方向で以下のように形成されている。まず、前記プリミティブセルｐ２に形成されたピンが、配線ｍ３に接続され、さらに当該配線ｍ３はコンタクトを介して配線ｍ２に接続されている。当該配線ｍ２はコンタクトを介して、配線ｍ３に接続され、当該配線ｍ３はコンタクトを介して配線ｍ２に接続され、当該配線ｍ２は前記プリミティブセルｐ３に形成されたピンに接続されている。

同様に、前記プリミティブセルｐ１と前記プリミティブセルｐ２を接続する接続配線ｎ４は、配線ｍ２と配線ｍ３からなる構造を有している。当該接続配線ｎ４は、前記プリミティブセルｐ１から前記プリミティブセルｐ２に向かう方向で以下のように形成されている。まず、前記プリミティブセルｐ１に形成されたピンが、配線ｍ２に接続され、さらに当該配線ｍ２はコンタクトを介して配線ｍ３に接続されている。当該配線ｍ３はコンタクトを介して、配線ｍ２に接続され、当該配線ｍ２は前記プリミティブセルｐ２に形成されたピンに接続されている。

また、前記接続配線ｎ１は配線ｍ２、ｍ３を、前記接続配線ｎ２は配線ｍ３、ｍ４を、前記接続配線ｎ３は配線ｍ２を、前記接続配線ｎ５は配線ｍ１をそれぞれ含む構造を有している。

このように形成された、多層配線構造を有する半導体装置では、例えばＬＳＩテスタや、または評価用基板などを用いた動作テストを実施して不具合が検出された場合、接続配線に修正を加えて不具合を解消する場合があった。この場合、形成された配線を切断して別の配線が形成されて接続をやり直す作業が行われるが、配線を切断する方法としては、例えば収束イオンビーム（Focused Ion Beam、以下文中ＦＩＢと記述する）を用いたＦＩＢ加工により行うことがある。

図３は、図１に示した回路Ｃ１の修正を行う場合の概要の一例を示す回路図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図３を参照するに、本図に示す修正を行う場合には、例えば接続配線Ｎ６および接続配線Ｎ５の一部をＦＩＢ加工により、例えば切断点Ａ１および切断点Ａ２でそれぞれ切断する。継に、新たに接続配線Ｌ１を形成し、接続配線Ｎ６の接続点Ｂ１と、接続配線Ｎ５の接続点Ｂ２に接続する。
特開２００１−２６７４２３号公報 特開２００２−１６４５１０号公報

しかし、ＦＩＢ加工により修正を行う場合に、多層配線構造を有する半導体装置では、修正の対象となる配線上に他の配線が形成されて、修正対象の配線が覆われた構造を有している場合があり、ＦＩＢ加工が困難となる場合があった。

図３は、図２に示した半導体装置の一部を拡大した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図２には、プリミティブセルを接続する接続配線が記載してあるが他の配線は省略してあり、実際には、図３に示すように、プリミティブセルには様々な多層配線が形成されている。例えば、ＦＩＢ加工で切断する必要がある前記接続配線ｎ５は、１層目に形成された配線ｍ１であり、当該接続配線ｎ５を覆うように、例えば配線ｍ２、ｍ３、ｍ４などが形成されており、ＦＩＢ加工を行う事が困難となる場合があった。

また、例えば特許文献１（特開２００１−２６４７２３号公報）には、回路を修正する場合に、修正により形成する配線を短くするために、予め全てのプリミティブセル上にダミー配線を設け、修正後の配線に当該ダミー配線を用いる方法が開示されている。しかし、ＦＩＢ加工により配線を切断する場合に、修正の対象となる配線が、上層の配線に覆われて、ＦＩＢ加工が困難となる問題の解決をする具体的方法は何ら開示されておらず、また、ＦＩＢ加工により切断する部分が当該ダミー配線により覆われてしまう可能性がある問題がある。またダミー配線を形成する厚さが必要となり、半導体装置が厚くなってしまう問題があった。

また、特許文献２（特開２００２−１６４５１０号公報）には、回路を修正する場合に、予め形成しておいたダミーセルを介して接続を行い、また当該ダミーセルと修正の対象となるセルの配線に、セルの周囲に形成した最上位層配線を用いる方法が開示されている。

しかし、ＦＩＢ加工により配線を切断する場合に、修正の対象となる配線が、上層の配線に覆われて、ＦＩＢ加工が困難となる問題の解決をする具体的方法は何ら開示されておらず、また、セルの周囲を囲むように最上位層配線を形成するスペースを必要とするため、本来必要とする配線を形成するスペースが狭くなってしまう問題があった。

そこで、本発明では上記の問題を解決した、新規で有用な半導体装置、半導体装置の製造方法、および半導体装置の設計方法を提供することを目的としている。

本発明の具体的な課題は、配線の切断を含む回路修正を容易に行う事を可能とする半導体装置、半導体装置の製造方法および半導体装置の設計方法を提供することである。

本発明の第１の観点では上記の課題を、基板上に、多層配線構造を有する複数のプリミティブセルが形成された半導体装置であって、前記プリミティブセルは、論理回路を有する機能セルと、配線セルとを含み、前記配線セルは、複数の前記機能セルを電気的に接続する配線部を有し、当該配線部は、前記多層配線構造の最上位層配線からなる最上層接続配線であることを特徴とする半導体装置を用いて解決する。

当該半導体装置よれば、前記機能セルが、前記最上層接続配線を介して接続される構造であるため、半導体装置の回路の修正を容易に行う事が可能となる。

また、前記配線セルの前記最上位層配線の下層に、下層配線が形成されていると、当該配線セルを配線領域として有効に利用することができる。

また、前記配線セルは、前記下層配線から前記最上層接続配線に接続される構造を有すると、多層配線構造を用いて前記機能セルと当該配線セルを接続することが可能となる。

また、前記機能セルには前記下層配線が形成され、前記最上層接続配線への接続は当該下層配線を介して行われると、多層配線構造を用いて前記機能セルと当該配線セルを接続することが可能となる。

また、前記機能セルと前記配線セルが直線状に配列されてプリミティブセル列を構成し、当該プリミティブセル列が複数並列して形成されていると、集積度が高く、微細化された半導体装置を形成することが可能となる。

また、前記配線セルには、前記配線部を含む配線構造のみが形成されていると、前記配線セルの構造を単純にすることが可能となる。

本発明の第２の観点では、上記の課題を、多層配線構造を有する、半導体装置の製造方法であって、自動配置配線ツールを用いて、回路が定義されたプリミティブセルの配置と、当該プリミティブセル間を接続する接続回路を設計する、設計工程と、前記設計に基づき、基板上に前記プリミティブセルを形成するセル形成工程と、を有し前記プリミティブセルは、論理回路を有する機能セルと、複数の当該機能セルを電気的に接続する配線部を有する配線セルとを含み前記配線部は、前記多層配線構造の最上位層配線からなる最上層接続配線を有するように定義されていることを特徴とする半導体装置の設計方法により、解決する。

当該半導体装置の製造方法を用いれば、前記機能セルが、前記最上層接続配線を介して接続される構造となるため、半導体装置の回路の修正を容易に行う事が可能な半導体装置を製造することが可能となる。

また、前記配線セルの入力ピンと出力ピンが、前記最上層接続配線上に形成されるよう定義されていると、前記機能セルが、当該最上層接続配線を介して接続されるようになる。

また、前記接続回路は、前記配線セルを介して複数の前記機能セルを接続する回路を含むため、前記自動配置配線ツールによって、前記機能セルが、当該配線セルを介して接続されるように接続回路を形成することができる。

また、前記配線セルに定義される前記配線部は、前記最上位層配線のみであると、当該配線セルの構造を単純にすることが可能となる。

また、前記機能セルには、前記最上位層配線の下層に形成される下層配線が定義されていると、自動配置配線ツールにより、当該下層配線から前記最上層接続配線までの接続配線を設計することが可能となる。

また、前記接続回路は、前記下層配線と前記最上層接続配線を接続する回路を含むと、自動配置配線ツールにより、当該下層配線から前記最上層接続配線までの接続配線を設計することが可能となる。

また、前記プリミティブセルにより構成される集積回路の動作確認を行うテスト工程と、前記テスト工程の結果に対応して、前記プリミティブセルの回路の修正を行う修正工程と、をさらに有すると、半導体装置の回路の修正を容易に実施して、半導体装置を修正するコストを低減することが可能となる。

また、前記修正工程は、前記最上層接続配線を切断する工程を含むと、前記最上層接続配線の修正が容易となる。

また、前記最上層接続配線の切断は、収束イオンビームにより行われると、前記最上層接続配線の修正が容易となる。

また、複数の前記機能セルは、前記最上層接続配線を介して電気的に接続されると、半導体装置の回路の修正を容易に行う事が可能となる。

また、前記機能セルと前記配線セルが直線状に並べて形成されてプリミティブセル形成部を構成し、当該プリミティブセル構成部が複数並列して形成されると、集積度が高く、微細化された半導体装置を形成することが可能となる。

また、本発明の第３の観点では、上記の課題を、自動配置配線ツールを用いて、回路が定義されたプリミティブセルの配置と、当該プリミティブセル間を接続する接続回路を設計する、多層配線構造を有する半導体装置の設計方法であって、前記プリミティブセルは、論理回路を有する機能セルと、複数の当該機能セルを電気的に接続する配線部を有する配線セルとを含み前記配線部は、前記多層配線構造の最上位層配線からなる最上層接続配線を有するように定義されていることを特徴とする半導体装置の設計方法により、解決する。

当該半導体装置の設計方法によれば、前記機能セルが、前記最上層接続配線を介して接続される構造を有する半導体装置を形成できるため、回路の修正を容易に行う事が可能となる半導体装置を形成できる。

また、前記配線セルの入力ピンと出力ピンが、前記最上層接続配線上に形成されるよう定義されていると、前記機能セルが、当該最上層接続配線を介して接続されるようになる。

また、前記接続回路は、前記配線セルを介して複数の前記機能セルを接続する回路を含むため、前記自動配置配線ツールによって、前記機能セルが、当該配線セルを介して接続されるように接続回路を形成することができる。

また、前記配線セルに定義された前記配線部は、前記最上位層配線のみであると、当該配線セルの構造を単純にすることが可能となる。

また、前記機能セルには、前記最上位層配線の下層に形成される下層配線が定義されていると、自動配置配線ツールにより、当該下層配線から前記最上層接続配線までの接続配線を設計することが可能となる。

また、前記接続回路は、前記下層配線と前記最上層接続配線を接続する回路を含むと、自動配置配線ツールにより、当該下層配線から前記最上層接続配線までの接続配線を設計することが可能となる。

本発明によれば、半導体装置の、集積回路の配線の切断を含む回路修正を容易に行う事が可能となる。

次に、本発明の実施の形態に関して図面に基づき、以下に説明する。

以下に説明する、本実施例による半導体装置は、多層配線構造を有している。多層配線構造を有する半導体装置は、デバイスが形成される基板面に対して略平行な同一平面内に形成された複数の配線を有する配線層が、複数積層された構造を有している。以下本文中では、最も基板に近い側に形成される配線層を最下層配線と記載し、当該最下層配線上に積層される配線層のうち、最も上層（基板より離間する側）に形成される、配線層を最上層配線と記載している。例えば、当該最上層配線は、保護層（パッシベーション層）などで覆われた構造を有している場合がある。

図５は、本発明の実施例１による半導体装置の製造方法を示したフローチャートである。

図５を参照するに、まず、ステップ１０１（図中Ｓ１０１と表記する、以下同じ）で、自動配置配線ツールを用いて、回路が定義されたプリミティブセルの配置と、当該プリミティブセル間を接続する接続回路を設計し、当該設計に基づいて、半導体基板上に、プリミティブセルを配置・配線し、基板上に集積回路を形成する。なお、当該設計方法に関しての詳細は後述する。

次に、ステップ１０２において、例えばＬＳＩテスタや、または評価用基板などを用いて基板上に形成された集積回路、例えばランダムロジック回路の動作テストを行う。ここで、動作テストに問題が無ければ集積回路の形成を完了するが、動作テストで問題が生じた場合には、発生した問題に応じて集積回路の修正を行う。

このような集積回路の修正では、既存の配線の切断と、新たな配線の形成を伴うが、配線の切断は、ＦＩＢ加工によって行われることが多く、この場合に多層配線構造を有する半導体装置では、修正の対象となる配線上に他の配線が形成されて、修正対象の配線が覆われた構造を有している場合があり、ＦＩＢ加工が困難となる場合があった。

そこで本実施例では、基板上に複数形成されるプリミティブセルが、論理回路を有する機能セルと、複数の当該機能セルを電気的に接続する配線セルから構成されるようにし、当該配線セルは、多層配線構造の最上位層配線からなる最上層接続配線を有するようにした。そのため、回路修正のためにＦＩＢ加工を行う場合には、前記配線セルの最上位層配線からなる最上層接続配線を切断することで実施することが可能となり、回路の修正を容易に実施することが可能となる。

また、例えば、ＥＢテスタを用いて半導体装置の回路の信号波形を確認する場合に、信号波形の観測が容易となる効果を奏する。これは、ＥＢテスタが配線に流れる電流により生じる磁界の変化を捉えるものであるため、測定ポイントが測定対象となる配線に近いほど磁界が強く検知しやすくなるためであり、本実施例の場合、最上層接続配線においてＥＢテスタでの信号波形の観測を容易に行う事ができる。

次に、配線セルの具体的な例について説明する。

図６（Ａ）〜（Ｃ）は、配線セルの構成の例を示す平面図である。図６（Ａ）〜（Ｃ）を参照するに、それぞれの配線セルは、半導体集積回路の多層配線構造のうち、最上位層配線からなる最上層接続配線ＳＳを有するように、設計上の定義がされる。また、配線セルの入力ピンＡと出力ピンＹは、当該最上層接続配線の端部に形成されるように定義されている。

また、配線セルに定義される配線は、例えば最上層配線、この場合最上層接続配線ＳＳのみからなるようにすると、後述する機能セルが、確実に最上層配線を介して接続されるようになり、また配線セルが単純な構造となり、好ましいが、下層配線を定義することも可能である。例えば、配線セルに下層配線を定義する場合は、入力ピンと出力ピンの位置を考慮し、機能セルが確実に最上層配線（最上層接続配線ＳＳ）を介して接続されるように、ピンの位置を設定することが好ましい。

また、最上層接続配線ＳＳの形状は様々な形状を有するように、設計上の定義をすることが可能であるが、例えば、図６（Ａ）に示すように、配線セルの長手方向に対して略垂直にする場合、また、図６（Ｂ）に示すように、配線セルの長手方向に対して略平行にする場合、また図６（Ｃ）に示すように、略Ｌ字型などに定義することが可能である。

一方、本実施例で用いる機能セルは、従来用いられていた、いわゆるスタンダードセルと略同様の機能と構造を有するセルであって、論理回路を有する、例えばトランジスタなどを有するセルであり、本実施例では、プリミティブセルのうち、配線セルによって接続される対象となるセルを示している。

図７は、機能セルの構成の例を示す平面図であり、機能セルは設計上、例えば本図に示すように定義される。

図７を参照するに、本図に示す機能セルは２つのトランジスタを有するインバーター回路を有している。当該機能セルは、例えば、高濃度Ｐ型不純物の拡散領域Ｅ１と高濃度Ｎ型不純物の拡散領域Ｅ３、さらに低濃度Ｎ型不純物の拡散領域Ｅ２と低濃度Ｐ型不純物の拡散領域Ｅ４を有する。前記拡散領域Ｅ１から前記拡散領域Ｅ３を横断するようにゲート電極Ｇが形成され、当該ゲート電極Ｇに接続される、最下層配線ｍ１からなる配線ＩＮが形成される。また、前記拡散領域Ｅ１、Ｅ３には、それぞれ、本図では図示を省略するソース電極とドレイン電極が形成され、それぞれのソース電極とドレイン電極に接続される、最下層配線である配線ｍ１からなる配線が以下のように形成さる。前記拡散領域Ｅ１と拡散領域Ｅ３を接続する配線ＯＵＴ、前記拡散領域Ｅ１と電源電圧ラインを接続する配線Ｖｄ、前記拡散領域Ｅ３と接地ラインを接続する配線Ｖｓが図に示すように形成される。

また、前記配線ＩＮには、入力ピンＡが、前記配線ＯＵＴには出力ピンＹが設定されている。このような機能セルは、インバーターに限られるものではなく、他の論理回路を有するものでもよい。

従来、このような機能セル（スタンダードセル）は、特にランダムロジック部などに配置する場合、自動配置配線ツールによって接続される配線の構造が決定されることが大半であった。このため、セルを接続する配線が多層にわたって複雑化し、とくに回路修正を行う場合に、修正の対象となる配線が当該配線の上層の配線に覆われてしまう問題があった。そのために、ＦＩＢ加工の場合の視認性の低下や、スパッタリングの難易度の向上の問題が生じ、さらにＦＩＢ加工後の配線形成が困難となっていた。また、特に近年の配線が微細化し、回路が高集積化した半導体装置ではこのような問題が顕著であった。

本実施例では、このような問題を解決し、複数の機能セルが接続される場合に、配線セルを介するようにしている。さらに配線セルは、多層配線構造の最上層配線である最上層接続配線を有し、当該最上層接続配線を介して機能セルが接続されているため、回路修正を行う場合に、最上層配線の修正で対応することが可能となる。このため、ＦＩＢ加工の際に、修正対象となる配線の上層が、他の配線で覆われることがなく、加工性が良好となる。具体的には、加工対象となる配線を検索することが容易であり、また、ＦＩＢ加工の場合のスパッタリングによる配線の切断が容易で短時間に実施することが可能となる。

また、近年の、配線が微細化され、高集積化された高性能な半導体装置では、このように回路の修正の場合に修正対象の配線の視認性がよく、また加工性が良好であることが確保されることは特に有用である。

次に、上記に示した配線セルと機能セルを用いて半導体装置を形成する場合の、さらに具体的な例について以下に示す。

図８は、本実施例による、半導体装置のプリミティブセルを含む回路図とネットリストを示した図である。

図８を参照するに、半導体装置の回路Ｃ２は、複数のプリミティブセルを有しており、当該プリミティブセルは、論理回路を有する機能セルＰ１〜Ｐ３と、当該機能セル間を電気的に接続する配線部を有する配線セルＦＰ１〜ＦＰ５からなる。すなわち、回路図では、配線セルは複数の機能セルの接続経路に形成されることになる。例えば、前記機能セルＰ１と前記機能セルＰ２は、前記配線セルＦＰ４を介して接続されるようになっており、前記機能セルＰ１と前記配線セルＦＰ４が接続配線Ｎ１４で接続され、当該配線セルＦＰ４と前記機能セルＰ２が、接続配線Ｎ４２で接続される構成になっている。同様に、前記機能セルＰ２と前記機能セルＰ３は、前記配線セルＦＰ３を介して接続されるようになっており、前記機能セルＰ２と前記配線セルＦＰ３が接続配線Ｎ３２で接続され、当該配線セルＦＰ３と前記機能セルＰ３が、接続配線Ｎ３３で接続される構成になっている。

また、前記機能セルＰ１には、接続配線Ｎ１１を介して前記配線セルＦＰ１が、また接続配線Ｎ２１を介して前記配線セルＦＰ２が接続され、当該配線セルＦＰ１およびＦＰ２は、接続配線Ｎ１およびＮ２を介して図示を省略する他の機能セルと接続される構成になっている。

また、同様に前記機能セルＰ２には、接続配線Ｎ２５を介して前記配線セルＦＰ５が接続され、当該配線セルＦＰ５は、接続配線Ｎ５を介して図示を省略する他の機能セルと接続される構成になっている。

また、前記機能セルＰ３に接続される接続配線Ｎ３は、さらに配線セルを介して他の機能セルに接続されるように構成してもよい。

上記の接続配線は、具体的にはネットリストＮＬ２に基づき配置、配線される。このような回路図とネットリストに基づき、自動配置配線ツールによって、当該自動配置配線ツールのアルゴリズムに従い、プリミティブセルの配置と接続配線の構造が設計され、決定される。

図９は、図８に示した回路図とネットリストに基づいて、自動配置配線ツールにより形成された半導体装置の平面図を模式的に示したものである。また、本図における機能セルｐ１〜ｐ３は、図８における機能セルＰ１〜Ｐ３に対応し、同様に本図における接続配線ｎ１〜ｎ３、ｎ５、ｎ１１、ｎ２１、ｎ１４、ｎ４２、ｎ２５、ｎ３２、ｎ３３は、図１における接続配線Ｎ１〜Ｎ３、Ｎ５、Ｎ１１、Ｎ２１、Ｎ１４、Ｎ４２、Ｎ２５、Ｎ３２、Ｎ３３に、それぞれ対応している。

図９を参照するに、本図に示した半導体装置は、基板Ｓ２上に、複数の機能セルと配線セルからなるプリミティブセルが配置された構造を有しており、複数のプリミティブセルが略直線状に並べて形成されたセル列ｌ３と、同様に複数のプリミティブセルが略直線状に並べられ、当該セル列ｌ３と略平行に形成されたセル列ｌ４を有している。また、当該セル列ｌ３とセル列ｌ４の間には、例えば電源ラインの配線や接地ラインの配線などが形成される領域ｄ２が設けられている。また、当該領域ｄ２と、前記セル列ｌ３を挟んで対向する側には領域ｄ２ａが、当該領域ｄ２と、前記セル列ｌ４を挟んで対向する側には、領域ｄ２ｂが形成されている。複数のプリミティブセルのうち、前記機能セルｐ２、ｐ３と前記配線セルｆｐ１、ｆｐ３は前記セル列ｌ３に、前記機能セルｐ２と前記配線セルｆｐ２、ｆｐ４、ｆｐ５は、前記セル列ｌ４にそれぞれ含まれるように形成されている。このため、例えば機能セルの接続のための最上層配線がセル列に効率よく収納され、配線の省スペース化が実現できる。

また、本図に示す半導体装置は多層配線構造を有しており、前記セル列ｌ３、ｌ４に形成されたプリミティブセルや、プリミティブセルを接続する接続配線は、多層配線のうち、いずれかの層、または複数の層にかけて形成されている。

本図に記載された配線は、配線ｍ１が１層目、すなわち最下層の配線を示し、以下同様に配線ｍ２が２層目、配線ｍ３が３層目、配線ｍ４が４層目、配線ｍ５が五層目に形成された配線を示し、本図に示す半導体装置に場合は５層からなる多層配線構造を有しているため、配線ｍ５が最上層配線となる。

本実施例における配線セルは、少なくとも、前記多層配線構造の最上位層配線からなる最上層接続配線を有するように形成されており、複数の機能セルは、当該最上層接続配線を介して接続されるように形成される。例えば、配線セルｆｐ１〜ｆｐ５は、それぞれ、最上層配線ｍ５によって形成される、最上層接続配線ｓｓ１〜ｓｓ５を有しており、複数の機能セルは、これらの最上層接続配線を介して接続される。

例えば、前記機能セルｐ１と前記配線セルｆｐ４を接続する接続配線ｎ１４は、配線ｍ２と配線ｍ３および配線ｍ４からなる構造を有している。当該接続配線ｎ１４は、前記機能セルｐ１から前記配線セルｆｐ４にかけて以下のように形成されている。まず、前記機能セルｐ１に形成されたピンが、配線ｍ４に接続され、さらに当該配線ｍ４はコンタクトを介して配線ｍ３に接続されている。当該配線ｍ３は、前記機能セルｐ１から前記配線セルｆｐ４にかけて形成されており、前記配線セルｆｐ４側で、コンタクトを介して、配線ｍ２に接続され、当該配線ｍ２は前記配線セルに形成された最上層配線である配線ｍ５からなる最上層接続配線ｓｓ４に、ピンを介して接続されている。

さらに、前記配線セルｆｐ４と前記配線セルｐ２を接続する接続配線ｎ４２は、配線ｍ２と配線ｍ３からなる構造を有している。当該接続配線ｎ４２は、前記配線セルｆｐ４から前記機能セルｐ２にかけて以下のように形成されている。まず、前記配線セルｆｐ４の最上層接続配線ｓｓ４に形成されたピンが、コンタクトを介して配線ｍ２に接続され、当該配線ｍ２は当該配線セルｆｐ４から前記領域ｄ１にかけて形成さる。さらに当該配線ｍ２は、前記領域ｄ２で、コンタクトを介して配線ｍ３に接続されている。当該配線ｍ３は、コンタクトを介して、配線ｍ２に接続され、当該配線ｍ２は前記領域ｄ２から前記機能セルｐ２にかけて形成され、当該配線ｍ２はコンタクトを介して、前記機能セルｐ２の、例えばインバーターなどの論理回路に接続される。

また、前記機能セルｐ２と前記配線セルｆｐ３を接続する接続配線ｎ３２は、配線ｍ２と配線ｍ３からなる構造を有している。当該接続配線ｎ３２は、前記機能セルｐ２から前記配線セルｆｐ３にかけて以下のように形成されている。まず、前記機能セルｐ２に形成されたピンが、配線ｍ３に接続され、当該配線ｍ３は、前記機能セルｐ２から前記配線セルｆｐ３にかけて形成されており、前記配線セルｆｐ３側で、コンタクトを介して、配線ｍ２に接続され、当該配線ｍ２は前記配線セルに形成された最上層配線である配線ｍ５からなる最上層接続配線ｓｓ３に、ピンを介して接続されている。

さらに、前記配線セルｆｐ３と前記機能セルｐ３を接続する接続配線ｎ３３は、配線ｍ２と配線ｍ３からなる構造を有している。当該接続配線ｎ３３は、前記配線セルｆｐ３から前記機能セルｐ３にかけて以下のように形成されている。まず、前記配線セルｆｐ３の最上層接続配線ｓｓ３に形成されたピンが、コンタクトを介して配線ｍ２に接続され、当該配線ｍ２は当該配線セルｆｐ４から前記領域ｄ２ａにかけて形成さる。さらに当該配線ｍ２は、前記領域ｄ２ａで、コンタクトを介して配線ｍ３に接続されている。当該配線ｍ３は、コンタクトを介して、配線ｍ２に接続され、当該配線ｍ２は前記領域ｄ２ａから前記機能セルｐ３にかけて形成され、当該配線ｍ２はコンタクトを介して、前記機能セルｐ３の、例えばインバーターなどの論理回路に接続される。

このように、本実施例では、機能セルが、配線セルの最上部接続配線を介して接続される構造を有している。

また、前記機能セルｐ１と、前記配線セルｆｐ１の前記最上層接続配線ｓｓ１は、配線ｍ２、配線ｍ３、配線ｍ４から構成される、前記接続配線ｎ１１によって接続されている。さらに、当該最上層接続配線ｓｓ１は、配線ｍ２、配線ｍ３、配線ｍ４から構成される、前記接続配線ｎ１によって、図示を省略している他の機能セルに接続されている。

さらに、前記機能セルｐ１と、前記配線セルｆｐ２の前記最上層接続配線ｓｓ２は、配線ｍ３、配線ｍ４から構成される、前記接続配線ｎ２１によって接続されている。さらに、当該最上層接続配線ｓｓ２は、配線ｍ４から構成される、前記接続配線ｎ２によって、図示を省略している他の機能セルに接続されている。

また、同様に、前記機能セルｐ２と、前記配線セルｆｐ５の前記最上層接続配線ｓｓ５は、配線ｍ１、配線ｍ２、配線ｍ３、配線ｍ４から構成される、前記接続配線ｎ２５によって接続されている。さらに、当該最上層接続配線ｓｓ５は、配線ｍ４からなる、前記接続配線ｎ５によって、図示を省略している他の機能セルに接続されている。

また、前記機能セルｐ３に接続される、配線ｍ２からなる接続配線ｎ３は、図示を省略する他の機能セルに接続されるが、上記の場合と同様に最上層接続配線を有する配線セルを介して接続されるようにしてもよい。

また、配線セルの最上層接続配線は、多層配線構造の最上層の配線により形成されるが、機能セルの論理回路は、例えばトランジスタを有し、通常は基板の最下層に形成される。このため、機能セルと配線セルを接続する接続配線は、下層配線から上層配線に接続される構造、または上層配線から下層配線に接続される構造を有する場合が大半である。

このため、前記配線セルは、最上層配線からなる最上層接続配線の、下層配線を含む構造を有し、当該最上層接続配線から当該下層配線へ、または当該下層配線から当該最上層接続配線へと接続される構造を有し、層が異なる配線を接続する配線、例えばコンタクト（ビア配線）が形成される構造を含むことになる。例えば、当該最上層接続配線の両端には入力ピンと出力ピンが形成され、当該入力ピンと出力ピンからコンタクトを介して下層配線へと接続される構造が、配線セルの典型的な構造となる。

また、当該配線セルに形成される下層配線は、配線セルを定義した段階で予め設計するものではなく、最上層接続配線のみからなる配線セルを定義した後、下層配線を定義された機能セルと接続するために、自動配置配線ツールにより、必然的に設計されるものである。

このように、本実施例の場合、機能セルが接続される配線経路が、少なくとも最上位層配線を有する構造になっている。そのため、回路の修正を行う場合には最上層配線（本実施例の場合は配線ｍ５）からなる最上層接続配線に対して修正すればよく、回路の修正が容易となる効果を奏するが、このような回路の修正の一例を具体的に以下に示す。

図１０は、図８に示した回路Ｃ２の修正を行う場合の概要の一例を示す回路図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図１０を参照するに、本図に示す修正を行う場合には、例えば前記配線セルＦＰ３および配線セルＦＰ５の最上層接続配線の一部をＦＩＢ加工により、例えば切断点Ａ３および切断点Ａ４でそれぞれ切断する。次に、新たに接続配線Ｌ２を形成し、当該配線セルＦＰ３の最上層接続配線の接続点Ｂ３と、当該配線セルＦＰ５の最上層接続配線の接続点Ｂ４に接続すればよい。

次に、図１０の回路図に示した修正の状態を、図１１の半導体装置の平面図に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図１１を参照するに、本実施例による回路の修正では、前記配線セルｆｐ３の前記最上層接続配線ｓｓ３と、前記配線セルｆｐ５の前記最上層接続配線ｓｓ５の切断と、切断部近傍への、配線の接続を行う。

具体的には、まず、前記最上層接続配線ｓｓ３の切断点Ａ３と、前記最上層接続配線ｓｓ５の切断点Ａ４を、ＦＩＢ加工により切断する。次に、当該切断Ａ３、Ａ４の近傍の接続点Ｂ３、Ｂ４に、例えばコンタクトを形成し、当該コンタクトに接続される、例えばＷ（タングステン）などの金属からなる配線Ｌ２を、当該接続点Ｂ３、Ｂ４が接続されるように形成する。この場合、当該コンタクトは最上層配線を覆う、例えばＳｉＮなどの保護膜を貫通するように形成され、当該配線Ｌ２は、例えば当該保護膜上に形成される。

このように、本実施例による半導体装置では、回路修正を行う場合に、最上層配線の修正で対応することが可能となる。このため、ＦＩＢ加工の際に、修正対象となる配線の上層が、他の配線で覆われることがなく、加工性が良好となる。具体的には、加工対象となる配線を検索することが容易であり、また、ＦＩＢ加工の場合のスパッタリングによる配線の切断が容易で短時間に実施することが可能となる。

また、図９〜図１１には、プリミティブセルを接続する接続配線を記載してあるが、実際は他の様々な多層配線が形成される。

図１２は、図９に示した半導体装置の一部を拡大した平面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図９には、プリミティブセルを接続する接続配線および最上層接続配線が記載してあるが、他の配線は省略してあり、実際には、図１２に示すように、プリミティブセルには様々な多層配線が形成されている。例えば、図１０〜図１１に示した修正において、ＦＩＢ加工の対象となっている最上層接続配線ｓｓ３、ｓｓ５は、最上層配線ｍ５より形成されているため、上層配線に覆われない構造であり、修正加工が容易な構造になっていることが確認できる。

また、前記配線セルｆｐ３〜ｆｐ５には、最上層接続配線に接続される配線以外にも、他の様々な配線が形成されており、このように配線セルは他の配線を形成する配線形成のための領域として用いることが可能である。例えば、前記配線セルｆｐ３には、配線ｍ５の下層配線である、配線ｍ４、配線ｍ３、配線ｍ２などが形成されており、前記配線セルｆｐ５にも、配線ｍ５の下層配線である配線ｍ４、配線ｍ３などが形成されている。このような下層配線は、最上層接続配線の形状に関係なく、任意に、配線セルに形成することが可能である。

また、このような配線で、最上層配線である配線ｍ５を形成することも可能であり、前記配線セルｆｐ５には、最上層接続配線ｓｓ５の他に、配線ｍ５が形成されている。このように、最上層接続配線に干渉しないように配置すれば、配線セルの最上層に配線を形成することも可能である。

このように配線セルを配線領域として確保することで、例えば図９に示した領域ｄ２、ｄ２ａ、ｄ２ｂなどに形成される配線の密度を抑制することができる。近年の微細化・高集積化した半導体装置では、このような配線が形成される領域である、前記領域ｄ２、ｄ２ａ、ｄ２ｂなどのスペースが不足しており、配線を配置するのが困難であった。

本実施例では、配線を形成する領域として、配線セルを形成したため、プリミティブセルの周囲に形成される配線の密度を抑制することが可能となり、半導体装置の集積回路の高密度化・微細化が可能となり、高性能の半導体装置を形成することが可能となる。

また、本実施例中に記載した最上層接続配線、接続配線やその他の配線は、例えばＡｌ、Ｃｕ、Ｗなどの金属により形成することが可能であるが、これに限定されず、様々な導電材料を用いることが可能であり、また必要に応じて配線のバリア膜や密着膜を付加してもよい。

また、配線を形成する方法は、例えば、スパッタリング法やＣＶＤ法、メッキ法など様々な方法で実施することが可能である。

また、本実施例では多層配線構造の一例として、５層配線構造の場合を例にとったがこれに限定されるものではなく、例えば６層、７層、８層など、さらに配線の層の数が大きい場合、または４層、３層などさらに配線の層の数が小さい場合にも同様に適用することが可能であり、本実施例中に記載した効果を奏する。

以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

本発明によれば、半導体装置の、集積回路の配線の切断を含む回路修正を容易に行う事が可能となる。

従来の、半導体装置のプリミティブセルを含む回路図とネットリストを示した図である。 従来の、半導体装置のプリミティブセルの配置と配線を模式的に示した平面図である。 従来の、半導体装置の修正加工を示す回路図である。 従来の、半導体装置の配線の状態の詳細を模式的に示した平面図である。 実施例１による半導体装置の製造方法を示したフローチャートである。 実施例１による配線セルを模式的に示した平面図である。 実施例１による機能セルを模式的に示した平面図である。 実施例１による半導体装置のプリミティブセルを含む回路図とネットリストを示した図である。 実施例１による半導体装置のプリミティブセルの配置と配線を模式的に示した平面図である。 実施例１による半導体装置の修正加工を示す回路図である。 実施例１による半導体装置の修正加工を模式的に示した平面図である。 実施例１による半導体装置の配線の状態の詳細を模式的に示した平面図である。

符号の説明

Ｓ１，Ｓ２ 基板
Ｐ１，Ｐ２，Ｐ３，ｐ１，ｐ２，ｐ３，ＦＰ１，ＦＰ２，ＦＰ３，ＦＰ４，ＦＰ５，ｆｐ１，ｆｐ２，ｆｐ３，ｆｐ４，ｆｐ５ プリミティブセル
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ１１，Ｎ２１，Ｎ１４，Ｎ４２，Ｎ２５，Ｎ３２，Ｎ３３，ｎ１，ｎ２，ｎ３，ｎ４，ｎ５，ｎ１１，ｎ２１，ｎ１４，ｎ４２，ｎ２５，ｎ３２，ｎ３３ 接続配線
ｍ１，ｍ２，ｍ３，ｍ４，ｍ５ 配線
ｌ１，ｌ２，ｌ３，ｌ４ セル列
ｄ１，ｄ２，ｄ２ａ，ｄ２ｂ 領域
Ｃ１，Ｃ２ 回路
ＮＬ１，ＮＬ２ ネットリスト
ＳＳ，ＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４，ＳＳ５ 最上部接続配線
Ａ１，Ａ２，Ａ３，Ａ４ 切断点
Ｂ１，Ｂ２，Ｂ３，Ｂ４ 接続点

Claims (23)

1. 基板上に、多層配線構造を有する複数のプリミティブセルが形成された半導体装置であって、
   前記プリミティブセルは、論理回路を有する機能セルと、配線セルとを含み、
   前記配線セルは、複数の前記機能セルを電気的に接続する配線部を有し、当該配線部は、前記多層配線構造の最上位層配線からなる最上層接続配線であることを特徴とする半導体装置。
2. 前記配線セルの前記最上層接続配線の下層に、下層配線が形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記配線セルは、前記下層配線から前記最上層接続配線に接続される構造を有することを特徴とする請求項２記載の半導体装置。
4. 前記機能セルには前記下層配線が形成され、前記最上層接続配線への接続は当該下層配線を介して行われることを特徴とする、請求項３記載の半導体装置。
5. 前記機能セルと前記配線セルが直線状に配列されてプリミティブセル列を構成し、当該プリミティブセル列が複数並列して形成されていることを特徴とする請求項１乃至４のうち、いずれか１項記載の半導体装置。
6. 前記配線セルには、前記配線部を含む配線構造のみが形成されていることを特徴とする請求項１乃至５のうち、いずれか１項記載の半導体装置。
7. 多層配線構造を有する、半導体装置の製造方法であって、
   自動配置配線ツールを用いて、回路が定義されたプリミティブセルの配置と、当該プリミティブセル間を接続する接続回路を設計する、設計工程と、
   前記設計に基づき、基板上に前記プリミティブセルを形成するセル形成工程と、を有し
   前記プリミティブセルは、論理回路を有する機能セルと、複数の当該機能セルを電気的に接続する配線部を有する配線セルとを含み
   前記配線部は、前記多層配線構造の最上位層配線からなる最上層接続配線を有するように定義されていることを特徴とする半導体装置の製造方法。
8. 前記配線セルの入力ピンと出力ピンが、前記最上層接続配線上に形成されるよう定義されていることを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記接続回路は、前記配線セルを介して複数の前記機能セルを接続する回路を含むことを特徴とする請求項７または８記載の半導体装置の製造方法。
10. 前記配線セルに定義される前記配線部は、前記最上位層配線のみであることを特徴とする請求項７乃至９のうち、いずれか１項記載の半導体装置の製造方法。
11. 前記機能セルには、前記最上位層配線の下層に形成される下層配線が定義されていることを特徴とする請求項７乃至１０のうち、いずれか１項記載の半導体装置の製造方法。
12. 前記接続回路は、前記機能セルに形成された前記下層配線と、前記最上層接続配線とを接続する回路を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
13. 前記プリミティブセルにより構成される集積回路の動作確認を行うテスト工程と、
    前記テスト工程の結果に対応して、前記プリミティブセルの回路の修正を行う修正工程と、をさらに有することを特徴とする請求項７乃至１２のうち、いずれか１項記載の半導体装置の製造方法。
14. 前記回路の修正は、前記最上層接続配線の修正を行うことにより、実施することを特徴とする請求項１３記載の半導体装置の製造方法。
15. 前記修正工程は、前記最上層接続配線を、切断する工程を含むことを特徴とする請求項１４記載の半導体装置の製造方法。
16. 前記最上層接続配線の切断は、収束イオンビームにより行われることを特徴とする請求項１５記載の半導体装置の製造方法。
17. 前記機能セルと前記配線セルが直線状に配列されてプリミティブセル列を構成し、当該プリミティブセル列が複数並列して形成されることを特徴とする請求項７乃至１６のうち、いずれか１項記載の半導体装置の製造方法。
18. 自動配置配線ツールを用いて、回路が定義されたプリミティブセルの配置と、当該プリミティブセル間を接続する接続回路を設計する、多層配線構造を有する半導体装置の設計方法であって、
    前記プリミティブセルは、論理回路を有する機能セルと、複数の当該機能セルを電気的に接続する配線部を有する配線セルとを含み
    前記配線部は、前記多層配線構造の最上位層配線からなる最上層接続配線を有するように定義されていることを特徴とする半導体装置の設計方法。
19. 前記配線セルの入力ピンと出力ピンが、前記最上層接続配線上に形成されるよう定義されていることを特徴とする請求項１８記載の半導体装置の設計方法。
20. 前記接続回路は、前記配線セルを介して複数の前記機能セルを接続する回路を含むことを特徴とする請求項１８または１９記載の半導体装置の設計方法。
21. 前記配線セルに定義される前記配線部は、前記最上位層配線のみであることを特徴とする請求項１８乃至２０のうち、いずれか１項記載の半導体装置の設計方法。
22. 前記機能セルには、前記最上位層配線の下層に形成される下層配線が定義されていることを特徴とする請求項１８乃至２１のうち、いずれか１項記載の半導体装置の設計方法。
23. 前記接続回路は、前記機能セルに形成された前記下層配線と、前記最上層接続配線とを接続する回路を含むことを特徴とする請求項２２記載の半導体装置の設計方法。

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