JP2018160518A - 半導体装置、表示装置および電子機器 - Google Patents

Abstract

【課題】コンタクトの安定性を高めることが可能な半導体装置、この半導体装置を用いた表示装置および電子機器を提供する。【解決手段】半導体装置の製造は、以下の工程を含む。基板１１の全面にＵＣ膜１２を形成する。次いで、このＵＣ膜１２上に金属膜を成膜し、この金属膜をドライエッチングにより所定の形状にパターニングして下部電極１３を形成する。下部電極１３を覆うようにして、基板１１の全面に第１絶縁膜１４を形成する。次に、第１絶縁膜１４上に、酸化物半導体材料をスパッタ法等により成膜した後、フォトリソグラフィおよびエッチングにより、所定の形状にパターニングして半導体膜１５を形成する。その後、半導体膜１５を覆うように、基板１１の全面に第２絶縁膜１６を成膜する。【選択図】図３Ａ

Description

本技術は、例えば薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）と保持容量とを接続するためのコンタクト部を有する半導体装置、この半導体装置を用いた表示装置および電子機器に関する。

近年、アクティブマトリクス駆動方式のディスプレイの大画面化および高速駆動化に伴い、酸化物半導体膜をチャネルに用いた薄膜トランジスタの開発が活発に行われている（例えば、特許文献１，２）。例えば、表示装置等を駆動するための半導体装置には、このような薄膜トランジスタとともに、保持容量が設けられ、薄膜トランジスタと保持容量とが電気的に接続される。

特開２０１５−１０８７３１号公報 特開２０１６−９７９１号公報

半導体装置では、このようなコンタクト（接続）の安定性を高めることが望まれている。

コンタクトの安定性を高めることが可能な半導体装置、この半導体装置を用いた表示装置および電子機器を提供することが望ましい。

本技術の一実施の形態に係る半導体装置は、所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、基板上の、少なくとも第３領域に設けられた第１配線と、第１配線を覆う第１絶縁膜と、第１絶縁膜を間にして、基板上の第１領域および第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、半導体膜を覆う第２絶縁膜と、第２絶縁膜を間にして基板上の第２領域および第３領域に設けられ、第２絶縁膜および第１絶縁膜に設けられた接続孔を介して、第２領域で半導体膜に接するとともに、第３領域で第１配線に接する第２配線とを備え、第２配線の幅および半導体膜の幅が接続孔の幅よりも大きいものである。

本技術の一実施の形態に係る表示装置は、表示素子および表示素子を駆動する半導体装置を備え、半導体装置は、所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、基板上の、少なくとも第３領域に設けられた第１配線と、第１配線を覆う第１絶縁膜と、第１絶縁膜を間にして、基板上の第１領域および第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、半導体膜を覆う第２絶縁膜と、第２絶縁膜を間にして基板上の第２領域および第３領域に設けられ、第２絶縁膜および第１絶縁膜に設けられた接続孔を介して、第２領域で半導体膜に接するとともに、第３領域で第１配線に接する第２配線とを含み、第２配線の幅および半導体膜の幅が接続孔の幅よりも大きいものである。

本技術の一実施の形態に係る電子機器は、上記本技術の表示装置を備えたものである。

本技術の一実施の形態に係る半導体装置、表示装置および電子機器では、第２領域および第３領域の第２配線を介して、半導体膜と第１配線とのコンタクトが形成される。ここで、第２配線の幅および半導体膜の幅が接続孔の幅よりも大きくなっているので、第１領域の半導体膜が接続孔と同じ幅で膜減りし、あるいは消失したとしても、キャリアの経路が確保される。

本技術の一実施の形態に係る半導体装置、表示装置および電子機器によれば、第２配線の幅および半導体膜の幅を接続孔の幅よりも大きくしたので、第１領域の半導体膜が接続孔と同じ幅で膜減りし、あるいは消失してもキャリアの経路が確保され、半導体膜と第１配線とを安定的に接続することができる。よって、コンタクトの安定性を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。

本技術の一実施の形態に係る半導体装置の概略構成を表す断面模式図である。 （Ａ）は図１に示したコンタクト部の構成を表す平面図、（Ｂ）は（Ａ）のＢ-Ｂ線に沿った断面図、（Ｃ）は（Ａ）のＣ−Ｃ線に沿った断面図である。 図１に示した半導体装置の製造の一工程を表す断面模式図である。 図３Ａに続く工程を表す断面模式図である。 図３Ｂに続く工程を表す断面模式図である。 （Ａ）は図３Ｃに続く工程を表す平面模式図、（Ｂ）は（Ａ）のＢ-Ｂ線に沿った断面図、（Ｃ）は（Ａ）のＣ−Ｃ線に沿った断面図である。 図４に続く工程を表す断面模式図である。 （Ａ）は比較例に係る半導体装置の概略構成を表す平面模式図、（Ｂ）はその断面模式図である。 図２に示したキャリアの経路の大きさとコンタクト抵抗との関係を表す図である。半導体装置の作用について説明するための断面模式図である。 図１に示した半導体装置を適用した表示装置の機能構成を表すブロック図である。 図１に示した半導体装置を適用した撮像装置の構成を表すブロック図である。 電子機器の構成を表すブロック図である。

以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（第１領域の第１配線と半導体膜との間に絶縁膜を有する半導体装置の例）
２．適用例１（表示装置および撮像装置の例）
３．適用例２（電子機器の例）

＜実施の形態＞
［構成］
図１は、本技術の一実施の形態に係る半導体装置（半導体装置１）の断面構成を模式的に表したものである。半導体装置１は、例えば表示装置および撮像装置（後述の図８の表示装置２Ａおよび図９の撮像装置２Ｂ）等の駆動回路に用いられるものである。この半導体装置１には、トップゲート型の薄膜トランジスタ（トランジスタＴｒ）および保持容量（保持容量Ｃｓ）が設けられ、トランジスタＴｒと保持容量Ｃｓとはコンタクト部１０により電気的に接続されている。

トランジスタＴｒは、基板１１上に、ＵＣ（Under Coat）膜１２および第１絶縁膜１４を介して半導体膜１５、第２絶縁膜１６およびゲート電極１７をこの順に有している。半導体膜１５（後述の低抵抗領域１５ｂ）にはソース・ドレイン電極２１が電気的に接続されている。

保持容量Ｃｓは、基板１１上に、ＵＣ膜１２を介して下部電極１３（第１配線）および上部電極１５Ｃを有しており、下部電極１３と上部電極１５Ｃとの間には第１絶縁膜１４が設けられている。コンタクト部１０には、ゲート配線１７Ｗが設けられており、このゲート配線１７Ｗ（第２配線）を介して、半導体膜１５と下部電極１３とが電気的に接続されている。半導体装置１は、ゲート電極１７およびゲート配線１７Ｗ上に、金属酸化膜１８および層間絶縁膜１９をこの順に有している。ソース・ドレイン電極２１は、層間絶縁膜１９上に設けられており、層間絶縁膜１９および金属酸化膜１８を貫通する接続孔を介して半導体膜１５に接続されている。

半導体膜１５のうち、ゲート電極１７と対向する領域は、トランジスタＴｒのチャネル領域１５ａであり、このチャネル領域１５ａに隣接してチャネル領域１５ａよりも電気抵抗の低い低抵抗領域１５ｂが設けられている。

基板１１は、例えば、ガラス，石英およびシリコンなどから構成されている。あるいは、基板１１は、例えば、ＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＣ（ポリカーボネート）またはＰＥＮ（ポリエチレンナフタレート）などの樹脂材料から構成されていてもよい。この他にも、ステンレス鋼（ＳＵＳ）などの金属板に絶縁材料を成膜したものを基板１１に用いることもできる。

ＵＣ膜１２は、基板１１から、上層に例えばナトリウムイオン等の物質が移動するのを防ぐためのものであり、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ）膜等の絶縁材料により構成されている。例えば、ＵＣ膜１２では、基板１１に近い位置から順にＵＣ膜１２ＡおよびＵＣ膜１２Ｂがこの順に積層されていてもよい。例えば、ＵＣ膜１２Ａは窒化シリコン（ＳｉＮ）膜、ＵＣ膜１２Ｂは酸化シリコン（ＳｉＯ）膜により構成されている。ＵＣ膜１２は、基板１１全面にわたって設けられている。

（保持容量Ｃｓ）
下部電極１３は、ＵＣ膜１２上の選択的な領域に設けられている。下部電極１３の一部は、上部電極１５Ｃから露出してコンタクト部１０に延在している。下部電極１３は、例えば、モリブデン（Ｍｏ），タングステン（Ｗ），アルミニウム（Ａｌ），銅（Ｃｕ），銀（Ａｇ）およびチタン（Ｔｉ）等の金属を含んで構成されている。下部電極１３は、合金により構成されていてもよく、複数の金属膜を含む積層膜により構成されていてもよい。下部電極１３は、金属以外の導電性材料により構成されていてもよい。

第１絶縁膜１４は、下部電極１３を覆うように設けられ、下部電極１３と上部電極１５Ｃとの間に介在している。この第１絶縁膜１４は、例えばシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、酸窒化シリコン（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯｘ）等の無機絶縁膜により構成されている。

上部電極１５Ｃは、第１絶縁膜１４を間にして下部電極１３に対向している。後述するように、この上部電極１５Ｃは、例えば半導体膜１５と同一工程で形成されるものであり、半導体膜１５と同一の構成材料を含むとともに、半導体膜１５の低抵抗領域１５ｂと同一の厚みを有している。上部電極１５Ｃには、例えば低抵抗化された酸化物半導体材料を用いることができる。

（トランジスタＴｒ）
半導体膜１５は、第１絶縁膜１４上の選択的な領域に設けられている。半導体膜１５は、例えば、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。具体的には、半導体膜１５に酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ：ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ）および酸化インジウム（ＩｎＯ）等を用いることができる。半導体膜１５は、アモルファスシリコン，微結晶シリコン，多結晶シリコンまたは有機半導体等の他の半導体材料を用いて構成するようにしてもよい。半導体膜１５の厚みは、例えば１０ｎｍ〜３００ｎｍであり、６０ｎｍ以下であることが好ましい。半導体膜１５の厚みを薄くすることにより、半導体中に含まれる欠陥の絶対量が減少し、しきい値電圧の負シフトが抑えられる。したがって、オンオフ比の高い、優れたトランジスタ特性を実現することができる。また、半導体膜１５の成膜に要する時間が短縮されるので、生産性を向上させることができる。

半導体膜１５の低抵抗領域１５ｂは、チャネル領域１５ａの両側に設けられている。一方の低抵抗領域１５ｂには、ソース・ドレイン電極２１が接続されている。他方の低抵抗領域１５ｂは、コンタクト部１０に延在し、ゲート配線１７Ｗを介して保持容量Ｃｓの下部電極１３に接続されている。

半導体膜１５とゲート電極１７との間に設けられた第２絶縁膜１６は、ゲート絶縁膜として機能するものである。この第２絶縁膜１６は、平面視でゲート電極１７と同一形状を有している。即ち、トランジスタＴｒは、セルフアライン構造を有する薄膜トランジスタである。第２絶縁膜１６は、例えばシリコン酸化膜（ＳｉＯ_x）、シリコン窒化膜（ＳｉＮ_x）、シリコン窒化酸化膜（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯ_x）のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜により構成されている。

第２絶縁膜１６上のゲート電極１７は、印加されるゲート電圧（Ｖｇ）によってチャネル領域１５ａ中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極１７の構成材料は、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも１種を含む化合物および２種以上を含む積層膜であってもよい。また、例えばＩＴＯ等の透明導電膜が用いられても構わない。

金属酸化膜１８は、例えば基板１１の全面に設けられ、ゲート電極１７およびゲート配線１７Ｗを覆うとともに、半導体膜１５の低抵抗領域１５ｂに接している。この金属酸化膜１８としては、例えば、酸化アルミニウム（Ａｌ₂Ｏ₃）膜を用いることができる。このような低抵抗領域１５ｂに接する金属酸化膜１８を設けることにより、低抵抗領域１５ｂの電気抵抗を安定して維持することができる。

層間絶縁膜１９は、例えば基板１１の全面に設けられている。層間絶縁膜１９は、例えば、金属酸化膜１８に近い位置から順に、層間絶縁膜１９Ａ，層間絶縁膜１９Ｂおよび層間絶縁膜１９Ｃがこの順に積層された積層膜により構成されている。層間絶縁膜１９Ａには、例えばの酸化シリコン（ＳｉＯ₂）膜を用いることができる。層間絶縁膜１９Ａには、窒化シリコン（ＳｉＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜等を用いるようにしてもよい。層間絶縁膜１９Ｂには、例えば酸化アルミニウム（Ａｌ₂Ｏ₃）膜を用いることができる。層間絶縁膜１９Ｃには、例えば感光性を有する樹脂膜を用いることができる。具体的には、層間絶縁膜１９Ｃは、例えばポリイミド樹脂膜により構成されている。層間絶縁膜１９Ｃには、ノボラック樹脂またはアクリル樹脂等を用いるようにしてもよい。

ソース・ドレイン電極２１は、トランジスタＴｒのソースまたはドレインとして機能するものであり、例えば、上記ゲート電極１７の構成材料として列挙したものと同様の金属または透明導電膜を含んで構成されている。このソース・ドレイン電極としては、電気伝導性の良い材料が選択されることが望ましい。

（コンタクト部１０）
図２を用いてコンタクト部１０の構成を説明する。図２（Ａ）はコンタクト部１０の平面構成、図２（Ｂ）は図２（Ａ）に示したＢ−Ｂ線に沿った断面構成、図２（Ｃ）は図２（Ａ）に示したＣ−Ｃ線に沿った断面構成をそれぞれ表している。図２（Ｂ）（Ｃ）では、ＵＣ膜１２の図示を省略している。コンタクト部１０には、配線の延在方向（トランジスタＴｒおよび保持容量Ｃｓの配列方向、図２ではＸ方向）に沿って、トランジスタＴｒに近い位置から順に、第１領域１０−１、第２領域１０−２および第３領域１０−３が互いに隣接して設けられている。

コンタクト部１０では、基板１１上に、ＵＣ膜１２、下部電極１３、第１絶縁膜１４、半導体膜１５、第２絶縁膜１６およびゲート配線１７Ｗがこの順に設けられ、第２領域１０−２および第３領域１０−３に配置された接続孔Ｈにより、半導体膜１５と下部電極１３とが電気的に接続されている。接続孔Ｈは、例えば、配線（下部電極１３、半導体膜１５およびゲート配線１７Ｗ）の幅方向（電流の流れる方向と直交する方向、図２（Ａ）のＹ方向）の略中央部に配置されている。後述するように、コンタクト部１０の第１絶縁膜１４は、例えば保持容量Ｃｓの第１絶縁膜１４と同一工程で形成されるものであり、第１絶縁膜１４と同一の構成材料を含むとともに、第１絶縁膜１４と同一の厚みを有している。コンタクト部１０の第２絶縁膜１６，ゲート配線１７Ｗは、例えばそれぞれトランジスタＴｒの第２絶縁膜１６（ゲート絶縁膜），ゲート電極１７と同一工程で形成されるものであり、第２絶縁膜１６（ゲート絶縁膜），ゲート電極１７と同一の構成材料を含むとともに、第２絶縁膜１６（ゲート絶縁膜），ゲート電極１７と同一の厚みを有している。

第１領域１０−１は、基板１１上に、ＵＣ膜１２、第１絶縁膜１４および半導体膜１５がこの順に設けられた領域である。即ち、第１領域１０−１では、半導体膜１５が第２絶縁膜１６およびゲート配線１７Ｗから露出されている。

第１領域１０−１の半導体膜１５は、低抵抗領域１５ｂであるが、その一部に高抵抗領域１５ｄが設けられている（図２（Ｂ））。高抵抗領域１５ｄは、半導体膜１５が複数回エッチングに曝されることにより、他の部分よりも膜減りし、あるいは半導体膜１５が消失している領域である（後述）。高抵抗領域１５ｄは、接続孔Ｈと隣接して配置され、例えば接続孔Ｈの幅（後述の幅Ｗ_H）と同じ幅（図２のＹ方向の大きさ）で設けられている。

第２領域１０−２は、基板１１上に、ＵＣ膜１２、第１絶縁膜１４、半導体膜１５、第２絶縁膜１６およびゲート配線１７Ｗがこの順に設けられた領域である。この第２領域１０−２では、第２絶縁膜１６の一部に接続孔Ｈが設けられ、ゲート配線１７Ｗと半導体膜１５とが接している。接続孔Ｈの半導体膜１５は、低抵抗領域１５ｂとなっている（図２（Ｂ））。詳細は後述するが、本実施の形態では、第１領域１０−１および第２領域１０−２に設けられたゲート配線１７Ｗの幅および半導体膜１５の幅（幅Ｗ₁₀、図２（Ａ）のＹ方向の大きさ）が、接続孔の幅Ｗ_Hよりも大きくなっている。これにより、半導体膜１５に高抵抗領域１５ｄが存在する場合にも、キャリアの経路（後述のＥ１+Ｅ２）が確保され、半導体膜１５と下部電極１３とを安定的に接続することができる。

接続孔Ｈよりも拡幅した領域（図２（Ｃ））では、半導体膜１５とゲート配線１７Ｗとの間に第２絶縁膜１６が介在している。このため、接続孔Ｈの外側の半導体膜１５は、トランジスタに類似した特性を示すようにも思えるが、この部分の半導体膜１５も、導体として機能するようになっている。これは、半導体膜１５の少なくとも一部に低抵抗領域１５ｂが設けられており、この低抵抗領域１５ｂの高濃度キャリアが第２絶縁膜１６下の半導体膜１５にも拡散するためである。例えば、第１領域１０−１および接続孔Ｈの半導体膜１５は、低抵抗領域１５ｂとなっている。したがって、第１領域１０−１からのキャリアの染み出しにより、第２領域１０−２のうち第１領域１０−１に隣接する位置では、接続孔Ｈの外側の半導体膜１５も低抵抗化され、電流が流れるようになっている。

接続孔Ｈの幅Ｗ_Hは例えば２μｍ以上であり、ゲート配線１７Ｗの幅および半導体膜１５の幅Ｗ₁₀は５μｍ以上であることが好ましい。半導体膜１５には、３μｍ以上のキャリアの経路（図２（Ａ）に示したＥ１+Ｅ２）が確保されていることが好ましい。Ｅ１+Ｅ２は、例えば、半導体膜１５の幅Ｗ₁₀と接続孔Ｈの幅Ｗ_Hとの差である。３μｍ以上のキャリアの経路（Ｅ１+Ｅ２）を確保することで、コンタクト抵抗の増加を抑えることができる。例えば、Ｅ１およびＥ２は互いに同じ値であり、半導体膜１５の中央に接続孔Ｈが配置されている。あるいは、Ｅ１およびＥ２が互いに異なる値であり、半導体膜１５の中央からずれた位置に接続孔Ｈが配置されていてもよい。ゲート配線１７Ｗの幅および下部電極１３の幅も、接続孔Ｈの幅Ｗ_Hよりも大きくなっており、例えば半導体膜１５の幅Ｗ₁₀と同じ値を有している。

第３領域１０−３は、基板１１上に、ＵＣ膜１２、下部電極１３、第１絶縁膜１４、第２絶縁膜１６およびゲート配線１７Ｗがこの順に設けられた領域である。この第３領域１０−３では、第２絶縁膜１６および第１絶縁膜１４を貫通する接続孔Ｈが設けられ、ゲート配線１７Ｗと下部電極１３とが接している。このように、接続孔Ｈでは、ゲート配線１７Ｗを介して半導体膜１５と下部電極１３とが電気的に接続されている。下部電極１３は、例えば第３領域１０−３から第２領域１０−２の一部に延在しているが、少なくとも第３領域１０−３に設けられていればよい。第２領域１０−２では、下部電極１３と半導体膜１５との間に第１絶縁膜１４が設けられている。

例えば、コンタクト部１０以外の領域にもゲート配線１７Ｗが設けられていてもよい（図１）。このゲート配線１７Ｗと第１絶縁膜１４との間には、平面視でゲート配線１７Ｗと同一形状の第２絶縁膜１６が設けられている。

［製造方法］
上記のような半導体装置１は、例えば次のようにして製造することができる（図３Ａ〜図５）。

まず、図３Ａに示したように、基板１１上に、ＵＣ膜１２、下部電極１３、第１絶縁膜１４、半導体膜１５および第２絶縁膜１６をこの順に形成する。具体的には、例えば以下のようにして形成する。まず、基板１１の全面にＵＣ膜１２を形成する。次いで、このＵＣ膜１２上に、例えば金属膜を成膜し、この金属膜をドライエッチングにより所定の形状にパターニングして下部電極１３を形成する。続いて、下部電極１３を覆うようにして、基板１１の全面に第１絶縁膜１４を形成する。次に、第１絶縁膜１４上に、例えば酸化物半導体材料を例えばスパッタ法等により成膜した後、例えばフォトリソグラフィおよびエッチングにより、所定の形状にパターニングして半導体膜１５を形成する。その後、半導体膜１５を覆うように、基板１１の全面に第２絶縁膜１６を成膜する。

第２絶縁膜１６を形成した後、図３Ｂに示したように、第１領域１０−１，第２領域１０−２および第３領域１０−３の第２絶縁膜１６と、第３領域１０−３の第１絶縁膜１４とを選択的に除去し、接続孔Ｈを形成する。接続孔Ｈは、例えばドライエッチングを用いて形成する。このとき、接続孔Ｈの半導体膜１５がドライエッチングに曝され(１回目のドライエッチング)、低抵抗領域１５ｂが形成される。接続孔Ｈを形成した後、基板１１の全面に例えば金属材料からなる導電膜１７Ａを成膜する。

続いて、図３Ｃに示したように、この導電膜１７Ａ上に所定のパターンを有するフォトレジストＰｒ１，Ｐｒ２，Ｐｒ３を形成する。フォトレジストＰｒ１は、トランジスタＴｒのゲート電極１７および第２絶縁膜１６を形成するためのものである。フォトレジストＰｒ２は、コンタクト部１０のゲート配線１７Ｗおよび第２絶縁膜１６（第２領域１０−２および第３領域１０−３）を形成するためのものである。フォトレジストＰｒ３は、コンタクト部１０以外の領域のゲート配線１７Ｗおよび第２絶縁膜１６を形成するためのものである。半導体装置１では、接続孔Ｈとゲート配線１７Ｗとの間に多少の位置ずれが生じても、キャリアの経路（Ｅ１+Ｅ２）が確保されていれば、安定的なコンタクトが形成される。したがって、フォトレジストＰｒ２の位置ずれの許容範囲を大きくすることができる。

このフォトレジストＰｒ１，Ｐｒ２，Ｐｒ３を用いて、導電膜１７Ａおよび第２絶縁膜１６のパターニングを連続して行う（図４，５）。図４（Ａ），４（Ｂ），４（Ｃ）に示したように、まず、導電膜１７Ａを、ドライエッチングを用いてパターニングし、ゲート電極１７およびゲート配線１７Ｗを形成する。図４（Ａ）は図３Ｃに続く工程の平面構成、図４（Ｂ）は図４（Ａ）に示したＢ−Ｂ線に沿った断面構成、図４（Ｃ）は図４（Ａ）に示したＣ−Ｃ線に沿った断面構成をそれぞれ表す。このとき、第１領域１０−１の半導体膜１５の一部（接続孔Ｈに隣接した領域）が、２回目のドライエッチングに曝される。これにより、半導体膜１５が膜減りし、あるいは消失して半導体膜１５に高抵抗領域１５ｄが形成される（図４（Ｂ））。接続孔Ｈの外側の半導体膜１５（第１領域１０−１および第２領域１０−２）は、第２絶縁膜１６に覆われているので、膜減りせず、所定の厚みで存在する（図４（Ｃ））。半導体装置１では、このような高抵抗領域１５ｄが形成されても、接続孔Ｈの外側の半導体膜１５を介して電流が流れるので、導電膜１７Ａおよび第２絶縁膜１６のエッチング誤差の許容範囲を大きくすることができる。

ゲート電極１７およびゲート配線１７Ｗを形成した後、続けて第２絶縁膜１６のパターニングを行う（図５）。これにより、平面視でゲート電極１７と同一形状の第２絶縁膜１６と、平面視でゲート配線１７Ｗと同一形状の第２絶縁膜１６とが形成される。このとき、半導体膜１５の第２絶縁膜１６から露出した領域が、ドライエッチングにより低抵抗化され、トランジスタＴｒの低抵抗領域１５ｂおよび保持容量Ｃｓの上部電極１５Ｃが形成される。

この後、基板１１の全面に、金属酸化膜１８および層間絶縁膜１９を形成する。最後に層間絶縁膜１９上に、ソース・ドレイン電極２１を形成することにより、図１に示した半導体装置１が完成する。

［作用、効果］
本実施の形態の半導体装置１では、ゲート電極１７に閾値電圧以上のオン電圧が印加されると、半導体膜１５のチャネル領域１５ａが活性化される。これにより、一対の低抵抗領域１５ｂ間に電流が流れる。これに応じて、コンタクト部１０では、ゲート配線１７Ｗを介して、半導体膜１５から下部電極１３に電流が流れ保持容量Ｃｓに電荷が保持される。

本実施の形態の半導体装置１では、コンタクト部１０のゲート配線１７Ｗの幅および半導体膜１５の幅Ｗ₁₀が接続孔Ｈの幅Ｗ_Hよりも大きくなっているので、第１領域１０−１の半導体膜１５に接続孔Ｈと同じ幅の高抵抗領域１５ｄが設けられている場合にも、キャリアの経路（Ｅ１+Ｅ２）が確保される。以下、これについて比較例を用いて説明する。

図６は、比較例にかかる半導体装置のコンタクト部（コンタクト部１００）の構成を模式的に表したものである。図６（Ａ）は平面構成、図６（Ｂ）は断面構成をそれぞれ表している。このコンタクト部１００は、第１領域１００−１、第２領域１００−２および第３領域１００−３をこの順に隣接して有しており、第２領域１００−２および第３領域１００−３に接続孔Ｈが設けられている。この接続孔Ｈの第２領域１００−２では、ゲート配線１７Ｗと半導体膜１５とが接し、接続孔Ｈの第３領域１００−３では、ゲート配線１７Ｗと下部電極１３とが接している。このコンタクト部１００では、半導体膜１５の幅Ｗ₁₀が接続孔Ｈの幅Ｗ_Hよりも小さくなっており、この点において、コンタクト部１０と異なっている。

このようなコンタクト部１００では、第１領域１００−１の半導体膜１５に高抵抗領域１５ｄが形成されると、キャリアの経路が確保できず、コンタクト抵抗が上昇する。即ち、コンタクトが不安定となる。

これに対し、半導体装置１のコンタクト部１０では、ゲート配線１７Ｗの幅および半導体膜１５の幅Ｗ₁₀が接続孔Ｈの幅Ｗ_Hよりも大きくなっている。これにより、第１領域１０−１の半導体膜１５に接続孔Ｈと同じ幅の高抵抗領域１５ｄが形成されても、接続孔Ｈの外側にキャリアの経路（Ｅ１+Ｅ２）が確保される（図２）。したがって、半導体膜１５と下部電極１３とのコンタクトを安定して形成することができる。

図７は、半導体膜１５のキャリアの経路（Ｅ１+Ｅ２）の大きさと、１つの接続孔Ｈ当たりのコンタクト抵抗（オーム）との関係を表している。安定した接続を得るためには、コンタクト抵抗が１×１０⁴Ω以下であることが望ましい。したがって、図７より、キャリアの経路（Ｅ１+Ｅ２）が、３μｍ以上であれば十分なキャリアの経路が確保され、安定したコンタクトが形成できることが分かる。例えば、接続孔Ｈの幅Ｗ_Hの最小加工線幅が２μｍであるとき、ゲート配線１７Ｗの幅および半導体膜１５の幅Ｗ₁₀が５μｍ以上であれば、３μｍ以上のキャリアの経路（Ｅ１+Ｅ２）が確保される。

以上説明したように本実施の形態では、ゲート配線１７Ｗの幅および半導体膜１５の幅Ｗ₁₀を接続孔Ｈの幅Ｗ_Hよりも大きくするようにしたので、半導体膜１５に高抵抗領域１５ｄが形成された場合にも、キャリアの経路（Ｅ１+Ｅ）が確保され、半導体膜１５と下部電極１３とを安定的に接続することができる。よって、コンタクトの安定性を高めることが可能となる。半導体装置１が、複数の接続孔Ｈを有するときにも高い面内均一性を実現することができる。

また、３μｍ以上のキャリアの経路（Ｅ１+Ｅ２）を確保することにより、コンタクト抵抗の上昇を十分に抑えることができる。

更に、コンタクト部１０では、半導体膜１５が膜減りし、あるいは、消失しても安定的なコンタクトが形成されるので、半導体膜１５の厚みを小さくすることができる。即ち、薄い半導体膜１５により、優れたトランジスタ特性および高い生産性を実現するとともに、半導体膜１５と下部電極１３とを電気的に安定して接続することができる。

加えて、半導体膜１５が膜減りし、あるいは、消失しても安定的なコンタクトが形成されるので、製造誤差の許容範囲が広がり、製造が容易となる。具体的には、導電膜１７Ａおよび第２絶縁膜１６をエッチングする工程（図４，５）で、エッチング誤差の許容範囲が広くなる。また、接続孔Ｈを形成する際の位置ずれの許容範囲が広くなる。

＜適用例１＞
上記実施の形態および変形例において説明した半導体装置１は、例えば表示装置（後述の図８の表示装置２Ａ）および撮像装置（後述の図９の撮像装置２Ｂ）等の駆動回路に用いることができる。

図８は、表示装置２Ａの機能ブロック構成を示したものである。表示装置２Ａは、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ＥＬディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置２Ａは、例えばタイミング制御部３１と、信号処理部３２と、駆動部３３と、表示画素部３４とを備えている。

タイミング制御部３１は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部３２等の駆動制御を行うものである。信号処理部３２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部３３に出力するものである。駆動部３３は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部３４の各画素を駆動するものである。表示画素部３４は、例えば有機ＥＬ素子または液晶表示素子等の表示素子と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部３３または表示画素部３４の一部を構成する各種回路に、上述の半導体装置が用いられる。

図９は、撮像装置２Ｂの機能ブロック構成を示したものである。撮像装置２Ｂは、例えば画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ(Charge Coupled Device)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置２Ｂは、例えばタイミング制御部３５と、駆動部３６と、撮像画素部３７と、信号処理部３８とを備えている。

タイミング制御部３５は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部３６の駆動制御を行うものである。駆動部３６は、例えば行選択回路、ＡＤ変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部３７の各画素から信号を読み出す駆動を行うものである。撮像画素部３７は、例えばフォトダイオードなどの撮像素子（光電変換素子）と、信号読み出しのための画素回路とを含んで構成されている。信号処理部３８は、撮像画素部３７から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部３６または撮像画素部３７の一部を構成する各種回路に、上述の半導体装置が用いられる。

＜電子機器の例＞
上記表示装置２Ａおよび撮像装置２Ｂ等は、様々なタイプの電子機器に用いることができる。図１０に、電子機器３の機能ブロック構成を示す。電子機器３としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。

電子機器３は、例えば上述の表示装置２Ａ（または撮像装置２Ｂ）と、インターフェース部４０とを有している。インターフェース部４０は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部４０は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。

以上、実施の形態等を挙げて説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等に記載した各層の材料および厚みは列挙したものに限定されるものではなく、他の材料および厚みとしてもよい。

また、上記実施の形態等では、コンタクト部１０が、トランジスタＴｒと保持容量Ｃｓとを接続する場合を例に挙げて説明したが、コンタクト部１０は、その他の素子間に適用させることも可能である。

上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。

尚、本技術は以下のような構成を取ることも可能である。
（１）
所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
前記基板上の、少なくとも前記第３領域に設けられた第１配線と、
前記第１配線を覆う第１絶縁膜と、
前記第１絶縁膜を間にして、前記基板上の前記第１領域および前記第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、
前記半導体膜を覆う第２絶縁膜と、
前記第２絶縁膜を間にして前記基板上の前記第２領域および前記第３領域に設けられ、前記第２絶縁膜および前記第１絶縁膜に設けられた接続孔を介して、前記第２領域で前記半導体膜に接するとともに、前記第３領域で前記第１配線に接する第２配線とを備え、
前記第２配線の幅および前記半導体膜の幅が前記接続孔の幅よりも大きい
半導体装置。
（２）
更に、トランジスタを有し、
前記半導体膜には、前記トランジスタのチャネル領域が設けられている
前記（１）記載の半導体装置。
（３）
前記トランジスタは、前記基板上に、前記半導体膜、ゲート絶縁膜およびゲート電極をこの順に有している
前記（２）記載の半導体装置。
（４）
前記ゲート絶縁膜は、前記第２絶縁膜と同一の構成材料を含むとともに、前記第２絶縁膜と同一の厚みを有し、
前記ゲート電極は、前記第２配線と同一の構成材料を含むとともに、前記第２配線と同一の厚みを有する
前記（３）記載の半導体装置。
（５）
更に、保持容量を有し、
前記第１配線は、前記保持容量の一方の電極を構成する
前記（１）ないし（４）のうちいずれか１つに記載の半導体装置。
（６）
前記第１領域では、前記半導体膜が前記第２絶縁膜および前記第２配線から露出されている
前記（１）ないし（５）のうちいずれか１つに記載の半導体装置。
（７）
前記半導体膜は、前記第１領域の一部に高抵抗領域を有し、
前記高抵抗領域では、前記半導体膜の厚みが他の部分の前記半導体膜の厚みよりも小さくなっている、あるいは、前記半導体膜が消失している
前記（６）記載の半導体装置。
（８）
前記第１配線、前記半導体膜および前記第２配線の幅は、前記接続孔の幅よりも３μｍ以上大きくなっている
前記（１）ないし（７）のうちいずれか１つに記載の半導体装置。
（９）
前記接続孔の幅は２μｍ以上である
前記（１）ないし（８）のうちいずれか１つに記載の半導体装置。
（１０）
前記第１配線、前記半導体膜および前記第２配線の幅は、５μｍ以上である
前記（９）記載の半導体装置。
（１１）
前記半導体膜は酸化物半導体材料を含む
前記（１）ないし（１０）のうちいずれか１つに記載の半導体装置。
（１２）
前記半導体膜の厚みは６０ｎｍ以下である
前記（１）ないし（１１）のうちいずれか１つに記載の半導体装置。
（１３）
前記第１配線の幅が前記接続孔の幅よりも大きい
前記（１）ないし（１２）のうちいずれか１つに記載の半導体装置。
（１４）
表示素子および前記表示素子を駆動する半導体装置を備え、
前記半導体装置は、
所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
前記基板上の、少なくとも前記第３領域に設けられた第１配線と、
前記第１配線を覆う第１絶縁膜と、
前記第１絶縁膜を間にして、前記基板上の前記第１領域および前記第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、
前記半導体膜を覆う第２絶縁膜と、
前記第２絶縁膜を間にして前記基板上の前記第２領域および前記第３領域に設けられ、前記第２絶縁膜および前記第１絶縁膜に設けられた接続孔を介して、前記第２領域で前記半導体膜に接するとともに、前記第３領域で前記第１配線に接する第２配線とを含み、
前記第２配線の幅および前記半導体膜の幅が前記接続孔の幅よりも大きい
表示装置。
（１５）
表示素子および前記表示素子を駆動する半導体装置を備え、
前記半導体装置は、
所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
前記基板上の、少なくとも前記第３領域に設けられた第１配線と、
前記第１配線を覆う第１絶縁膜と、
前記第１絶縁膜を間にして、前記基板上の前記第１領域および前記第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、
前記半導体膜を覆う第２絶縁膜と、
前記第２絶縁膜を間にして前記基板上の前記第２領域および前記第３領域に設けられ、前記第２絶縁膜および前記第１絶縁膜に設けられた接続孔を介して、前記第２領域で前記半導体膜に接するとともに、前記第３領域で前記第１配線に接する第２配線とを含み、
前記第２配線の幅および前記半導体膜の幅が前記接続孔の幅よりも大きい
表示装置を有する電子機器。

１…半導体装置、Ｔｒ…トランジスタ、Ｃｓ…保持容量、１０…コンタクト部、１０−１…第１領域、１０−２…第２領域、１０−３…第３領域、１１…基板、１２，１２Ａ，１２Ｂ…ＵＣ膜、１３…下部電極、１４…第１絶縁膜、１５…半導体膜、１５ａ…チャネル領域、１５ｂ…低抵抗領域、１５ｄ…高抵抗領域、１５Ｃ…上部電極、１６…第２絶縁膜、１７…ゲート電極、１７Ｗ…ゲート配線、１８…金属酸化膜、１９，１９Ａ，１９Ｂ，１９Ｃ…層間絶縁膜、２１…ソース・ドレイン電極、２Ａ…表示装置、２Ｂ…撮像装置、３…電子機器、３１，３５…タイミング制御部、３２，３８…信号処理部、３３，３６…駆動部、３４…表示画素部、３７…撮像画素部、４０…インターフェース部、Ｈ…接続孔。

Claims (15)

1. 所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
   前記基板上の、少なくとも前記第３領域に設けられた第１配線と、
   前記第１配線を覆う第１絶縁膜と、
   前記第１絶縁膜を間にして、前記基板上の前記第１領域および前記第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、
   前記半導体膜を覆う第２絶縁膜と、
   前記第２絶縁膜を間にして前記基板上の前記第２領域および前記第３領域に設けられ、前記第２絶縁膜および前記第１絶縁膜に設けられた接続孔を介して、前記第２領域で前記半導体膜に接するとともに、前記第３領域で前記第１配線に接する第２配線とを備え、
   前記第２配線の幅および前記半導体膜の幅が前記接続孔の幅よりも大きい
   半導体装置。
2. 更に、トランジスタを有し、
   前記半導体膜には、前記トランジスタのチャネル領域が設けられている
   請求項１記載の半導体装置。
3. 前記トランジスタは、前記基板上に、前記半導体膜、ゲート絶縁膜およびゲート電極をこの順に有している
   請求項２記載の半導体装置。
4. 前記ゲート絶縁膜は、前記第２絶縁膜と同一の構成材料を含むとともに、前記第２絶縁膜と同一の厚みを有し、
   前記ゲート電極は、前記第２配線と同一の構成材料を含むとともに、前記第２配線と同一の厚みを有する
   請求項３記載の半導体装置。
5. 更に、保持容量を有し、
   前記第１配線は、前記保持容量の一方の電極を構成する
   請求項１記載の半導体装置。
6. 前記第１領域では、前記半導体膜が前記第２絶縁膜および前記第２配線から露出されている
   請求項１記載の半導体装置。
7. 前記半導体膜は、前記第１領域の一部に高抵抗領域を有し、
   前記高抵抗領域では、前記半導体膜の厚みが他の部分の前記半導体膜の厚みよりも小さくなっている、あるいは、前記半導体膜が消失している
   請求項６記載の半導体装置。
8. 前記第１配線、前記半導体膜および前記第２配線の幅は、前記接続孔の幅よりも３μｍ以上大きくなっている
   請求項１記載の半導体装置。
9. 前記接続孔の幅は２μｍ以上である
   請求項１記載の半導体装置。
10. 前記第１配線、前記半導体膜および前記第２配線の幅は、５μｍ以上である
    請求項９記載の半導体装置。
11. 前記半導体膜は酸化物半導体材料を含む
    請求項１記載の半導体装置。
12. 前記半導体膜の厚みは６０ｎｍ以下である
    請求項１記載の半導体装置。
13. 前記第１配線の幅が前記接続孔の幅よりも大きい
    請求項１記載の半導体装置。
14. 表示素子および前記表示素子を駆動する半導体装置を備え、
    前記半導体装置は、
    所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
    前記基板上の、少なくとも前記第３領域に設けられた第１配線と、
    前記第１配線を覆う第１絶縁膜と、
    前記第１絶縁膜を間にして、前記基板上の前記第１領域および前記第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、
    前記半導体膜を覆う第２絶縁膜と、
    前記第２絶縁膜を間にして前記基板上の前記第２領域および前記第３領域に設けられ、前記第２絶縁膜および前記第１絶縁膜に設けられた接続孔を介して、前記第２領域で前記半導体膜に接するとともに、前記第３領域で前記第１配線に接する第２配線とを含み、
    前記第２配線の幅および前記半導体膜の幅が前記接続孔の幅よりも大きい
    表示装置。
15. 表示素子および前記表示素子を駆動する半導体装置を備え、
    前記半導体装置は、
    所定の方向に沿って、第１領域、第２領域および第３領域がこの順に隣接して設けられた基板と、
    前記基板上の、少なくとも前記第３領域に設けられた第１配線と、
    前記第１配線を覆う第１絶縁膜と、
    前記第１絶縁膜を間にして、前記基板上の前記第１領域および前記第２領域に設けられるとともに、少なくとも一部に低抵抗領域を有する半導体膜と、
    前記半導体膜を覆う第２絶縁膜と、
    前記第２絶縁膜を間にして前記基板上の前記第２領域および前記第３領域に設けられ、前記第２絶縁膜および前記第１絶縁膜に設けられた接続孔を介して、前記第２領域で前記半導体膜に接するとともに、前記第３領域で前記第１配線に接する第２配線とを含み、
    前記第２配線の幅および前記半導体膜の幅が前記接続孔の幅よりも大きい
    表示装置を有する電子機器。

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