JP2009088177A - Ｓｉから成る実装基板およびそれを用いた半導体モジュール - Google Patents

Abstract

【課題】 Ｓｉ基板は、その純度が高くシックスナイン、イレブンナインと言われるほどの純度が採用されている。一方、その工程では、沢山のＳｉの屑が発生し、有効にリサイクルされていなかった。
【解決手段】 半導体デバイスと異なり、Ｓｉのインターポーザで採用する基板は、それほどの純度を必要としない。またＳｉチップのαと一致させる必要があるため、Ｓｉ基板が好ましい。ここでは、Ｓｉ屑を有効にリサイクルしたインターポーザ１０を採用する。
【選択図】 図１

Description

本発明は、Ｓｉ純度の低い実装基板に関するものである。

近年、携帯電話やデジタルカメラなどの情報端末の普及により、それに搭載される半導体装置には、集積化と共に、薄膜化、小型化、軽量化が要求されている。これは、一般にはＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）またはＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）と呼ばれ、これらのパッケージは、半導体チップを１００μｍ以下の厚みにして、２次元または３次元的に配置している。

つまり厚みのあるウェハを通常の半導体プロセスを用いてＩＣ、ＬＳＩとして作り込み、その後、前記半導体ウェハを所望の厚みまで薄くし、そしてダイシングして半導体チップとしている。

また逆戻りになるが、半導体ウェハも、図２に示すように、Ｓｉの単結晶として引き上げられたＳｉインゴット１を円柱のインゴット２に加工するため、トップとテールをノコギリで切り落とし、旋盤等の装置３で加工を施している。そして１枚のウェハとして加工するため、例えばノコギリ等のソーウィング４で加工している。当然これらの過程では、前述したように、研磨、研削またはソーウィングを経るため、沢山のＳｉ屑が発生する。

例えばトップとテールは、大きな塊として存在するために、再度溶融してＳｉのインゴットとして再利用している。また、微細なＳｉ屑は、特許第３３１６４８４号公報に示されるように、Ｓｉ屑として回収が可能となり、例えば鉄鋼、レンガ等に混ぜて、その特性向上を実現している。

一方、ＣＳＰ、ＳＩＰに用いられる半導体チップは、前に触れたように薄い半導体チップを用いるため、インターポーザとして薄い樹脂基板を採用していた。この樹脂基板は、プリント基板等の実装基板との熱膨張係数αを近似させるため、樹脂材料、そして混入されるフィラーの選択がされ、半導体チップにできる限り応力が加わらない対策が施されていた。
特許第３３１６４８４号

前述したＳｉ屑は、大量の電力を使って製造されたものであるが、Ｓｉ屑を再溶融して半導体基板として再利用するためには、イレブンナイン（９９．９９・・％）の純度にしなければ成らない。また太陽電池の基板として採用するにもシックスイレブン（９９．９９・・％）の純度としなければ成らない。

これらの純度にするには、Ｂ、ＰまたはＡｓ等の不純物を安価な方法で実現する必要があり、未だその手法が確立されていない問題があった。

また前述した純度のＳｉの基板をＳｉの半導体チップの実装基板として採用する場合、実装時の応力により、基板が割れる問題があった。

本発明は、前述した課題に鑑みて成され、
第１に、実装基板のＳｉ純度を、９９％以下にすることで解決するものである。

第２に、Ｓｉから成る実装基板には、研磨、研削またはソーウィングによって発生するＳｉ屑が含まれ、ＰまたはＮ型の不純物、電極材料から成る不純物または研磨、研削またはソーウィングの加工部材の構成材料から成る不純物を含ませる事で解決するものである。

第３に、前記Ｓｉから成る実装基板には、Ｂ、Ｐ、Ａｓ、Ａｌ、ＣｕまたはＦｅの少なくともひとつを含ませて解決するものである。

第４に、Ｓｉの純度を９９％を超えるＳｉの基板よりも硬度を持たせることで解決するものである。

第５に、Ｓｉから成る実装基板を多結晶から構成することで解決するものである。

第６に、Ｓｉ基板の表よりもＳｉ基板の裏側の方を、粗度を大きくすることで解決するものである。

第７に、Ｓｉの表には、絶縁層を介して表面電極が多層に設けられ、Ｓｉの裏面には、単層配線の裏面電極が設けられる事で解決するものである。

第８に、Ｓｉから成る実装基板は、研磨、研削またはソーウィングによって発生するＳｉ屑が含まれた焼結体より成ることで解決するものである。

第９に、焼結体のＳｉの平均粒径を１μｍ以下にすることで解決するものである。

第１０に、焼結体のグレインバンダリには、焼結促進剤としての金属酸化物を含ませることで解決するものである。

第１１に、金属酸化物として、酸化マンガンおよび酸化チタンの複合酸化物を採用することで解決するものである。

第１２に、Ｓｉから成る実装基板の表から裏側に渡り設けられる貫通ビアは、焼成前のグリーンシートの際に、パンチ加工または金型加工によって形成されることで解決するものである。

第１３に、Ｓｉから成る実装基板の上にＳｉから成る半導体チップが実装されることで解決するものである。

第１４に、Ｓｉから成る半導体チップが設けられたＳｉから成る実装基板が、樹脂から成る実装基板上に実装されることで解決するものである。

Ｓｉから成るＬＳＩ等の半導体チップと異なり、Ｓｉから成る実装基板は、Ｓｉの純度を要求されない。また不純物が混入されることである程度その硬度が高くなるため、樹脂からなる実装基板よりもそのフラット性が維持できる。しかも応力の原因となる熱膨張係数αは、実質的に一致するため、薄型の半導体チップでも信頼性高く実装することができる。

またインゴットの研磨・研削、またはウェハのバックグラインド、ダイシング等の研磨・研削から発生するＳｉ屑は、９３％〜９７％とその純度も高く、
たんに溶融してインゴットとし、スライスするだけで良い為、工程の簡略化、電力の削減が実現でき、コストを削減でき、信頼性の高い実装基板が実現できる。

更に、実装基板を単結晶または多結晶で構成する。特に多結晶とすれば、劈開性が無く、実装基板の割れを抑止することができる。

最後に、Ｓｉ屑から成る焼結体とすれば、前述した劈開性の抑止となるばかりか、製法も簡略化できる。つまりグリーンシートとして容易ができるため、パンチ加工または金型加工ができるため、工程の簡略化、電力の削減が実現でき、コストを削減できる。

具体的には低温（〜１０００度）で焼成させるためにシリコン粉末を微細化できる。例えば、出来てきた物は焼結後のＳｉの平均粒径が１μｍ以下にでき、加工時のチッピング等の抑止、強度の向上を実現できる。

更には、焼結促進剤として酸化マンガン、酸化チタンの複合酸化物を配合するため、出来て来た物はＳｉに不純物としてＭｎ、Ｔｉの酸化物を含み、粒界に酸化物が存在することにより、Ｓｉの実装基板の絶縁性向上を実現できる。

まず、文章の簡略化、そして区別をさせるため定義をしておく。つまり本発明のポイントであるＳｉから成る実装基板を本発明では、インターポーザと呼ぶ。またこのインターポーザに実装されるＳｉから成る半導体チップは、ディスクリート型、ＩＣ、ＬＳＩおよびシステムＬＳＩ等を含み、単にチップと呼ぶ。

更に、前記チップが実装されたインターポーザは、電子機器にセットされる実装基板、例えばプリント基板、セラミック基板または金属基板等に実装されるが、これらを総称して実装基板と呼ぶ。

では以下に、本発明の実施の形態を、図１乃至図４を参照して説明する。

図１Ａは、インターポーザ１０の断面図を示すもので、製造方法としては、図１Ｂに示す様に、ウェハ１１に作り込み、最終的にはダイシングラインに沿って個々に分離するものである。

一般に、このウェハは、イレブンナインと言われる程に純度の高い単結晶であり、劈開性を有するものである。当然ながら、厚いウェハ１１で、通常の半導体プロセスによりＩＣ、ＬＳＩを作り込み、これをバックグラインドして、例えば厚みが１００μｍ〜５０μｍと薄くしてからダイシングする。当然、チップの薄さ、それに実装時の応力により色々な力が加わり、チッピングが発生する。

例えば図５、図６では、チップ１３、積層チップ１４がそれに該当する。つまりチップ１３は、表面に半田、ＡｕまたはＣｕ等のバンプ１５が形成され、それがインターポーザ１６に実装される。このインターポーザ１６が仮に樹脂から成れば、この樹脂の熱膨張係数α１とチップの熱膨張係数α２との違いによりチップ１３は、クラックが発生する場合がある。また積層チップ１４は、チップの表面から裏面に渡り貫通電極１７が形成されたものである。この積層チップ１４は、前記貫通電極１７と電気的に接続されたバンプ１８が、チップ１４の裏面に形成されている。この積層チップ１４は、例えばメモリに採用され、メモリ容量により積層チップの数は増大していく。これも、インターポーザ１６が仮に樹脂から成れば、この樹脂の熱膨張係数α１とチップの熱膨張係数α２との違いによりチップ１３は、クラックが発生する場合がある。

例えば樹脂基板 ｘ−ｙ方向のα１は、１１−１２×１０−６／℃、ｚ方向では、２５−３０×１０−６／℃、またＳｉのα２は、４．０×１０−６／℃であり、大きく異なる。

よって、樹脂性のインターポーザよりＳｉのインターポーザ１６にすることにより、チップ１３、１４とインターポーザ１６のαのマッチングがとれて、チッピング、クラック等を防止することができる。

しかしインターポーザ１６も当然チップ１３、１４と同様にＳｉから成る。しかもこのインターポーザ１６は、セットに実装されるプリント基板等の実装基板１９に実装される。インターポーザ１６と実装基板１９は、実質Ｓｉと樹脂とのαの違いであり、今度は、インターポーザ１６側のコーナーの欠け（チッピングと実質同様な現象）、クラック等が発生する。

本発明は、この欠けやクラックを防止するものである。

つまり能動素子である半導体素子を作り込む事は、殆ど要求されないので、Ｓｉ基板自身にイレブンナイン、シックスナインの純度は、要求されない。
要は、拡散領域から構成される能動素子、受動素子の特性をコントロールし、特性の安定性が求められるために、この純度が必要になるわけである。

一方、本発明は、純度の低いＳｉを採用し、不純物が入ることで、Ｓｉ基板の硬度が増すと同時に、劈開性が減少してくる事に着目した。例えばそのＳｉ純度は、９９％以下でも満足される。

従来例でも説明したが、例えば純度の低いＳｉ粉体を確保することは可能である。例えば、バックグラインドとダイシングで発生したＳｉ屑の含まれた排水を一つのタンクに溜めた場合、その成分は以下のようである。

Ｓｉ：９４．８％、Ｐ：６３ｐｐｍ、Ｂ：７ｐｐｍ、Ａｌ：１３ｐｐｍ、Ｃｕ：２５ｐｐｍ・・・とＳｉ以外の不純物が１３種類も含まれる場合も有る。このＳｉをそのまま再溶融しても良いし、このＳｉ屑を純度の高いＳｉに混ぜて再溶融しても良い。つまりインゴットにし、ウェハを作り、インターポーザとして活用する訳である。

またイレブンナイン、シックスナインのインゴット生成工程の途中で、Ｓｉ純度が９０％〜９９％の段階で取り出しても良い。つまりインターポーザとして活用する場合、イレブンナイン、シックスナインの純度である必要が無い。

また多結晶構造であれば、単結晶と異なり、劈開性が抑制できる。これは、Ｓｉ粉体、微粒子を焼結させても良い。つまり細かな単結晶が、組成こそ違うが、グレインバンダリで一体となったものである。これにより加工時のチッピング等の抑止ができ、強度の向上が実現できる。

例えば、焼結の段階で、Ｓｉ微粒子が全てシリコン酸化膜に変換するのを抑制させないとならない。つまり焼結体の中にシリコン酸化膜が存在しても、Ｓｉ方が５０％以上と、その重量比が多い必要がある。つまりチップとのαを一致させるわけなので、できる限りＳｉが存在していないとチップのαに近づかないからである。

そのため。図９でも説明するが、還元性雰囲気である必要がある。つまり図１０に示すグラフは、Ｓｉウェハのダイシング時に発生する切削屑の粒径分布を示すものである。図からも判るようにおよそ０．１μｍ〜２００μｍの範囲で分布されている。（尚、粒径分布測定装置は、０．１μｍよりも小さい粒が検出不能であったため、０．１μｍよりも小さい切削屑の分布は示されていない。実際は、これよりも小さいものが含まれていると推察する。）この様な極めて微細な微粒子を焼結する際、酸化雰囲気であれば、Ｓｉを残さず殆どがシリコン酸化膜に変換されてしまうからである。

では、図１Ａでインターポーザ１０の説明をする。まずはＳｉから成る基板２０がある。この基板２０は、純度が９０〜９９％程度、または８０〜９９％程度の純度の低い基板である。これは、図２の工程で発生するＳｉ屑をそのまま、またはバージンＳｉに混ぜてインゴットにしたもの、更には図１１の工程で、金属Ｓｉを前記純度でインゴットにして取り出せば良い。

では、図２を使って説明する。図２Ａは、Ｓｉインゴット１のトップとテールをのこぎりの如き治具で切断し、残った部分を研削治具で円柱のインゴット２に加工する工程を説明したものである。この際Ｓｉ屑が発生する。

また図２Ｂは、この円柱状のインゴット２をソーイング、例えばのこぎりで切断し、ウェハに加工していく。この際もＳｉ屑が発生する。このＳｉ屑は、半導体や太陽電池用のウェハや基板になるため、決められた不純物が、一定の量入れられているもの、また純度の高い、イレブンナインまたはシックスナイン用のＳｉ屑である。また図面では説明していないが、半導体ウェハのバックグラインド、ダイシング等で発生したＳｉ屑も対象である。

これらの屑は、図２Ｃで示すように、還元性雰囲気の中で溶融されインゴットにされる。

続いて、図１１を使い、簡単に高純度のＳｉインゴットと本発明のインゴットについて説明する。図１１は、高純度のＳｉインゴットを製造するフローである。まず酸化物であるシリカを用意し、木片、石炭等を使って還元分解し、金属級シリコン（純度９８％）を生成する。この金属級シリコンに塩酸を使って高純度のガス、つまりトリクロロシランとし、ガス化させたものを析出させ、これを溶融して単結晶シリコンを作る。このフローで高純度にするが、本発明は、ガス化させて析出させる前の、金属級シリコンを取り出して単結晶、または多結晶のシリコンを活用しても良い。更には、この金属級シリコンの段階でＳｉ屑を混ぜて溶かし込んでも良い。

図２の研磨・研削屑を活用すれば、材料をリサイクルできるため、安価にでき、金属級シリコンを活用すれば、ガス化させる必要性が無いために安価にできる特徴を有する。

続いて、このインゴットになったものを再度図２Ａ、Ｂでウェハ１１に加工し、そしてこのウェハ１１は、通常の半導体プロセスにより夫々の導電材、導電パターンが絶縁処理されて設けられ、最終的にはダイシングラインに沿ってカットされ、インターポーザとなる。

図１Ａは、このインターポーザ１０を説明するもので、ここでは貫通電極２１により、表面電極２２と裏面電極２３を電気的に接続している。この貫通電極は、導電性を有したポリシリコンが充填されたり、Ｃｕメッキ等の方法で充填される。この貫通電極２１は、基板２０との絶縁処理が必要で、貫通孔２４には、絶縁膜が設けられている。具体的には、熱酸化で形成しても、ＣＶＤ等で別途絶縁膜２５を付着させても良い。ここで熱酸化であると、基板２０の中に存在する不純物２６を取り込む恐れがある。よって熱酸化膜２５の上に別途ＣＶＤでシリコン酸化膜等の絶縁膜を付着させる必要がある。また基板２０の表と裏にもシリコン酸化膜等の絶縁膜２７、２８が設けられる。

表面電極２２は、実装されるチップの端子数により、一層メタル、または複数層のメタル配線が選択される。また図面では電極が２層積層された構造で示してあるが、電極と一体で配線も形成されている。この配線の一端は、前記電極と一体で他端は、外部接続用のパッドと一体でも良い。つまりチップ上のパッドと接続される基板２０側のパッドは、貫通電極２１の真上でも、配線を介して位置する外部接続用のパッドでも良い。当然多層メタルの場合、絶縁処理を施すため、層間絶縁膜２９が形成される。

更に、半田接続を考慮すれば、表、裏の導電パターンには、ソルダーレジストが設けられ、半田等の電気的接続手段が設けられる部分が開口される。

以上、インターポーザが形成されるが、基板２０自体が８０−９９％の純度で、中に不純物が入っているため、劈開性の抑止、硬度上昇、更にはコスト的に安価にできるメリットを有する。しかもこのインターポーザのαは、実質Ｓｉのαと同一であるため、実装されるチップの信頼性も向上する。

図３は、図１と実質同じで、異なる部分は、貫通電極２１Ａと裏面電極２３Ａが裏面からメッキで形成される点である。あとは図１と同一である。

つまり基板２０上に絶縁層２７、基板が露出した絶縁層２７の開口部、開口部に設けられた１層目の導電パターン２２、層間絶縁膜２９を介して設けられた２層目の導電パターンが形成された後に、裏面から貫通孔２４が形成される。

この貫通孔２４が形成された後に、孔表面と裏面に絶縁膜２５が形成され、第１層目の電極２２の裏面を露出するため、表面の絶縁膜を除いた後に、導電膜が施される。この導電膜は、メッキ、またはＣＶＤ等の成膜技術でなり、表面だけに形成され、孔の中には空間部が設けられている。この導電膜が貫通電極、裏面電極となる。更にソルダーが形成される部分が開口されたソルダーレジストＳＲが設けられる。

この実施例は、貫通孔を開ける前に、バックグラインドにより基板の厚みを調整でき、当然孔の深さも浅くできるため、成膜時間の短縮を図ることが可能である。

図４は、基板２０の裏面について述べたものである。例えば図２Ｂで示すように、ウェハにスライスした後、一般には半導体プロセス上、表と裏を鏡面研磨する。しかし半導体ほどの微細パターンを形成する必要が無いこと、またインターポーザの裏面は、プリント基板に実装されることを考慮すれば、基板の表面よりも裏面は、荒く形成されても良い。表面は研磨され、裏面は全く形成しないか、若干荒く研磨して終わりとする。すれば、裏面の膜との密着性が向上し、実装基板との応力による膜剥がれを防止することができる。

図５、図６は、図１、図３のインターポーザ１６が実装基板１９に実装される際の例を示している。

図５は、インターポーザ１６の上にフェイスダウンで実装したチップ１３、そして貫通電極１７で電気的に接続された積層チップ１４が設けられた図を示している。これは、図６と異なり封止樹脂３０が設けられていない。

一方、図６は、図５に示すインターポーザ１６は、チップ１３，１４も含めて樹脂３０で封止されている。

両者は、Ｓｉに不純物が混入され、純度がイレブンナイン、シックスナインと純度が高くないものである。これはたんに配線基板として用いるため、またチップとのαが、大きく違わないことから、採用され、コスト、環境の意味で有効である。

図７、図８は、インターポーザ１０にキャビティ４０が形成され、そこにチップ４１がフェイスアップで実装され、電極は、インターポーザの表面から裏面に延在されるものである。

インターポーザ１０は、今まで説明したとおり、不純物が混入された基板を用い、その中央には、キャビティ４０が設けられている。基板の裏面、表面およびキャビティの内壁は、全て絶縁膜で絶縁処理され、チップ４１がキャビティ４０内に接着材で固定されている。そしてチップの厚みは、キャビティの深さよりも若干薄く形成され、インターポーザ表面とチップ表面の凹部を同一面とするために、絶縁樹脂等で全体を被覆してある。この絶縁樹脂４２の流動性によりその表面は、実質フラットになる。また流動性が少なく平坦さが乏しい場合は、平坦化加工を施して平坦化される。

更にこの絶縁樹脂４２は、チップ４１上の電極の部分が開口され、チップ４１側より貫通電極２４に対応する表面電極４３まで延在されている。そしてこの表面電極４３から貫通電極２４を介して裏面電極２３と電気的に接続されている。

図８は、図３の説明と同じ構造の貫通電極構造であり、それ以外実質同じである。

続いて、研磨・研削により発生したＳｉ粉体を成型・焼結する方法について、図９を参照して説明する。

先ずＳｉから成る粉体を用意する。図面では７μｍ以下となっているが、図１０で示すような粒度分布でも良い。

どちらにしても次の工程でこの粉体を粉砕・混合する工程に入るからである。この粉砕・混合工程は、粉体を収納できる円柱状のポット５０が用意され、中に入っているボールミル５１により粉砕される。これは、ポット５０全体が回転され、ボールミルの転がりにより粉砕される。図１０で示されるように粉体のサイズ大きい場合、この粉砕時間を多くすることで、だいたい所望の粒度分布を実現できる。ポットの図の横には、１μｍ以下と説明されているが、この限りでない。

続いて、バインダをポット５０に入れ、混練する。図に示すようにＳｉの粉体の周りにバインダ５３が付着され、スラリー化される。このバインダは、主に接着性の糊がメインで、アクリル樹脂、または／およびブチラール等の有機物から成る。そしてこの中に焼結促進剤として、酸化マンガン、酸化チタン等の複合酸化物（金属酸化物）が配合されている。

よって図で示すように、Ｓｉの粉体の周りを、このバインダーが覆うようになる。そして成型加工に入る。

ここでは、円柱状、四角柱状に成型でき、それを焼結すれば、有機物からなる糊状物質は、炭酸ガスとなって気化し、Ｓｉ粉体の回り、つまり粒界には、前記金属酸化物が存在して焼結されるため、絶縁性の向上が図れる。

またＳｉは、微小粉体であるため、Ｓｉがシリコン酸化物に変換される恐れがある。よって非酸化雰囲気、例えば窒素雰囲気、水素雰囲気、または両者の混合雰囲気で焼結すれば、Ｓｉの酸化を抑えることができる。

基本的には、出来上がった焼結体は、Ｓｉの存在比率が全体の重量の５割以上が好ましい。

またセラミックと同様に成型時は、グリーンシートの如きものであるため、ビア、つまり図１の貫通孔、図７のキャビティは、パンチまたは金型を使って押圧することで、簡単に加工することができる。当然ながら、焼結時に収縮するため、寸法精度に若干の難点があるが、その収縮率の考慮により、寸法精度を出すこともできる。

この焼結体をインターポーザとして活用すれば、αがほぼ一致する以外に、以下のメリットも有する。例えば表面および／または裏面をエッチングすることで、Ｓｉ粉体の界面、つまり粒界に沿ってエッチングすることができ、面に凹凸を形成することができる。よって有機系、無機系の絶縁膜を形成しても、密着性を向上させることができる。例えば絶縁樹脂等は、顕著である。

貫通孔は、焼結した後に、ドリル等で孔を開けても良い。また貫通電極、表面電極、裏面電極そして絶縁層等は、図１、図７に示す構造であり、具体的説明は省略する。

以上、焼結体では、Ｓｉの純度が５０％以上、単結晶、多結晶では、Ｓｉの純度が９０〜９９％のインターポーザは、αが殆ど一致し、安価に実現できる。そのため、チップを載せても応力を抑止でき、劣化を防止できる。

また半導体の研磨・研削工程で発生するＳｉ屑では、Ｂ、ＰまたはＡｓ等の拡散領域の導電形を決定する不純物が混入されている。よって単結晶、多結晶の基板にまれにＰまたはＮ型の領域が発生する。

またこの導電領域の上に配線等が形成されることで、寄生容量、寄生素子が形成されることも考慮し、基板は、ＶＣＣ、ＧＮＤ等の所定の電位に固定しても良い。

またこのインターポーザは、メインはチップの実装として活用されるが、他には、薄膜系の太陽電池を被膜しても良いし、センサ、例えばＳＡＷ フィルタ、水晶振動子等を設けても良い。

本発明の実装基板を説明する図である。 Ｓｉ屑の発生工程を説明する図である。 本発明の実装基板を説明する図である。 本発明の基板裏面を説明する図である。 本発明の実装基板の応用例を説明する図である。 本発明の実装基板の応用例を説明する図である 本発明の実装基板を説明する図である。 本発明の実装基板を説明する図である。 Ｓｉ粉体の焼結方法を説明する図である。 Ｓｉ粉体の粒度分布を説明する図である。 Ｓｉインゴットの製造方法を説明する図である。

符号の説明

１３：チップ
１４：積層チップ
１５：バンプ
１６：インターポーザ
１７：貫通電極
１９：実装基板
２０：基板
２１：貫通電極
２２：表面電極
２３：裏面電極
２４：貫通孔
２５：絶縁膜
２６：不純物

Claims (17)

1. Ｓｉから成る半導体チップを実装するＳｉから成る実装基板であって、
   前記基板の表面には、前記半導体チップに設けられたパッド電極に対応して少なくとも一層の表面電極が設けられ、前記基板の裏面には、前記表面電極と電気的に接続された少なくとも一層の裏面電極が設けられ、
   前記基板のＳｉ純度は、９９％以下である事を特徴としたＳｉから成る実装基板。
2. 前記Ｓｉから成る基板は、研磨、研削またはソーウィングによって発生するＳｉ屑の溶融物が含まれ、ＰまたはＮ型の不純物、電極材料から成る不純物または研磨、研削またはソーウィングの加工部材の構成材料から成る不純物が含まれる請求項１に記載のＳｉから成る実装基板。
3. 前記Ｓｉから成る基板には、Ｂ、Ｐ、Ａｓ、Ａｌ、ＣｕまたはＦｅの少なくともひとつが含まれる請求項１に記載のＳｉから成る実装基板。
4. ９９％を超える純度のＳｉよりも硬度がある請求項１、請求項２または請求項３に記載のＳｉから成る実装基板。
5. 多結晶から成る請求項１、請求項２または請求項３に記載のＳｉから成る実装基板。
6. 前記基板の表よりも基板の裏側の方が、その粗度が大きい請求項１、請求項２または請求項３に記載のＳｉから成る実装基板。
7. 前記基板の表には、絶縁層を介して表面電極または表面配線が多層に設けられ、基板の裏には、少なくとも単層の裏面電極または少なくとも単層の裏面配線が設けられる請求項６に記載のＳｉから成る実装基板。
8. 前記Ｓｉから成る実装基板は、研磨、研削またはソーウィングによって発生するＳｉ屑を焼結して成る焼結体である請求項１〜請求項４のいずれかに記載のＳｉから成る実装基板。
9. 前記焼結体のＳｉの平均粒径が１μｍ以下である請求項８に記載のＳｉから成る実装基板。
10. 前記焼結体のグレインバンダリには、焼結促進剤としての金属酸化物が含まれる請求項８または請求項９に記載のＳｉから成る実装基板。
11. 前記金属酸化物は、酸化マンガンおよび酸化チタンの複合酸化物である請求項１０に記載のＳｉから成る実装基板。
12. 前記基板の表から裏側に渡り設けられる貫通ビアは、焼成前のグリーンシートの際に、パンチ加工または金型加工によって形成されている請求項８〜請求項１１のいずれかに記載のＳｉから成る実装基板。
13. 前記Ｓｉから成る実装基板の上にＳｉから成る半導体チップが実装される請求項１〜請求項１２のいずれかに記載の半導体モジュール。
14. 前記Ｓｉから成る半導体チップが設けられた前記Ｓｉから成る実装基板が、樹脂から成る実装基板上に実装される請求項１〜請求項１２のいずれかに記載の半導体モジュール。
15. 前記Ｓｉから成る実装基板は、Ｐ型またはＮ型の拡散領域が形成される請求項１〜請求項７のいずれかに記載のＳｉから成る実装基板。
16. 前記Ｓｉから成る実装基板は、Ｐ型またはＮ型の不純物が拡散され、前記表面電極または表面配線、または前記裏面電極または裏面配線との寄生容量を抑止するために、所望の電圧に固定される請求項７に記載のＳｉから成る実装基板。
17. 前記Ｓｉから成る実装基板には、薄膜の太陽電池が形成される請求項７に記載の半導体モジュール。
    

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