JP2008129435A - データラッチ回路及び液晶表示装置 - Google Patents

Abstract

【課題】消費電力の低減を図るデータラッチ回路および液晶表示装置を提供する。
【解決手段】デジタル信号の振幅（０−３Ｖ）よりも大きな電源電位ＶＤＤ（５Ｖ）を有する電源にＴＦＴ１３，１４を介して接続されたインバータ１１，１２で構成された記憶回路と、デジタル信号が印加されるデータバスラインとをＴＦＴ１６を介して接続し、サンプリング信号ＳによってＴＦＴ１３，１４，１６を制御する。これにより、入力されたデジタル信号の振幅（０−３Ｖ）より大きな出力（０−５Ｖ）が得られるので、低電位でデジタル信号を転送することが可能となる。また、デジタル信号の高電位側の電位（３Ｖ）と低電位側の電位（０Ｖ）の中間の電位ＶＤＣ／２（１．５Ｖ）を記憶回路のもう一方の入力端子に入力することにより、入力されるデジタル信号の逆相の信号を入力する必要がなくなるので、必要な素子の数を減らすことができ、消費電力の低減を図ることができる。
【選択図】図１

Description

本発明は、デジタルデータをラッチするデータラッチ回路に関し、特に、液晶表示装置に用いられるデータラッチ回路に関する。

アクティブマトリックス型の液晶表示装置は、ガラス基板上に信号線と走査線をマトリックス状に配置し、信号線と走査線の交点に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を形成して画素を構成している。近年では、信号線を駆動する信号線駆動回路や走査線を駆動する走査線駆動回路などもＴＦＴを用いてガラス基板上に形成した駆動回路一体型の液晶表示装置が開発されている。

図７は、駆動回路一体型の液晶表示装置の構成を示すブロック図である。同図に示す液晶表示装置は、マトリックス状に配置された複数の走査線４および複数の信号線５との交点に画素１００が形成された表示部１と、走査線４を駆動する走査線駆動回路２と、信号線５を駆動する信号線駆動回路３とを備えており、画素１００は、ＴＦＴ１０１、液晶１０２および補助容量１０３などにより構成される。信号線駆動回路３は、シフトレジスタ３１、サンプリングラッチ回路３２、ロードラッチ回路３３およびデジタルアナログ変換回路３４を備えている。以下、同図に示す液晶表示装置の動作について説明する。

信号線駆動回路３に入力されたデジタル映像信号は、シフトレジスタ３１からのタイミング信号によりサンプリングラッチ回路３２にラッチされる。サンプリングラッチ回路３２で順次ラッチされたデジタル映像信号は、ロードラッチ回路３３により同タイミングでラッチされ、デジタルアナログ変換回路３４によりアナログ信号に変換されて、信号線５に印加される。走査線駆動回路２が走査線４に走査線信号を印加することにより、信号線５に入力された映像信号が画素１００に書き込まれ、画像が表示される。

液晶表示装置では低消費電力が重要視されるが、デジタル映像信号を転送するバスラインは容量負荷として無視できない大きさであり、バスラインへの充放電により消費を少なくするためにできるだけデジタル映像信号を低電圧で転送するのが好ましい。消費電力の低減を図るデータラッチ回路として特許文献１に記載のものが知られている。
特開２００２−１８９４３９号公報

しかしながら、ガラス基板上に構成されるＴＦＴはクリスタルシリコンに比べて閾値が高く、移動度が低いため、メモリー回路の電源電圧を下げることが困難である。また、液晶を駆動するための電圧は決まっているので、回路の電源電圧を自由に決めることができない場合が多い。

本発明は、上記に鑑みてなされたものであり、その課題とするところは、消費電力の低減を図るデータラッチ回路および液晶表示装置を提供することにある。

第１の本発明に係るデータラッチ回路は、デジタル信号が印加されるデータバスラインと、基準電位と電源電位との差がデジタル信号の振幅よりも大きな電源電位を有する第１の電源と、第１の電源により電力を供給される第１および第２のインバータと、第１および第２のインバータの入力端子と出力端子を互いにループ状に接続して構成した記憶回路と、データバスラインと第１または第２のインバータの入力端子のいずれか一方とに接続され、デジタル信号を記憶回路に書き込むサンプリング期間中はオンする第１のスイッチング素子と、デジタル信号の高電位側の電位と低電位側の電位の中間の電位を有する第２の電源と、第２の電源と第１または第２のインバータの入力端子のうちデータバスラインを接続していない方の入力端子とに接続され、サンプリング期間中はオンする第２のスイッチング素子と、を有することを特徴とする。

本発明にあっては、基準電位と電源電位との差がデジタル信号の振幅よりも大きな電源電位を有する第１の電源により駆動される第１および第２のインバータにより記憶回路を構成することにより、入力されたデジタル信号より振幅の大きな出力が得られるので、低電位でデジタル信号を転送することが可能となり、デジタル信号の転送の際の充放電による電力消費が低減される。また、デジタル信号の高電位側の電位と低電位側の電位の中間の電位を記憶回路に入力することにより、入力されるデジタル信号の逆相の信号を入力する必要がなくなるので、必要な素子の数が減らすことができる。

上記データラッチ回路において、第１の電源と第１および第２のインバータの電源端子との間にそれぞれ配置され、サンプリング期間以外の期間にオンする第３および第４のスイッチング素子を有することを特徴とする。

本発明にあっては、第１の電源と第１および第２のインバータとの間にそれぞれスイッチング素子を備え、デジタル信号が入力されるサンプリング期間中は第１および第２のインバータへの電力の供給を停止し、サンプリング期間以外の期間に電力を供給することにより、サンプリング期間に入力されたデータをラッチし、サンプリング期間以外の期間により振幅の大きなデジタル信号として出力することを可能とする。

上記データラッチ回路において、第１および第２のインバータの出力端子にそれぞれ接続され、サンプリング期間以外の期間にオンする第５および第６のスイッチング素子を有することを特徴とする。

本発明にあっては、第１および第２のインバータの出力のそれぞれにスイッチング素子を備え、サンプリング期間中はスイッチング素子をオフし、サンプリング期間以外の期間にスイッチング素子をオンすることで、サンプリング期間に入力されたデータをラッチし、より振幅の大きなデジタル信号として出力をすることを可能とする。

第２の本発明に係る液晶表示装置は、マトリックス状に配置された複数の走査線および複数の信号線と、走査線と信号線との交点に配置された表示素子と、走査線を駆動する走査線駆動回路と、上記いずれかのデータラッチ回路と、データラッチ回路の出力をデジタルアナログ変換し、信号線に入力するデジタルアナログ変換回路と、を有することを特徴とする。

本発明によれば、消費電力の低減を図るデータラッチ回路および液晶表示装置を提供することができる。

［第１の実施の形態］
図１は、第１の実施の形態におけるデータラッチ回路の構成を示す回路図である。同図に示すデータラッチ回路は、図７に示した液晶表示装置のサンプリングラッチ回路３２などに用いられ、入力された映像信号をシフトレジスタ３１からのタイミング信号によりラッチし、ロードラッチ回路３３に出力するものである。

図１に示すデータラッチ回路は、入力端子と出力端子が互いにループ状に接続されたインバータ１１，１２により構成された記憶回路と、電源電位ＶＤＤを有する電源とインバータ１１，１２の電源端子との間に配置されたＰ型ＴＦＴ１３，１４と、インバータ１２の入力端子に接続され、デジタル信号が記憶回路に入力するか否かを制御するＮ型ＴＦＴ１６と、インバータ１１の入力端子に接続され、デジタル信号の高電位側の電位ＶＤＣと低電位側の電位ＶＳＳの中間の電位ＶＤＣ／２を記憶回路に入力するか否かを制御するＮ型ＴＦＴ１５と、を備えており、Ｐ型ＴＦＴ１３，１４およびＮ型ＴＦＴ１５，１６は、データバスラインに印加されるデジタル信号を記憶回路に書き込むサンプリング期間を定めるサンプリング信号Ｓによって制御されている。

電源電位ＶＤＤは５Ｖであり、データバスラインに印加されるデジタル信号の高電位側の電位ＶＤＣ（３Ｖ）よりも大きい。インバータ１１の入力端子に印加される電位ＶＤＣ／２は１．５Ｖである。図１に示すように、サンプリング信号Ｓで制御されるＴＦＴ１３，１４，１５，１６を備えることにより、入力されるデジタル信号よりも大きな電圧で記憶回路を駆動することができるので、低電位でデジタル信号を転送することが可能となり、デジタル信号の転送の際の充放電による電力消費が低減される。また、デジタル信号の高電位側の電位ＶＤＣと低電位側の電位ＶＳＳの中間の電位ＶＤＣ／２を記憶回路に入力することにより、デジタル信号がハイレベル（ＶＤＣ）のときには、ＶＤＣ／２がローレベルとなり、デジタル信号がローレベル（ＶＳＳ）のときには、ＶＤＣ／２がハイレベルとなるので、入力されるデジタル信号の逆相の信号を入力する必要がなくなり、必要な素子の数が減らすことができる。インバータ１１の入力端子に印加する電位は、デジタル信号の高電位側の電位ＶＤＣと低電位側の電位ＶＳＳのちょうど中間の電位ＶＤＣ／２でなくても、インバータ１１，１２がデジタル信号のハイレベル、ローレベルを識別できる電位であればよい。

図２は、図１の回路のインバータ１１，１２の構成を示す回路図である。同図に示すように、インバータ１１，１２は、ゲート電極およびドレイン電極をそれぞれ接続したＰ型ＴＦＴとＮ型ＴＦＴにより構成されており、ゲート電極を接続した点がインバータ１１，１２の入力端子ＩＮとなり、ドレイン電極を接続した点がインバータ１１，１２の出力端子ＯＵＴとなる。Ｐ型ＴＦＴのソース電極は、サンプリング信号Ｓにより制御されるＰ型ＴＦＴを介して電源電位ＶＤＤに接続され、Ｎ型ＴＦＴのソース電極は、基準電位ＶＳＳに接続されている。サンプリング信号Ｓがハイレベルのときには、電源電位に接続したＰ型ＴＦＴがオフするので出力端子ＯＵＴは、ハイインピーダンスか基準電位ＶＳＳとなり、サンプリング信号Ｓがローレベルで入力端子ＩＮに入力される信号がローレベルのときには、出力端子ＯＵＴの出力はハイレベル（ＶＤＤ）となる。

次に、図１に示すデータラッチ回路の動作について、図３の動作タイミング図を用いて説明する。

時刻ｔ１においてサンプリング信号Ｓがハイレベルになると、Ｐ型ＴＦＴ１３，１４はオフし、Ｎ型ＴＦＴ１５，１６がオンとなる。このとき、インバータ１１，１２と電源とが切り離されるとともに、図１に示すノードＡには、データバスラインのデジタル信号が印加され、ノードＢには、ＶＤＣ／２の電位が印加される。時刻ｔ２においてデジタル信号がハイレベルになると、ノードＡの電位もデジタル信号のハイレベルの電位ＶＤＣとなる。

時刻ｔ３においてサンプリング信号Ｓがローレベルになると、Ｐ型ＴＦＴ１３，１４はオンし、Ｎ型ＴＦＴ１５，１６がオフとなる。このとき、インバータ１１，１２には電源が供給されるとともに、デジタル信号の入力が遮断される。記憶回路では、ノードＡとノードＢでデジタル信号とＶＤＣ／２との電位の比較が行われ、高い電位を有するノードはＶＤＤに、低い電位を有するノードはＶＳＳになる。

図４は、第１の実施の形態における別のデータラッチ回路の構成を示す回路図である。同図に示すデータラッチ回路は、図１に示したものに対してインバータ１１，１２の代わりにクロックドインバータ４１，４２を用いたものである。クロックドインバータ４１，４２は、図５に示すように、４つのＴＦＴを直列に接続した構成をしており、電源電位ＶＤＤおよび基準電位ＶＳＳに接続されたＴＦＴのゲート電極にはサンプリング信号Ｓ、サンプリング信号Ｓの逆相の信号／Ｓが入力される。サンプリング信号Ｓがハイレベルになると、電源電位ＶＤＤおよび基準電位ＶＳＳに接続されたＴＦＴがオフし、出力端子ＯＵＴはハイインピーダンス状態となる。

したがって、本実施の形態によれば、デジタル信号の振幅（０−３Ｖ）よりも大きな電源電位ＶＤＤ（５Ｖ）を有する電源にＴＦＴ１３，１４を介して接続されたインバータ１１，１２で構成された記憶回路と、デジタル信号が印加されるデータバスラインとをＴＦＴ１６を介して接続し、記憶回路にデータを書き込むサンプリング期間を定めるサンプリング信号ＳによってＴＦＴ１３，１４，１５，１６を制御することにより、入力されたデジタル信号の振幅（０−３Ｖ）より大きな出力（０−５Ｖ）が得られるので、低電位でデジタル信号を転送することが可能となり、デジタル信号の転送の際の充放電による電力消費が低減される。また、デジタル信号の高電位側の電位（３Ｖ）と低電位側の電位（０Ｖ）の中間の電位ＶＤＣ／２（１．５Ｖ）を記憶回路のもう一方の入力端子に入力することにより、入力されるデジタル信号の逆相の信号を入力する必要がなくなるので、必要な素子の数を減らすことができる。

［第２の実施の形態］
図６は、第２の実施の形態におけるデータラッチ回路の構成を示す回路図である。同図に示すデータラッチ回路は、第１の実施の形態のようにインバータの電源端子にＴＦＴを接続するのではなく、インバータ６１，６２の出力端子にＴＦＴ６３，６４を接続し、サンプリング信号Ｓによりオン・オフを制御するものである。その他の構成については、第１の実施の形態と同様であるので説明を省略する。

サンプリング信号Ｓがハイレベルのときには、インバータ６１，６２の出力端子に接続されたＴＦＴ６３，６４はオフとなり、ＶＤＣ／２の電源、データバスラインに接続されたＴＦＴ６５，６６がオンとなるので、ノードＡにはデータバスラインのデジタル信号が印加され、ノードＢにはＶＤＣ／２の電位が印加される。サンプリング信号Ｓがハイレベルからローレベルへ変化するときに、ＴＦＴ６３，６４がオンに、ＴＦＴ６５，６６がオフになり、入力されたデジタル信号の値がラッチされる。インバータ６１，６２はＶＤＤで駆動されているので、高い電位を有するノードの電位はＶＤＤに、低い電位を有するノードの電位はＶＳＳとなり、入力されたデジタル信号の振幅よりも大きな出力を得ることができる。

したがって、本実施の形態によれば、デジタル信号の振幅（０−３Ｖ）よりも大きな電源電位ＶＤＤ（５Ｖ）により駆動されるインバータ６１，６２により構成された記憶回路の出力端子にＴＦＴ６３，６４を接続し、記憶回路とデジタル信号が印加されるデータバスラインとをＴＦＴ６６を介して接続して、サンプリング信号ＳによってＴＦＴ６３，６４，６５，６６を制御することにより、入力されたデジタル信号の振幅（０−３Ｖ）より大きな出力（０−５Ｖ）が得られるので、低電位でデジタル信号を転送することが可能となり、デジタル信号の転送の際の充放電による電力消費が低減される。

第１の実施の形態におけるデータラッチ回路の構成を示す回路図である。 図１の回路のインバータの構成を示す回路図である。 図１の回路の動作タイミング図である。 第１の実施の形態における別のデータラッチ回路の構成を示す回路図である。 図４の回路のクロックドインバータの構成を示す回路図である。 第２の実施の形態におけるデータラッチ回路の構成を示す回路図である。 従来の駆動回路一体型の液晶表示装置の構成を示すブロック図である。

符号の説明

１…表示部
２…走査線駆動回路
３…信号線駆動回路
４…走査線
５…信号線
１１，１２，６１，６２…インバータ
４１，４２…クロックドインバータ
１３，１４，１５，１６，４３，４４，６３，６４，６５，６６…ＴＦＴ
１００…画素
１０１…ＴＦＴ
１０２…液晶
１０３…補助容量

Claims (4)

1. デジタル信号が印加されるデータバスラインと、
   基準電位と電源電位との差が前記デジタル信号の振幅よりも大きな電源電位を有する第１の電源と、
   前記第１の電源により電力を供給される第１および第２のインバータと、
   前記第１および第２のインバータの入力端子と出力端子を互いにループ状に接続して構成した記憶回路と、
   前記データバスラインと前記第１または第２のインバータの入力端子のいずれか一方とに接続され、前記デジタル信号を前記記憶回路に書き込むサンプリング期間中はオンする第１のスイッチング素子と、
   前記デジタル信号の高電位側の電位と低電位側の電位の中間の電位を有する第２の電源と、
   前記第２の電源と前記第１または第２のインバータの入力端子のうち前記データバスラインを接続していない方の入力端子とに接続され、前記サンプリング期間中はオンする第２のスイッチング素子と、
   を有することを特徴とするデータラッチ回路。
2. 前記第１の電源と前記第１および第２のインバータの電源端子との間にそれぞれ配置され、前記サンプリング期間以外の期間にオンする第３および第４のスイッチング素子を有することを特徴とする請求項１記載のデータラッチ回路。
3. 前記第１および第２のインバータの出力端子にそれぞれ接続され、前記サンプリング期間以外の期間にオンする第５および第６のスイッチング素子を有することを特徴とする請求項１記載のデータラッチ回路。
4. マトリックス状に配置された複数の走査線および複数の信号線と、
   前記走査線と前記信号線との交点に配置された表示素子と、
   前記走査線を駆動する走査線駆動回路と、
   請求項１乃至３のいずれかに記載のデータラッチ回路と、
   前記データラッチ回路の出力をデジタルアナログ変換し、前記信号線に入力するデジタルアナログ変換回路と、
   を有することを特徴とする液晶表示装置。

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