JP2002350808A - 駆動回路および表示装置 - Google Patents
駆動回路および表示装置Info
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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- G09G3/3685—Details of drivers for data electrodes
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-
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- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
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Abstract
(57)【要約】
【課題】アナログバッファ回路の消費電流を低減するこ
とが可能な駆動回路を提供することである。 【解決手段】この駆動回路は、入力されるデータの電位
に応じた電位を出力するとともに、データをデータ線に
供給するためのアナログバッファ回路１と、データ線へ
データを供給する時以外は、アナログバッファ回路１を
実質的に停止させるためのバッファ制御回路２とを備え
ている。
とが可能な駆動回路を提供することである。 【解決手段】この駆動回路は、入力されるデータの電位
に応じた電位を出力するとともに、データをデータ線に
供給するためのアナログバッファ回路１と、データ線へ
データを供給する時以外は、アナログバッファ回路１を
実質的に停止させるためのバッファ制御回路２とを備え
ている。
Description
【０００１】
【発明の属する技術分野】この発明は、駆動回路および
表示装置に関し、特に、データ線にデータを供給する駆
動回路および表示装置に関する。
表示装置に関し、特に、データ線にデータを供給する駆
動回路および表示装置に関する。
【０００２】
【従来の技術】従来、データ線にデータを供給する駆動
回路および表示装置が知られている。たとえば、液晶表
示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉ
ｓｐｌａｙ）や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎ
ｅｓｃｅｎｃｅ）などのデジタルビデオ信号が入力され
る表示装置において、デジタルビデオ信号をデジタル／
アナログ変換してデータ線にビデオ信号（データ）を書
き込む方式が知られている。以下、本願明細書では、液
晶表示装置（ＬＣＤ）を例にとって説明する。
回路および表示装置が知られている。たとえば、液晶表
示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉ
ｓｐｌａｙ）や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎ
ｅｓｃｅｎｃｅ）などのデジタルビデオ信号が入力され
る表示装置において、デジタルビデオ信号をデジタル／
アナログ変換してデータ線にビデオ信号（データ）を書
き込む方式が知られている。以下、本願明細書では、液
晶表示装置（ＬＣＤ）を例にとって説明する。
【０００３】近年、ポリシリコンＴＦＴ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いた小型ＬＣＤの
需要の増加に伴って、ＬＣＤパネルおよび外部制御ＩＣ
を含めた表示システムの低消費電力化と、周辺機器のデ
ジタル化に対応するデジタルインターフェース化の要求
とが高まっている。特に、ビデオ信号のデジタル化への
要求は高く、開発が急がれている。ビデオ信号をデジタ
ル化するには、表示パネルの内部にデジタルビデオ信号
をアナログビデオ信号に変換するＤＡＣ（Ｄｉｇｉｔａ
ｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：デジタル／ア
ナログ変換部）を内蔵する必要がある。このように、表
示パネルにデジタル／アナログ変換部を内蔵した液晶表
示装置は、たとえば、特開平７−２６１７１４号公報
（第１公報）や特開２０００−１６５２４３号公報（第
２公報）などに開示されている。
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いた小型ＬＣＤの
需要の増加に伴って、ＬＣＤパネルおよび外部制御ＩＣ
を含めた表示システムの低消費電力化と、周辺機器のデ
ジタル化に対応するデジタルインターフェース化の要求
とが高まっている。特に、ビデオ信号のデジタル化への
要求は高く、開発が急がれている。ビデオ信号をデジタ
ル化するには、表示パネルの内部にデジタルビデオ信号
をアナログビデオ信号に変換するＤＡＣ（Ｄｉｇｉｔａ
ｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：デジタル／ア
ナログ変換部）を内蔵する必要がある。このように、表
示パネルにデジタル／アナログ変換部を内蔵した液晶表
示装置は、たとえば、特開平７−２６１７１４号公報
（第１公報）や特開２０００−１６５２４３号公報（第
２公報）などに開示されている。
【０００４】図９は、上記第１公報に開示された従来の
一例による液晶表示装置（ＬＣＤ）を示したブロック図
である。図９を参照して、この従来の一例による液晶表
示装置は、水平走査回路１０１と、垂直走査回路１０２
と、画素部１０３と、デジタル／アナログ変換回路１０
４と、スイッチ１０５とを備えている。画素部１０３を
構成する各画素は、トランジスタ１３１と、容量１３２
と、液晶１３３とを含んでいる。
一例による液晶表示装置（ＬＣＤ）を示したブロック図
である。図９を参照して、この従来の一例による液晶表
示装置は、水平走査回路１０１と、垂直走査回路１０２
と、画素部１０３と、デジタル／アナログ変換回路１０
４と、スイッチ１０５とを備えている。画素部１０３を
構成する各画素は、トランジスタ１３１と、容量１３２
と、液晶１３３とを含んでいる。
【０００５】図９に示した従来の一例による液晶表示装
置の概略的な動作としては、デジタルビデオ信号をデジ
タル／アナログ変換回路１０４によってアナログ信号に
変換した後、水平アドレスと垂直アドレスとで選択され
た各画素を直接駆動する。この方式は、各画素ごとにア
ナログビデオデータを書き込む方式であり、点順次駆動
方式と呼ばれる。
置の概略的な動作としては、デジタルビデオ信号をデジ
タル／アナログ変換回路１０４によってアナログ信号に
変換した後、水平アドレスと垂直アドレスとで選択され
た各画素を直接駆動する。この方式は、各画素ごとにア
ナログビデオデータを書き込む方式であり、点順次駆動
方式と呼ばれる。
【０００６】しかしながら、このような点順次駆動方式
におけるビデオデータの書き込み時間は、水平クロック
（ＣＫＨ）の周期に依存するので、短い時間内に書き込
みを行う必要がある。このため、図９に示した従来の一
例による液晶表示装置では、デジタル／アナログ変換回
路１０４に大きな電流駆動能力が必要である。このよう
に大きな電流駆動能力を有するデジタル／アナログ変換
回路１０４では、デジタル／アナログ変換回路１０４で
消費される電流が増加するという問題点がある。
におけるビデオデータの書き込み時間は、水平クロック
（ＣＫＨ）の周期に依存するので、短い時間内に書き込
みを行う必要がある。このため、図９に示した従来の一
例による液晶表示装置では、デジタル／アナログ変換回
路１０４に大きな電流駆動能力が必要である。このよう
に大きな電流駆動能力を有するデジタル／アナログ変換
回路１０４では、デジタル／アナログ変換回路１０４で
消費される電流が増加するという問題点がある。
【０００７】そこで、従来、デジタル／アナログ変換部
にアナログバッファを設けるとともに、アナログバッフ
ァによって駆動されるデータ線を１本にし、かつ、線順
次駆動方式を用いることによって、デジタル／アナログ
変換部での電流駆動能力を小さくすることが可能な液晶
表示装置が、上記第２公報に開示されている。図１０
は、この開示された従来の他の例による液晶表示装置
（ＬＣＤ）を示したブロック図である。図１０を参照し
て、この従来の他の例による液晶表示装置は、アナログ
基準電源２０１と、デコーダ２０２と、スイッチＳＷ１
１、ＳＷ１２、ＳＷ１３、・・・と、出力バッファ（ア
ナログバッファ）２０３と、アナログバッファ２０４と
を備えている。アナログバッファ２０４は、出力バッフ
ァ２０３の起動時の入力電位調整用に設けられており、
ＶＤＤ２を電源とする。
にアナログバッファを設けるとともに、アナログバッフ
ァによって駆動されるデータ線を１本にし、かつ、線順
次駆動方式を用いることによって、デジタル／アナログ
変換部での電流駆動能力を小さくすることが可能な液晶
表示装置が、上記第２公報に開示されている。図１０
は、この開示された従来の他の例による液晶表示装置
（ＬＣＤ）を示したブロック図である。図１０を参照し
て、この従来の他の例による液晶表示装置は、アナログ
基準電源２０１と、デコーダ２０２と、スイッチＳＷ１
１、ＳＷ１２、ＳＷ１３、・・・と、出力バッファ（ア
ナログバッファ）２０３と、アナログバッファ２０４と
を備えている。アナログバッファ２０４は、出力バッフ
ァ２０３の起動時の入力電位調整用に設けられており、
ＶＤＤ２を電源とする。
【０００８】スイッチＳＷ１１〜ＳＷ１８と、出力バッ
ファ２０３との間には、スイッチＳＷ１が設けられてい
る。また、アナログバッファ２０４と出力バッファ２０
３との間には、スイッチＳＷ３が設けられている。ま
た、出力バッファ２０３の一方入力端子には、寄生容量
Ｃ１が接続されている。
ファ２０３との間には、スイッチＳＷ１が設けられてい
る。また、アナログバッファ２０４と出力バッファ２０
３との間には、スイッチＳＷ３が設けられている。ま
た、出力バッファ２０３の一方入力端子には、寄生容量
Ｃ１が接続されている。
【０００９】なお、出力バッファ２０３に入力される基
準電位は、デジタルビデオデータ（Ｄ１，Ｄ２，Ｄ３）
に基づいてデコーダ２０２によって選択される。デコー
ダ２０２によって選択される基準電位は、アナログ基準
電源２０１において、電源間（ＶＤＤ１とＧＮＤ）を抵
抗分割することによって生成する。
準電位は、デジタルビデオデータ（Ｄ１，Ｄ２，Ｄ３）
に基づいてデコーダ２０２によって選択される。デコー
ダ２０２によって選択される基準電位は、アナログ基準
電源２０１において、電源間（ＶＤＤ１とＧＮＤ）を抵
抗分割することによって生成する。
【００１０】ここで、図１０に示した従来の他の例によ
る液晶表示装置では、図９に示した従来の一例による液
晶表示装置と異なり、線順次駆動方式を採用している。
線順次駆動方式とは、書き込み信号がＨレベルの期間の
間に、その垂直走査回路に繋がる１本分の赤、緑または
青のいずれかのデータを一斉に書き込む方式である。ま
た、図１０に示した他の例による液晶表示装置では、デ
ータ線１本につき１つの出力バッファ２０３を設けてい
る。
る液晶表示装置では、図９に示した従来の一例による液
晶表示装置と異なり、線順次駆動方式を採用している。
線順次駆動方式とは、書き込み信号がＨレベルの期間の
間に、その垂直走査回路に繋がる１本分の赤、緑または
青のいずれかのデータを一斉に書き込む方式である。ま
た、図１０に示した他の例による液晶表示装置では、デ
ータ線１本につき１つの出力バッファ２０３を設けてい
る。
【００１１】図１０に示した線順次駆動方式を用いる従
来の他の例による液晶表示装置では、上記のように、出
力バッファ（アナログバッファ）２０３が駆動する負荷
がデータ線１本分であるので、駆動能力を比較的小さく
することができる。これにより、出力バッファ２０３お
よびアナログバッファ２０４によって消費される電流を
小さくすることができる。また、線順次駆動方式である
ので、書き込み時間を十分に確保することができる。こ
れにより、書き込みデータの精度も高くすることができ
る。
来の他の例による液晶表示装置では、上記のように、出
力バッファ（アナログバッファ）２０３が駆動する負荷
がデータ線１本分であるので、駆動能力を比較的小さく
することができる。これにより、出力バッファ２０３お
よびアナログバッファ２０４によって消費される電流を
小さくすることができる。また、線順次駆動方式である
ので、書き込み時間を十分に確保することができる。こ
れにより、書き込みデータの精度も高くすることができ
る。
【００１２】
【発明が解決しようとする課題】しかしながら、図１０
に示した従来の他の例による液晶表示装置では、データ
線１本に２個のアナログバッファ（出力バッファ２０３
およびアナログバッファ２０４）を設けているので、デ
ータ線の数だけアナログバッファ回路の数が増加する。
このため、全体で見た場合、アナログバッファ回路の消
費電流が大きくなる。特に、アナログバッファ回路は、
電流を消費しながら所望の電位に調整する機能をカレン
トミラー型回路により行う場合が多いので、動作特性
上、動作中は常に貫通電流が流れている。このため、消
費電流が大きくなる傾向にある。
に示した従来の他の例による液晶表示装置では、データ
線１本に２個のアナログバッファ（出力バッファ２０３
およびアナログバッファ２０４）を設けているので、デ
ータ線の数だけアナログバッファ回路の数が増加する。
このため、全体で見た場合、アナログバッファ回路の消
費電流が大きくなる。特に、アナログバッファ回路は、
電流を消費しながら所望の電位に調整する機能をカレン
トミラー型回路により行う場合が多いので、動作特性
上、動作中は常に貫通電流が流れている。このため、消
費電流が大きくなる傾向にある。
【００１３】このような状況下において、図１０に示し
た従来の他の例による液晶表示装置では、出力バッファ
２０３を常に動作させているため、消費電流が大きくな
るという問題点があった。また、データ線１本ごとに１
つずつ出力バッファ２０３を設けているので、出力バッ
ファ２０３に貫通電流があると、これによっても消費電
流が大きくなるという問題点があった。
た従来の他の例による液晶表示装置では、出力バッファ
２０３を常に動作させているため、消費電流が大きくな
るという問題点があった。また、データ線１本ごとに１
つずつ出力バッファ２０３を設けているので、出力バッ
ファ２０３に貫通電流があると、これによっても消費電
流が大きくなるという問題点があった。
【００１４】また、図１０に示した従来の他の例による
液晶表示装置では、データ線１本ごとに１つずつ出力バ
ッファ２０３およびアナログバッファ２０４を設けてい
るため、出力バッファ２０３およびアナログバッファ２
０４の占有面積が大きくなるという問題点もあった。こ
のため、表示パネル内での画素部以外の部分（額縁部
分）の占める面積が大きくなり、表示装置の額縁が大き
くなってしまうという問題点もあった。
液晶表示装置では、データ線１本ごとに１つずつ出力バ
ッファ２０３およびアナログバッファ２０４を設けてい
るため、出力バッファ２０３およびアナログバッファ２
０４の占有面積が大きくなるという問題点もあった。こ
のため、表示パネル内での画素部以外の部分（額縁部
分）の占める面積が大きくなり、表示装置の額縁が大き
くなってしまうという問題点もあった。
【００１５】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
消費電流を低減することが可能な駆動回路を提供するこ
とである。
ためになされたものであり、この発明の１つの目的は、
消費電流を低減することが可能な駆動回路を提供するこ
とである。
【００１６】この発明のもう１つの目的は、上記の駆動
回路において、アナログバッファ回路の占有面積を小さ
くするとともに素子数を低減することである。
回路において、アナログバッファ回路の占有面積を小さ
くするとともに素子数を低減することである。
【００１７】この発明のさらにもう１つの目的は、低消
費電流化と装置コストの低減を図ることが可能で、か
つ、狭い額縁を有する表示装置を提供することである。
費電流化と装置コストの低減を図ることが可能で、か
つ、狭い額縁を有する表示装置を提供することである。
【００１８】
【課題を解決するための手段】請求項１による駆動回路
は、入力されるデータの電位に応じた信号を出力すると
ともに、データをデータ線に供給するためのアナログバ
ッファ回路と、データ線へデータを供給する時以外は、
アナログバッファ回路を実質的に停止させるためのバッ
ファ制御回路とを備えている。なお、本発明における信
号は、電位や電流のことを意味する。
は、入力されるデータの電位に応じた信号を出力すると
ともに、データをデータ線に供給するためのアナログバ
ッファ回路と、データ線へデータを供給する時以外は、
アナログバッファ回路を実質的に停止させるためのバッ
ファ制御回路とを備えている。なお、本発明における信
号は、電位や電流のことを意味する。
【００１９】請求項１では、上記のように、データ線へ
データを供給する時以外は、アナログバッファ回路を実
質的に停止させるためのバッファ制御回路を設けること
によって、アナログバッファ回路の動作時間を最小限に
することができるので、消費電流を低減することができ
る。
データを供給する時以外は、アナログバッファ回路を実
質的に停止させるためのバッファ制御回路を設けること
によって、アナログバッファ回路の動作時間を最小限に
することができるので、消費電流を低減することができ
る。
【００２０】請求項２による駆動回路は、請求項１の構
成において、アナログバッファ回路から出力されるデー
タをデータ線に転送するためのスイッチと、そのスイッ
チを制御するスイッチ制御信号を生成するためのスイッ
チ制御信号生成回路とを備えている。そして、バッファ
制御回路は、スイッチ制御信号に同期して、アナログバ
ッファ回路を動作させる。請求項２では、このように構
成することによって、容易に、データ線へデータを供給
する時のみアナログバッファ回路を動作させることがで
きる。
成において、アナログバッファ回路から出力されるデー
タをデータ線に転送するためのスイッチと、そのスイッ
チを制御するスイッチ制御信号を生成するためのスイッ
チ制御信号生成回路とを備えている。そして、バッファ
制御回路は、スイッチ制御信号に同期して、アナログバ
ッファ回路を動作させる。請求項２では、このように構
成することによって、容易に、データ線へデータを供給
する時のみアナログバッファ回路を動作させることがで
きる。
【００２１】請求項３による駆動回路は、請求項１また
は２の構成において、アナログバッファ回路は、複数の
データに対して１つ設けられている。
は２の構成において、アナログバッファ回路は、複数の
データに対して１つ設けられている。
【００２２】請求項３では、上記のように、複数のデー
タに対してアナログバッファ回路を１つ設けることによ
って、各データに対して１つずつアナログバッファ回路
を設ける場合に比べて、アナログバッファ回路の占有面
積を小さくすることができるとともに、素子数を低減す
ることができる。これにより、装置コストを低減するこ
とができるとともに、同時動作する素子数を低減するこ
とができるので、消費電流を低減することができる。ま
た、請求項３の駆動回路を、たとえば、表示装置に適用
して、画素部以外の周辺部（額縁部分）に位置するアナ
ログバッファ回路を複数のデータに対して共用化すれ
ば、その額縁部分の占有面積を小さくすることができ
る。その結果、狭い額縁の表示装置を得ることができ
る。
タに対してアナログバッファ回路を１つ設けることによ
って、各データに対して１つずつアナログバッファ回路
を設ける場合に比べて、アナログバッファ回路の占有面
積を小さくすることができるとともに、素子数を低減す
ることができる。これにより、装置コストを低減するこ
とができるとともに、同時動作する素子数を低減するこ
とができるので、消費電流を低減することができる。ま
た、請求項３の駆動回路を、たとえば、表示装置に適用
して、画素部以外の周辺部（額縁部分）に位置するアナ
ログバッファ回路を複数のデータに対して共用化すれ
ば、その額縁部分の占有面積を小さくすることができ
る。その結果、狭い額縁の表示装置を得ることができ
る。
【００２３】請求項４による駆動回路は、請求項３の構
成において、データ線にデータを順次転送する際に、各
データの転送タイミングをずらして転送する。請求項４
では、このように構成することによって、アナログバッ
ファ回路を複数のデータに対して共用化した場合にも、
複数のデータに対して容易にデータの転送を行うことが
できる。
成において、データ線にデータを順次転送する際に、各
データの転送タイミングをずらして転送する。請求項４
では、このように構成することによって、アナログバッ
ファ回路を複数のデータに対して共用化した場合にも、
複数のデータに対して容易にデータの転送を行うことが
できる。
【００２４】請求項５による駆動回路は、請求項１〜４
のいずれかの構成において、アナログバッファ回路に入
力されるアナログデータの基準電位を発生させるための
アナログ基準電位発生回路をさらに備え、アナログ基準
電位の両端の電位は、対極電位の反転に応じて反転す
る。請求項５では、このように構成することによって、
この請求項５の駆動回路を、たとえば、表示装置に適用
すれば、容易にデータ線に繋がる画素部を対極ＡＣ駆動
することができる。なお、対極ＡＣ駆動とは、ビデオデ
ータ信号を印加する画素の一方電極とは異なる他方電極
（対極）を交流動作させることによって、ビデオデータ
信号の振幅を半分にするデータ駆動方式をいう。このよ
うな対極ＡＣ駆動によって、低消費電流化を図ることが
できる。
のいずれかの構成において、アナログバッファ回路に入
力されるアナログデータの基準電位を発生させるための
アナログ基準電位発生回路をさらに備え、アナログ基準
電位の両端の電位は、対極電位の反転に応じて反転す
る。請求項５では、このように構成することによって、
この請求項５の駆動回路を、たとえば、表示装置に適用
すれば、容易にデータ線に繋がる画素部を対極ＡＣ駆動
することができる。なお、対極ＡＣ駆動とは、ビデオデ
ータ信号を印加する画素の一方電極とは異なる他方電極
（対極）を交流動作させることによって、ビデオデータ
信号の振幅を半分にするデータ駆動方式をいう。このよ
うな対極ＡＣ駆動によって、低消費電流化を図ることが
できる。
【００２５】請求項６における駆動回路は、請求項５の
構成において、アナログバッファ回路およびバッファ制
御回路は、正電位と負電位との間の電位で動作される。
請求項６では、このように構成することによって、対極
駆動の際に、ｎチャネルトランジスタのしきい値電圧よ
りも小さいアナログ基準電位がアナログバッファ回路に
入力された場合にも、容易にアナログバッファ回路を動
作させることができる。
構成において、アナログバッファ回路およびバッファ制
御回路は、正電位と負電位との間の電位で動作される。
請求項６では、このように構成することによって、対極
駆動の際に、ｎチャネルトランジスタのしきい値電圧よ
りも小さいアナログ基準電位がアナログバッファ回路に
入力された場合にも、容易にアナログバッファ回路を動
作させることができる。
【００２６】請求項７における駆動回路は、請求項１〜
６のいずれか１項に記載の駆動回路と、データ線に繋が
る画素部とを備えている。請求項７では、このように構
成することによって、低消費電流化と装置コストの低減
とを図ることができ、かつ、狭い額縁を有する表示装置
を提供することができる。
６のいずれか１項に記載の駆動回路と、データ線に繋が
る画素部とを備えている。請求項７では、このように構
成することによって、低消費電流化と装置コストの低減
とを図ることができ、かつ、狭い額縁を有する表示装置
を提供することができる。
【００２７】
【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。
態を図面に基づいて説明する。
【００２８】（第１実施形態）図１は、本発明の第１実
施形態によるアナログバッファ回路を備えた液晶表示装
置（ＬＣＤ）を示したブロック図である。図１を参照し
て、この第１実施形態による液晶表示装置は、アナログ
バッファ回路１と、バッファ制御回路２と、スイッチ選
択回路３と、スイッチ４と、トランジスタ５と、画素部
５０と、垂直走査回路６０とを備えている。画素部５０
を構成する各画素は、液晶５１と、トランジスタ５２と
を含んでいる。なお、スイッチ選択回路３は、本発明の
「スイッチ制御信号生成回路」の一例である。
施形態によるアナログバッファ回路を備えた液晶表示装
置（ＬＣＤ）を示したブロック図である。図１を参照し
て、この第１実施形態による液晶表示装置は、アナログ
バッファ回路１と、バッファ制御回路２と、スイッチ選
択回路３と、スイッチ４と、トランジスタ５と、画素部
５０と、垂直走査回路６０とを備えている。画素部５０
を構成する各画素は、液晶５１と、トランジスタ５２と
を含んでいる。なお、スイッチ選択回路３は、本発明の
「スイッチ制御信号生成回路」の一例である。
【００２９】ここで、この第１実施形態では、アナログ
バッファ回路１は、スイッチ選択回路３により生成され
るスイッチ選択信号ＳＷ２−Ｒ、ＳＷ２−Ｇ、ＳＷ２−
Ｂのいずれかがオン状態になる時のみ、バッファ制御回
路２による起動信号（ＡＣＴ，／ＡＣＴ）が活性化する
ことにより動作される。すなわち、この第１実施形態で
は、書き込み制御信号（スイッチ制御信号）ＳＷ２−
Ｒ、ＳＷ２−Ｇ、ＳＷ２−Ｂに同期して、アナログバッ
ファ回路１を動作させる。
バッファ回路１は、スイッチ選択回路３により生成され
るスイッチ選択信号ＳＷ２−Ｒ、ＳＷ２−Ｇ、ＳＷ２−
Ｂのいずれかがオン状態になる時のみ、バッファ制御回
路２による起動信号（ＡＣＴ，／ＡＣＴ）が活性化する
ことにより動作される。すなわち、この第１実施形態で
は、書き込み制御信号（スイッチ制御信号）ＳＷ２−
Ｒ、ＳＷ２−Ｇ、ＳＷ２−Ｂに同期して、アナログバッ
ファ回路１を動作させる。
【００３０】第１実施形態のアナログバッファ回路１
は、アナログバッファ１１と、電源電圧ＶＤＤとアナロ
グバッファ１１との間に配置されたｐチャネルトランジ
スタ１２と、ＧＮＤまたは負電位とアナログバッファ１
１との間に配置されたｎチャネルトランジスタ１３とを
含んでいる。バッファ制御回路２は、インバータ回路２
１とＮＯＲ回路２２とを含んでいる。
は、アナログバッファ１１と、電源電圧ＶＤＤとアナロ
グバッファ１１との間に配置されたｐチャネルトランジ
スタ１２と、ＧＮＤまたは負電位とアナログバッファ１
１との間に配置されたｎチャネルトランジスタ１３とを
含んでいる。バッファ制御回路２は、インバータ回路２
１とＮＯＲ回路２２とを含んでいる。
【００３１】動作としては、アナログバッファ回路１
は、アナログ基準電位に応じた電位を出力するととも
に、その出力したデータを書き込み制御信号ＳＷ２−
Ｒ、ＳＷ２−ＧおよびＳＷ２−Ｂのいずれかによってオ
ン状態にされたスイッチ４ａ、４ｂまたは４ｃに繋がる
データ線に供給する。具体的には、スイッチ選択回路３
によって書き込み制御信号ＳＷ２（ＳＷ２−Ｒ、ＳＷ２
−Ｇ、ＳＷ２−Ｂ）が活性化されていない場合には、バ
ッファ制御回路２のＮＯＲ回路２２にはすべてＬレベル
の信号が入力されるので、ＮＯＲ回路２２の出力はＨレ
ベルになるとともに、インバータ回路２１の出力はＬレ
ベルになる。このため、ｐチャネルトランジスタ１２お
よびｎチャネルトランジスタ１３はオフ状態である。こ
の状態では、アナログバッファ回路１は動作しない。
は、アナログ基準電位に応じた電位を出力するととも
に、その出力したデータを書き込み制御信号ＳＷ２−
Ｒ、ＳＷ２−ＧおよびＳＷ２−Ｂのいずれかによってオ
ン状態にされたスイッチ４ａ、４ｂまたは４ｃに繋がる
データ線に供給する。具体的には、スイッチ選択回路３
によって書き込み制御信号ＳＷ２（ＳＷ２−Ｒ、ＳＷ２
−Ｇ、ＳＷ２−Ｂ）が活性化されていない場合には、バ
ッファ制御回路２のＮＯＲ回路２２にはすべてＬレベル
の信号が入力されるので、ＮＯＲ回路２２の出力はＨレ
ベルになるとともに、インバータ回路２１の出力はＬレ
ベルになる。このため、ｐチャネルトランジスタ１２お
よびｎチャネルトランジスタ１３はオフ状態である。こ
の状態では、アナログバッファ回路１は動作しない。
【００３２】この状態から、スイッチ選択回路３によっ
て書き込み制御信号ＳＷ２−Ｒ、ＳＷ２−Ｇ、ＳＷ２−
Ｂのいずれかが活性化されると、ＮＯＲ回路２２の入力
の１つがＨレベルになるので、ＮＯＲ回路２２の出力は
Ｌレベルになるとともに、インバータ回路２１の出力は
Ｈレベルになる。これにより、起動信号ＡＣＴがＨレベ
ルになるとともに、／ＡＣＴはＬレベルになるので、ｎ
チャネルトランジスタ１３がオンするとともに、ｐチャ
ネルトランジスタ１２もオンする。その結果、アナログ
バッファ回路１が起動される。
て書き込み制御信号ＳＷ２−Ｒ、ＳＷ２−Ｇ、ＳＷ２−
Ｂのいずれかが活性化されると、ＮＯＲ回路２２の入力
の１つがＨレベルになるので、ＮＯＲ回路２２の出力は
Ｌレベルになるとともに、インバータ回路２１の出力は
Ｈレベルになる。これにより、起動信号ＡＣＴがＨレベ
ルになるとともに、／ＡＣＴはＬレベルになるので、ｎ
チャネルトランジスタ１３がオンするとともに、ｐチャ
ネルトランジスタ１２もオンする。その結果、アナログ
バッファ回路１が起動される。
【００３３】そして、スイッチ４ａ、４ｂまたは４ｃを
介して、アナログバッファ回路１からデータ線へのデー
タの書き込みが行われる。そして、書き込み制御信号Ｓ
Ｗ２（ＳＷ２−Ｒ、ＳＷ２−Ｇ、ＳＷ２−Ｂ）が不活性
になると、バッファ制御回路２による起動信号ＡＣＴ，
／ＡＣＴも不活性（ＡＣＴはＬレベル、／ＡＣＴはＨレ
ベル）になるので、アナログバッファ回路１の動作が終
了する。
介して、アナログバッファ回路１からデータ線へのデー
タの書き込みが行われる。そして、書き込み制御信号Ｓ
Ｗ２（ＳＷ２−Ｒ、ＳＷ２−Ｇ、ＳＷ２−Ｂ）が不活性
になると、バッファ制御回路２による起動信号ＡＣＴ，
／ＡＣＴも不活性（ＡＣＴはＬレベル、／ＡＣＴはＨレ
ベル）になるので、アナログバッファ回路１の動作が終
了する。
【００３４】このように、第１実施形態では、書き込み
制御信号に同期してアナログバッファ回路１を動作させ
るバッファ制御回路２を設けることによって、アナログ
バッファ回路１の動作時間を最小限にすることができ
る。これにより、アナログバッファ回路１の消費電流を
低減することができる。
制御信号に同期してアナログバッファ回路１を動作させ
るバッファ制御回路２を設けることによって、アナログ
バッファ回路１の動作時間を最小限にすることができ
る。これにより、アナログバッファ回路１の消費電流を
低減することができる。
【００３５】図２は、図１に示した第１実施形態の液晶
表示装置の第１変形例を示したブロック図であり、図３
は、図２に示した第１変形例による液晶表示装置の対極
ＡＣ駆動に用いるアナログ基準電位の発生動作を説明す
るための波形図である。まず、図２を参照して、この第
１変形例では、図１に示したアナログバッファ回路１に
入力されるアナログ基準電位として、液晶５１の対極を
ＡＣ駆動する対極ＡＣ駆動に対応したアナログ基準電位
を用いる例である。具体的には、そのようなアナログ基
準電位を発生させるために、この第１変形例では、アナ
ログ基準電位発生回路７を設けている。そして、そのア
ナログ基準電位発生回路７によって発生されたアナログ
基準電位がスイッチ６を介してアナログバッファ回路１
に入力される。
表示装置の第１変形例を示したブロック図であり、図３
は、図２に示した第１変形例による液晶表示装置の対極
ＡＣ駆動に用いるアナログ基準電位の発生動作を説明す
るための波形図である。まず、図２を参照して、この第
１変形例では、図１に示したアナログバッファ回路１に
入力されるアナログ基準電位として、液晶５１の対極を
ＡＣ駆動する対極ＡＣ駆動に対応したアナログ基準電位
を用いる例である。具体的には、そのようなアナログ基
準電位を発生させるために、この第１変形例では、アナ
ログ基準電位発生回路７を設けている。そして、そのア
ナログ基準電位発生回路７によって発生されたアナログ
基準電位がスイッチ６を介してアナログバッファ回路１
に入力される。
【００３６】なお、対極ＡＣ駆動方式とは、液晶５１の
対極電極を交流駆動させることによって、ビデオ信号の
電圧範囲を小さくすることが可能な駆動方式である。
対極電極を交流駆動させることによって、ビデオ信号の
電圧範囲を小さくすることが可能な駆動方式である。
【００３７】また、図２および図３に示すように、アナ
ログ基準電位発生回路７では、対極電位（ＶＣＯＭ）の
反転に応じて、抵抗分割両端の電位が反転（ＶＣＯＭＲ
ＥＦ１ａ−ＶＣＯＭＲＥＦ１ｂ→ＶＣＯＭＲＥＦ２ｂ−
ＶＣＯＭＲＥＦ２ａ）し、アナログビデオデータが生成
される。これにより、液晶５１の対極ＡＣ駆動に対応す
るアナログ基準電位を生成することができる。このよう
な対極ＡＣ駆動に対応するアナログ基準電位は、通常の
アナログ基準電位よりも低電圧であるので、低消費電力
化が可能となる。この場合、最も小さいアナログ基準電
位（ビデオ信号）は、ｎチャネルトランジスタ１３のし
きい値電圧よりも小さくなる。したがって、アナログバ
ッファ回路１の低い側の電位には、負電位を用いる必要
がある。このことから、アナログバッファ回路１を制御
するバッファ制御回路２も、ＶＤＤ−負電位で動作する
必要がある。
ログ基準電位発生回路７では、対極電位（ＶＣＯＭ）の
反転に応じて、抵抗分割両端の電位が反転（ＶＣＯＭＲ
ＥＦ１ａ−ＶＣＯＭＲＥＦ１ｂ→ＶＣＯＭＲＥＦ２ｂ−
ＶＣＯＭＲＥＦ２ａ）し、アナログビデオデータが生成
される。これにより、液晶５１の対極ＡＣ駆動に対応す
るアナログ基準電位を生成することができる。このよう
な対極ＡＣ駆動に対応するアナログ基準電位は、通常の
アナログ基準電位よりも低電圧であるので、低消費電力
化が可能となる。この場合、最も小さいアナログ基準電
位（ビデオ信号）は、ｎチャネルトランジスタ１３のし
きい値電圧よりも小さくなる。したがって、アナログバ
ッファ回路１の低い側の電位には、負電位を用いる必要
がある。このことから、アナログバッファ回路１を制御
するバッファ制御回路２も、ＶＤＤ−負電位で動作する
必要がある。
【００３８】このようにアナログバッファ回路１の低電
圧側電源に負電位を用いることによって、トランジスタ
のしきい値電圧よりも小さい基準電位を発生させること
が可能なアナログバッファ回路１を実現することができ
るので、容易に、液晶５１の対極ＡＣ駆動方式に対応す
ることができる。
圧側電源に負電位を用いることによって、トランジスタ
のしきい値電圧よりも小さい基準電位を発生させること
が可能なアナログバッファ回路１を実現することができ
るので、容易に、液晶５１の対極ＡＣ駆動方式に対応す
ることができる。
【００３９】また、図１に示した第１実施形態の液晶表
示装置および図２に示した第１実施形態の第１変形例に
よる液晶表示装置では、３本のデータ線に対して１個の
アナログバッファ回路１を共有化させている。これによ
り、各データ線に対して１つずつアナログバッファ回路
を設ける場合に比べて、アナログバッファ回路１の占有
面積を小さくすることができるとともに、素子数を低減
することができる。これにより、装置コストを低減する
ことができるとともに、同時動作する素子数を低減する
ことができるので、消費電流を低減することができる。
また、画素部（表示部）５０以外の周辺部（額縁部分）
に位置するアナログバッファ回路１を３本のデータ線に
対して共用化することによって、その額縁部分の占有面
積を小さくすることができる。その結果、狭い額縁の表
示装置を得ることができるので、小型表示装置にとって
極めて有効である。
示装置および図２に示した第１実施形態の第１変形例に
よる液晶表示装置では、３本のデータ線に対して１個の
アナログバッファ回路１を共有化させている。これによ
り、各データ線に対して１つずつアナログバッファ回路
を設ける場合に比べて、アナログバッファ回路１の占有
面積を小さくすることができるとともに、素子数を低減
することができる。これにより、装置コストを低減する
ことができるとともに、同時動作する素子数を低減する
ことができるので、消費電流を低減することができる。
また、画素部（表示部）５０以外の周辺部（額縁部分）
に位置するアナログバッファ回路１を３本のデータ線に
対して共用化することによって、その額縁部分の占有面
積を小さくすることができる。その結果、狭い額縁の表
示装置を得ることができるので、小型表示装置にとって
極めて有効である。
【００４０】図４は、図１に示した第１実施形態の第２
変形例による液晶表示装置を示したブロック図である。
図４を参照して、この第２変形例では、階調数４ビット
の場合の液晶表示装置を示している。この第２変形例に
よる液晶表示装置は、データ転送信号ＳＷ１−Ｒ、ＳＷ
１−Ｇ、ＳＷ１−Ｂによって順次オン状態となるスイッ
チ８ａ、８ｂおよび８ｃと、スイッチ８ａ〜８ｃがオン
状態のときに転送されたデータが入力されるデータラッ
チ＆デコーダ回路９とをさらに備えている。なお、アナ
ログ基準電源７ａは、１６本の線に対して１６段階の電
位を与えている。
変形例による液晶表示装置を示したブロック図である。
図４を参照して、この第２変形例では、階調数４ビット
の場合の液晶表示装置を示している。この第２変形例に
よる液晶表示装置は、データ転送信号ＳＷ１−Ｒ、ＳＷ
１−Ｇ、ＳＷ１−Ｂによって順次オン状態となるスイッ
チ８ａ、８ｂおよび８ｃと、スイッチ８ａ〜８ｃがオン
状態のときに転送されたデータが入力されるデータラッ
チ＆デコーダ回路９とをさらに備えている。なお、アナ
ログ基準電源７ａは、１６本の線に対して１６段階の電
位を与えている。
【００４１】そして、そのデータラッチ＆デコーダ回路
９から出力されるデータに基づいて、スイッチＳＷ１〜
ＳＷ１６のうちの１つがオン状態になる。これにより、
所定のアナログ基準電位がアナログバッファ回路１に入
力される。なお、アナログバッファ回路１およびバッフ
ァ制御回路２の内部構成は、図１に示した構成と同様の
構成を有する。
９から出力されるデータに基づいて、スイッチＳＷ１〜
ＳＷ１６のうちの１つがオン状態になる。これにより、
所定のアナログ基準電位がアナログバッファ回路１に入
力される。なお、アナログバッファ回路１およびバッフ
ァ制御回路２の内部構成は、図１に示した構成と同様の
構成を有する。
【００４２】図５は、図４に示した第２変形例による液
晶表示装置の動作を説明するための動作波形図である。
図４および図５を参照して、次に第１実施形態の第２変
形例による動作を説明する。なお、この第２変形例によ
る動作と、図１に示した第１実施形態および図２に示し
た第１実施形態の第１変形例の動作とは、基本的には同
様である。
晶表示装置の動作を説明するための動作波形図である。
図４および図５を参照して、次に第１実施形態の第２変
形例による動作を説明する。なお、この第２変形例によ
る動作と、図１に示した第１実施形態および図２に示し
た第１実施形態の第１変形例の動作とは、基本的には同
様である。
【００４３】すなわち、第１実施形態（第１変形例およ
び第２変形例含む）では、ＨＳＴＲＴ信号のＨレベルの
期間に、ビデオデータの取り込みや書き込みが行われ
る。このように、ＨＳＴＲＴ信号のＨレベルの期間に順
次ビデオデータの取り込みを行うとともに、次のＨＳＴ
ＲＴ信号のＨレベルの期間に一斉にビデオデータを書き
込む方式を線順次駆動方式という。
び第２変形例含む）では、ＨＳＴＲＴ信号のＨレベルの
期間に、ビデオデータの取り込みや書き込みが行われ
る。このように、ＨＳＴＲＴ信号のＨレベルの期間に順
次ビデオデータの取り込みを行うとともに、次のＨＳＴ
ＲＴ信号のＨレベルの期間に一斉にビデオデータを書き
込む方式を線順次駆動方式という。
【００４４】図１、図２および図４に示した液晶表示装
置では、３つのデータ線に対して１つのアナログバッフ
ァ回路１を設けているので、データ線への書き込みは時
分割方式を用いる。すなわち、ＨＳＴＲＴ信号のＨレベ
ルの期間を３分割して、ＲＧＢデータを書き込む。ＳＴ
Ｈ信号は、ＨＳＴＲＴ信号のＨレベルの期間（活性化期
間、水平期間）の開始を示す信号であり、ビデオデータ
の取り込み信号や書き込み信号発生の基準となる。
置では、３つのデータ線に対して１つのアナログバッフ
ァ回路１を設けているので、データ線への書き込みは時
分割方式を用いる。すなわち、ＨＳＴＲＴ信号のＨレベ
ルの期間を３分割して、ＲＧＢデータを書き込む。ＳＴ
Ｈ信号は、ＨＳＴＲＴ信号のＨレベルの期間（活性化期
間、水平期間）の開始を示す信号であり、ビデオデータ
の取り込み信号や書き込み信号発生の基準となる。
【００４５】まず、ビデオデータの取り込みと表示開始
を許可するＨＳＴＲＴ信号がＨレベル（活性状態）にな
ることによって、プリチャージ状態（不活性状態）を示
すＰＣＧ信号がＬレベルになる。これにより、転送信号
ＳＷ１−Ｒ、ＳＷ１−ＧおよびＳＷ１−Ｂが順次活性状
態になることによって、スイッチ８ａ、８ｂおよび８ｃ
が順次オン状態となる。これにより、データラッチ＆デ
コーダ回路９にＲＧＢの各データが順次転送される。デ
ータラッチ＆デコーダ回路９に転送されたデータは、デ
コーダによってそのデータに対応するアナログ基準電位
が特定されるとともに、その特定されたアナログ基準電
位に相当するアナログデータ信号がスイッチＳＷ１〜Ｓ
Ｗ１６のいずれかを介してアナログバッファ回路１に入
力される。
を許可するＨＳＴＲＴ信号がＨレベル（活性状態）にな
ることによって、プリチャージ状態（不活性状態）を示
すＰＣＧ信号がＬレベルになる。これにより、転送信号
ＳＷ１−Ｒ、ＳＷ１−ＧおよびＳＷ１−Ｂが順次活性状
態になることによって、スイッチ８ａ、８ｂおよび８ｃ
が順次オン状態となる。これにより、データラッチ＆デ
コーダ回路９にＲＧＢの各データが順次転送される。デ
ータラッチ＆デコーダ回路９に転送されたデータは、デ
コーダによってそのデータに対応するアナログ基準電位
が特定されるとともに、その特定されたアナログ基準電
位に相当するアナログデータ信号がスイッチＳＷ１〜Ｓ
Ｗ１６のいずれかを介してアナログバッファ回路１に入
力される。
【００４６】そして、データ書き込み信号ＳＷ２−Ｒ、
ＳＷ２−ＧおよびＳＷ２−Ｂが順次活性状態になること
によって、スイッチ４ａ、４ｂおよび４ｃが順次オン状
態になるとともに、バッファ制御回路２を介してアナロ
グバッファ回路１が起動される。これにより、ＲＧＢの
各データがデータ線に順次書き込まれる。
ＳＷ２−ＧおよびＳＷ２−Ｂが順次活性状態になること
によって、スイッチ４ａ、４ｂおよび４ｃが順次オン状
態になるとともに、バッファ制御回路２を介してアナロ
グバッファ回路１が起動される。これにより、ＲＧＢの
各データがデータ線に順次書き込まれる。
【００４７】図５から分かるように、データ転送信号Ｓ
Ｗ１と、データへの書き込みを行う信号ＳＷ２とのタイ
ミングは、活性期間内において、それぞれ、ｔｒ（赤色
データの転送とデータ線への書き込み）、ｔｇ（緑色デ
ータの転送とデータ線への書き込み）、ｔｂ（青色デー
タの転送とデータ線への書き込み）の時刻から始まって
いる。ｔｐは、データ転送時間を示しており、データ線
への書き込み時間は、ｔｐよりも小さくなっている。図
５に示すデータ線への書き込み信号ＳＷ２の書き込み時
間は、ハッチングした領域の間で変更可能である。すな
わち、データ線への書き込み時間は、ｔｐよりも小さい
とともに、データ線への書き込み信号ＳＷ２は、データ
転送信号ＳＷ１と同時かそれより遅く立ち上がって、同
時かそれより早く立ち下がることが好ましい。
Ｗ１と、データへの書き込みを行う信号ＳＷ２とのタイ
ミングは、活性期間内において、それぞれ、ｔｒ（赤色
データの転送とデータ線への書き込み）、ｔｇ（緑色デ
ータの転送とデータ線への書き込み）、ｔｂ（青色デー
タの転送とデータ線への書き込み）の時刻から始まって
いる。ｔｐは、データ転送時間を示しており、データ線
への書き込み時間は、ｔｐよりも小さくなっている。図
５に示すデータ線への書き込み信号ＳＷ２の書き込み時
間は、ハッチングした領域の間で変更可能である。すな
わち、データ線への書き込み時間は、ｔｐよりも小さい
とともに、データ線への書き込み信号ＳＷ２は、データ
転送信号ＳＷ１と同時かそれより遅く立ち上がって、同
時かそれより早く立ち下がることが好ましい。
【００４８】（第２実施形態）図６は、本発明の第２実
施形態による液晶表示装置を示したブロック図である。
図６を参照して、この第２実施形態では、上記した第１
実施形態と異なり、点順次駆動方式の場合のアナログバ
ッファ回路およびバッファ制御回路の構成を示してい
る。図７は、図６に示した第２実施形態の液晶表示装置
の動作を説明するための動作波形図である。
施形態による液晶表示装置を示したブロック図である。
図６を参照して、この第２実施形態では、上記した第１
実施形態と異なり、点順次駆動方式の場合のアナログバ
ッファ回路およびバッファ制御回路の構成を示してい
る。図７は、図６に示した第２実施形態の液晶表示装置
の動作を説明するための動作波形図である。
【００４９】この第２実施形態では、点順次駆動方式に
おいて、１画素ごとにビデオデータを書き込むための書
き込み信号ＨＳＷｎ−Ｒ、ＨＳＷｎ−ＧおよびＨＳＷｎ
−Ｂを生成するためのスイッチ選択回路３ａが設けられ
ている。このスイッチ回路３ａは、本発明の「スイッチ
制御信号生成回路」の一例である。そして、そのスイッ
チ選択回路３ａによって生成される書き込み信号ＨＳＷ
に同期してアナログバッファ回路１が動作する。すなわ
ち、データの書き込みを行うときのみ、アナログバッフ
ァ回路１を動作させる。
おいて、１画素ごとにビデオデータを書き込むための書
き込み信号ＨＳＷｎ−Ｒ、ＨＳＷｎ−ＧおよびＨＳＷｎ
−Ｂを生成するためのスイッチ選択回路３ａが設けられ
ている。このスイッチ回路３ａは、本発明の「スイッチ
制御信号生成回路」の一例である。そして、そのスイッ
チ選択回路３ａによって生成される書き込み信号ＨＳＷ
に同期してアナログバッファ回路１が動作する。すなわ
ち、データの書き込みを行うときのみ、アナログバッフ
ァ回路１を動作させる。
【００５０】次に、図６および図７を参照して、第２実
施形態の点順次駆動方式の場合のデータの書き込み動作
について説明する。第２実施形態の点順次駆動方式で
は、外部基本クロックＣＫＨ１のＨレベルの期間に、書
き込み信号ＨＳＷ１−Ｒ、ＨＳＷ１−ＧおよびＨＳＷ１
−Ｂに基づいて、ＲＧＢの３つのデータを順次書き込む
とともに、外部基本クロックＣＫＨ２のＨレベルの期間
に、書き込み信号ＨＳＷ２−Ｒ、ＨＳＷ２−ＧおよびＨ
ＳＷ２−Ｂに基づいて、ＲＧＢの３つのデータを順次書
き込む。このため、線順次駆動方式に比べて書き込み時
間が短くなる。
施形態の点順次駆動方式の場合のデータの書き込み動作
について説明する。第２実施形態の点順次駆動方式で
は、外部基本クロックＣＫＨ１のＨレベルの期間に、書
き込み信号ＨＳＷ１−Ｒ、ＨＳＷ１−ＧおよびＨＳＷ１
−Ｂに基づいて、ＲＧＢの３つのデータを順次書き込む
とともに、外部基本クロックＣＫＨ２のＨレベルの期間
に、書き込み信号ＨＳＷ２−Ｒ、ＨＳＷ２−ＧおよびＨ
ＳＷ２−Ｂに基づいて、ＲＧＢの３つのデータを順次書
き込む。このため、線順次駆動方式に比べて書き込み時
間が短くなる。
【００５１】この第２実施形態においても、上記した第
１実施形態と同様、データ線へデータを書き込む時以外
は、アナログバッファ回路１を実質的に停止させるため
のバッファ制御回路２を設けることによって、アナログ
バッファ回路１の動作時間を最小限にすることができる
ので、消費電流を低減することができる。
１実施形態と同様、データ線へデータを書き込む時以外
は、アナログバッファ回路１を実質的に停止させるため
のバッファ制御回路２を設けることによって、アナログ
バッファ回路１の動作時間を最小限にすることができる
ので、消費電流を低減することができる。
【００５２】また、３つのデータ線に対して１つのアナ
ログバッファ回路１を設けることによって、各データ線
に対して１つずつアナログバッファ回路１を設ける場合
に比べて、アナログバッファ回路１の占有面積を小さく
することができるとともに、素子数を低減することがで
きる。これにより、装置コストを低減することができる
とともに、同時動作する素子数を低減することができる
ので、消費電流を低減することができる。
ログバッファ回路１を設けることによって、各データ線
に対して１つずつアナログバッファ回路１を設ける場合
に比べて、アナログバッファ回路１の占有面積を小さく
することができるとともに、素子数を低減することがで
きる。これにより、装置コストを低減することができる
とともに、同時動作する素子数を低減することができる
ので、消費電流を低減することができる。
【００５３】また、画素部５０以外の周辺部（額縁部
分）に位置するアナログバッファ回路１を３つのデータ
線に対して共用化することによって、その額縁部分の占
有面積を小さくすることができる。その結果、狭い額縁
の表示装置を得ることができるので、小型表示装置には
特に有効である。
分）に位置するアナログバッファ回路１を３つのデータ
線に対して共用化することによって、その額縁部分の占
有面積を小さくすることができる。その結果、狭い額縁
の表示装置を得ることができるので、小型表示装置には
特に有効である。
【００５４】また、データ線にデータを順次転送する際
に、各データの転送タイミングを時分割して転送するこ
とによって、アナログバッファ回路１を３つのデータ線
に対して共用化した場合にも、容易にデータの転送を行
うことができる。
に、各データの転送タイミングを時分割して転送するこ
とによって、アナログバッファ回路１を３つのデータ線
に対して共用化した場合にも、容易にデータの転送を行
うことができる。
【００５５】（第３実施形態）図８は、本発明の第３実
施形態による液晶表示装置を示したブロック図である。
図８を参照して、この第３実施形態では、上記した第１
および第２実施形態と異なり、データ線１本に対してア
ナログバッファ回路１を１つずつ設けている。この場
合、スイッチ制御回路３３によって生成される書き込み
信号ＳＷがＨレベルになると、スイッチ４がオン状態に
なるとともに、バッファ制御回路２ａによる起動信号Ａ
ＣＴ，／ＡＣＴによってｎチャネルトランジスタ１３お
よびｐチャネルトランジスタ１２がオン状態になるの
で、アナログバッファ回路１が活性化される。なお、こ
の第３実施形態のバッファ制御回路２ａは、上記した第
１および第２実施形態のバッファ制御回路２と異なり、
インバータ回路２１のみによって構成されている。ま
た、スイッチ制御回路３３は、本発明の「スイッチ制御
信号生成回路」の一例である。
施形態による液晶表示装置を示したブロック図である。
図８を参照して、この第３実施形態では、上記した第１
および第２実施形態と異なり、データ線１本に対してア
ナログバッファ回路１を１つずつ設けている。この場
合、スイッチ制御回路３３によって生成される書き込み
信号ＳＷがＨレベルになると、スイッチ４がオン状態に
なるとともに、バッファ制御回路２ａによる起動信号Ａ
ＣＴ，／ＡＣＴによってｎチャネルトランジスタ１３お
よびｐチャネルトランジスタ１２がオン状態になるの
で、アナログバッファ回路１が活性化される。なお、こ
の第３実施形態のバッファ制御回路２ａは、上記した第
１および第２実施形態のバッファ制御回路２と異なり、
インバータ回路２１のみによって構成されている。ま
た、スイッチ制御回路３３は、本発明の「スイッチ制御
信号生成回路」の一例である。
【００５６】第３実施形態では、上記のように、データ
線へのデータの書き込み時以外は、アナログバッファ回
路１を実質的に停止させるためのバッファ制御回路２ａ
を設けることによって、第１および第２実施形態と同
様、アナログバッファ回路１の動作時間を最小限にする
ことができるので、消費電流を低減することができる。
線へのデータの書き込み時以外は、アナログバッファ回
路１を実質的に停止させるためのバッファ制御回路２ａ
を設けることによって、第１および第２実施形態と同
様、アナログバッファ回路１の動作時間を最小限にする
ことができるので、消費電流を低減することができる。
【００５７】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【００５８】たとえば、上記実施形態では、液晶表示装
置（ＬＣＤ）からなる表示装置を例にとって説明した
が、本発明はこれに限らず、ＥＬ表示装置などの他の表
示装置にも同様に適用可能である。また、携帯電話など
の小型の表示装置にも適用可能である。
置（ＬＣＤ）からなる表示装置を例にとって説明した
が、本発明はこれに限らず、ＥＬ表示装置などの他の表
示装置にも同様に適用可能である。また、携帯電話など
の小型の表示装置にも適用可能である。
【００５９】
【発明の効果】以上のように、本発明によれば、データ
線へデータを供給する時以外は、アナログバッファ回路
を実質的に停止させるためのバッファ制御回路を設ける
ことによって、アナログバッファ回路の動作時間を最小
限にすることができるので、消費電流を低減することが
できる。
線へデータを供給する時以外は、アナログバッファ回路
を実質的に停止させるためのバッファ制御回路を設ける
ことによって、アナログバッファ回路の動作時間を最小
限にすることができるので、消費電流を低減することが
できる。
【図１】本発明の第１実施形態による液晶表示装置を示
したブロック図である。
したブロック図である。
【図２】図１に示した第１実施形態の第１変形例による
液晶表示装置を示したブロック図である。
液晶表示装置を示したブロック図である。
【図３】図２に示した第１実施形態の第１変形例による
液晶表示装置の対極ＡＣ駆動に用いるアナログ基準電位
の発生動作を説明するための波形図である。
液晶表示装置の対極ＡＣ駆動に用いるアナログ基準電位
の発生動作を説明するための波形図である。
【図４】本発明の第１実施形態の第２変形例による液晶
表示装置を示したブロック図である。
表示装置を示したブロック図である。
【図５】図１、図２および図４に示した第１実施形態
（第１変形例および第２変形例含む）の液晶表示装置の
動作を説明するための動作波形図である。
（第１変形例および第２変形例含む）の液晶表示装置の
動作を説明するための動作波形図である。
【図６】本発明の第２実施形態による液晶表示装置を示
したブロック図である。
したブロック図である。
【図７】図６に示した第２実施形態の液晶表示装置の動
作を説明するための動作波形図である。
作を説明するための動作波形図である。
【図８】本発明の第３実施形態による液晶表示装置を示
したブロック図である。
したブロック図である。
【図９】従来の一例による液晶表示装置を示したブロッ
ク図である。
ク図である。
【図１０】従来の他の例による液晶表示装置を示したブ
ロック図である。
ロック図である。
１ アナログバッファ回路 ２、２ａ バッファ制御回路 ３、３ａ スイッチ選択回路（スイッチ制御信号生成回
路） ７ アナログ基準電位発生回路 ７ａ アナログ基準電源 １１ アナログバッファ １２ ｐチャネルトランジスタ １３ ｎチャネルトランジスタ ２１ インバータ回路 ２２ ＮＯＲ回路 ３３ スイッチ制御回路（スイッチ制御信号生成回路） ５０ 画素部
路） ７ アナログ基準電位発生回路 ７ａ アナログ基準電源 １１ アナログバッファ １２ ｐチャネルトランジスタ １３ ｎチャネルトランジスタ ２１ インバータ回路 ２２ ＮＯＲ回路 ３３ スイッチ制御回路（スイッチ制御信号生成回路） ５０ 画素部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｆ 3/36 3/36 Ｆターム(参考） 2H093 NA31 NA42 NC26 NC41 ND39 5C006 AA01 AA16 AA22 AC26 AF83 BB16 BC12 BC20 BF04 BF14 BF24 BF25 BF26 BF27 BF34 BF43 FA43 FA47 5C080 AA06 AA10 BB05 CC03 DD22 DD26 DD27 FF11 JJ02 JJ03 JJ04
Claims (7)
- 【請求項１】 入力されるデータの電位に応じた信号を
出力するとともに、前記データをデータ線に供給するた
めのアナログバッファ回路と、 前記データ線へ前記データを供給する時以外は、前記ア
ナログバッファ回路を実質的に停止させるためのバッフ
ァ制御回路とを備えた、駆動回路。 - 【請求項２】 前記アナログバッファ回路から出力され
るデータを前記データ線に転送するためのスイッチと、 前記スイッチを制御するスイッチ制御信号を生成するた
めのスイッチ制御信号生成回路とを備え、 前記バッファ制御回路は、前記スイッチ制御信号に同期
して、前記アナログバッファ回路を動作させる、請求項
１に記載の駆動回路。 - 【請求項３】 前記アナログバッファ回路は、複数のデ
ータに対して１つ設けられている、請求項１または２に
記載の駆動回路。 - 【請求項４】 前記データ線に前記データを順次転送す
る際に、前記各データの転送タイミングをずらして転送
する、請求項３に記載の駆動回路。 - 【請求項５】 前記アナログバッファ回路に入力される
アナログデータの基準電位を発生させるためのアナログ
基準電位発生回路をさらに備え、 前記アナログ基準電位の両端の電位は、対極電位の反転
に応じて反転する、請求項１〜４のいずれか１項に記載
の駆動回路。 - 【請求項６】 前記アナログバッファ回路および前記バ
ッファ制御回路は、正電位と負電位との間の電位で動作
される、請求項５に記載の駆動回路。 - 【請求項７】 請求項１〜６のいずれか１項に記載の駆
動回路と、 前記データ線に繋がる画素部とを備えた、表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001155360A JP2002350808A (ja) | 2001-05-24 | 2001-05-24 | 駆動回路および表示装置 |
| US10/151,947 US6961054B2 (en) | 2001-05-24 | 2002-05-22 | Driving circuit and display comprising the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001155360A JP2002350808A (ja) | 2001-05-24 | 2001-05-24 | 駆動回路および表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002350808A true JP2002350808A (ja) | 2002-12-04 |
Family
ID=18999568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001155360A Pending JP2002350808A (ja) | 2001-05-24 | 2001-05-24 | 駆動回路および表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6961054B2 (ja) |
| JP (1) | JP2002350808A (ja) |
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| JP2005292773A (ja) * | 2004-03-31 | 2005-10-20 | Himax Optelectronics Corp | 液晶ディスプレイの駆動装置 |
| JP2006215566A (ja) * | 2005-02-04 | 2006-08-17 | Toppoly Optoelectronics Corp | 信号駆動回路 |
| JP2008072566A (ja) * | 2006-09-15 | 2008-03-27 | Nec Corp | 半導体集積回路装置 |
| WO2008038431A1 (fr) * | 2006-09-28 | 2008-04-03 | Sharp Kabushiki Kaisha | Appareil d'affichage à cristaux liquides, circuit de commande, procédé d'entraînement et récepteur de télévision |
| JP2014027401A (ja) * | 2012-07-25 | 2014-02-06 | Lapis Semiconductor Co Ltd | 出力バッファ及び半導体装置 |
| JP2017223947A (ja) * | 2016-06-10 | 2017-12-21 | 株式会社半導体エネルギー研究所 | 半導体装置、システム、及びシステムの動作方法 |
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| JP2004254190A (ja) * | 2003-02-21 | 2004-09-09 | Seiko Epson Corp | 電子回路、電子装置、電気光学装置及び電子機器 |
| TWI253614B (en) * | 2003-06-20 | 2006-04-21 | Sanyo Electric Co | Display device |
| JP4105132B2 (ja) * | 2003-08-22 | 2008-06-25 | シャープ株式会社 | 表示装置の駆動回路、表示装置および表示装置の駆動方法 |
| JP4492334B2 (ja) * | 2004-12-10 | 2010-06-30 | ソニー株式会社 | 表示装置および携帯端末 |
| JP4509004B2 (ja) * | 2005-03-31 | 2010-07-21 | 三星モバイルディスプレイ株式會社 | バッファー及びこれを利用したデータ駆動回路と発光表示装置 |
| TWI346321B (en) * | 2006-04-03 | 2011-08-01 | Mstar Semiconductor Inc | Control device and method for display delta panel |
| KR100962921B1 (ko) * | 2008-11-07 | 2010-06-10 | 삼성모바일디스플레이주식회사 | 유기전계발광표시장치 |
| US8704814B2 (en) * | 2010-08-05 | 2014-04-22 | Himax Technologies Limited | Driving device of flat panel display and driving method thereof |
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| JPH07114362A (ja) | 1993-10-18 | 1995-05-02 | Oki Electric Ind Co Ltd | 液晶表示装置の駆動方法 |
| JPH07261714A (ja) | 1994-03-24 | 1995-10-13 | Sony Corp | アクティブマトリクス表示素子及びディスプレイシステム |
| JPH0882784A (ja) | 1994-09-12 | 1996-03-26 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JP3272209B2 (ja) | 1995-09-07 | 2002-04-08 | アルプス電気株式会社 | Ｌｃｄ駆動回路 |
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| JPH10326084A (ja) | 1997-05-23 | 1998-12-08 | Sony Corp | 表示装置 |
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| JPH11119734A (ja) | 1997-10-08 | 1999-04-30 | Fujitsu Ltd | 液晶表示装置の駆動回路、及び液晶表示装置 |
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| JPH11327518A (ja) * | 1998-03-19 | 1999-11-26 | Sony Corp | 液晶表示装置 |
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-
2001
- 2001-05-24 JP JP2001155360A patent/JP2002350808A/ja active Pending
-
2002
- 2002-05-22 US US10/151,947 patent/US6961054B2/en not_active Expired - Lifetime
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Also Published As
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|---|---|
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| US6961054B2 (en) | 2005-11-01 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040720 |