JP2008118011A - ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔとその製造方法。 - Google Patents

Description

この発明は、縦型ＭＯＳＦＥＴおよびその製造方法に関わるもので、特にシリコンカーバイド（以下ＳｉＣと呼ぶ）や窒化ガリウム（以下ＧａＮと記す）を代表とするバンドギャップが３ｅＶ程度と、シリコン半導体の１．０８ｅＶより広いワイドバンドギャップ半導体を主たる半導体基板の構成材料とするものである。

従来、大きな電力を扱う、いわゆるパワーデバイスは、主としてシリコン半導体を用いて製造されてきている。パワーデバイスは大きい電流容量を可能にするため、チップの両主面間の縦方向（厚さ方向）へ電流を流す構造にされることが多い。図４、５には従来の代表的なパワーデバイスである縦型ＭＯＳＦＥＴの断面図を示す。図４に示す縦型ＭＯＳＦＥＴはゲート電極２３とその直下のゲート絶縁膜２４が半導体基板の主面に対して、平行な平面状に形成される、所謂プレーナゲート構造を有しており、図示しないＭＯＳチャネル（反転層）はゲート電極２３およびゲート絶縁膜２４直下のｐウェル２５表面に形成されることになる。

この縦型ＭＯＳＦＥＴはゲート電極２３に閾値電圧以上のオン信号が入力されオン状態になると、ゲート絶縁膜２４直下のｐウエル領域２５表面に反転層として形成される図示しないｎチャネルを通って、ドレイン側の領域であるｎ^＋半導体基板２０、ｎバッファ層２１およびｎ⁻ドリフト層２２からソース領域２８へ主電流が流れる。また、このＭＯＳＦＥＴはゲート電極への入力信号をオフすることにより主電流が遮断され、ｎ⁻ドリフト層２２とｐウエル領域２５間のｐｎ接合を中心として空乏層が広がってオフ電圧を維持する構造を有するので、スイッチングに利用することができる。なお、ｎバッファ層２１は、オフの高電圧印加時にｐｎ接合からの空乏層の延びを抑えて耐圧を維持しつつ高抵抗領域であるｎ⁻ドリフト層２２の厚さを減じることができるようにするためのもので、オン電圧を小さくする作用効果を有する層である。符号２０はｎ^＋半導体基板（サブストレート）であり、この半導体基板２０の裏面にはドレイン電極２９がオーミック接触で形成されている。さらに表面側には、前記ゲート電極２３との絶縁性を確保するための層間絶縁膜３０を介して覆い、且つｎ^＋ソース領域２８表面とは直接に、ｐウエル領域２５表面とは高不純物濃度ｐ^＋領域２６を介して共通に、それぞれ接触するソース電極２７が形成される。以上説明した縦型ＭＯＳＦＥＴのプレーナゲート構造は半導体基板表面に平面状に配設される構造であることから、製造しやすいという利点がある。

一方、図５の断面図に示すＭＯＳＦＥＴでは、凹部状のトレンチ５１内部にゲート構造が形成される、所謂トレンチゲート構造を備えるので、トレンチ型ＭＯＳＦＥＴと呼ばれている。このトレンチゲート構造は前記プレーナゲート構造に比べると複雑であり、その分、工程数も増加する。しかし、トレンチゲート構造は、基板表面で、主電流の流れる活性部に形成されるデバイスユニットのパターンを微細化することにより、集積密度を大幅に高めることができるため、オン抵抗の小さい優れたデバイス特性が得られ易く、近年多く採用されるようになった。このトレンチ型ＭＯＳＦＥＴでは、トレンチゲート構造以外の、以下に記載した諸構成要素については、前記図４のプレーナゲート構造の縦型ＭＯＳＦＥＴのそれと、それぞれ同様の機能を有するので、ここでは、これ以上の説明を省く。その構成要素とは、たとえば、高不純物濃度ｎ型半導体基板４０、ｎ型高不純物濃度バッファ層４１、ｎ⁻ドリフト領域４２、ゲート電極４３、ゲート酸化膜４４、ｐウエル領域４５、高不純物濃度ｐ^＋領域４６、ソース電極４７、ｎ^＋ソース領域４８、層間絶縁膜５０、ドレイン電極４９などである。

しかしながら、シリコン半導体を用いた縦型ＭＯＳＦＥＴなどのパワーデバイスでは、たとえば、トレンチ型ＭＯＳＦＥＴの半導体基板表面のデバイスユニットパターンについて、ＬＳＩの微細加工技術などを駆使することにより、もはや極限近くまでの微細化が可能になったので、デバイス特性の向上もほぼ限界に近づきつつある。そこでＳｉＣやＧａＮなどのようにシリコンよりバンドギャップの広い半導体材料によってこの限界をブレークスルーしようという試みがなされている。これらの半導体材料は最大破壊電界がシリコンと比較して一桁近く大きいことから、パワーデバイスにこの半導体材料を採用すると、素子の抵抗が１００分の１以下になることが期待される。そこで、ＳｉＣやＧａＮのようなバンドギャップの広い半導体材料を用い、シリコンと同様の工程を採用することにより、図４のプレーナゲート構造や図５のトレンチゲート構造のＭＯＳＦＥＴの試作およびその改良が行われている。

これらＳｉＣやＧａＮのようなワイドバンドギャップ半導体を用いたＭＯＳＦＥＴなどのパワーデバイスの改良に係わる公知文献としては、ドリフト層より浅いトレンチとトレンチ底部にドリフト層より深い高不純物濃度のｎ型領域とトレンチ側壁に沿ったＳｉＣ−ｎ型のサイドウオール層を形成することにより、低オン抵抗化と高耐圧化の両立を図ることのできるＳｉＣ−トレンチＭＯＳＦＥＴが発表されている（特許文献１）。

また、ＳｉＣ−ＭＯＳＦＥＴであって、ドリフト層に達するトレンチとトレンチ側壁にチャネル形成領域となるp型ＳｉＣ半導体層を設けることにより高耐圧と低損失を得るＳｉＣ−ＭＯＳＦＥＴとすることが知られている（特許文献２、３）。
さらに、シリコンＭＯＳＦＥＴであるが、溝の内面に形成したp型のエピタキシャル層をＲＩＥ法エッチングにより、溝の側面にのみチャネル形成領域として残す方法についても公知文献がある（特許文献４）。
特開平２００１−７７３５８号公報（要約、図１） 特許第３４１５３４０号公報（００２９段落、図４〜図６） 特許第３６１０７２１号公報（００４３段落、図１３） 特開平２−９１９７６号公報（第１図（ｃ）、（ｄ））

しかしながら、シリコン半導体と比較すると、半導体材料としてのＳｉＣやＧａＮはよりワイドバンドギャップではあるが、デバイス製造プロセス上の制約が極めて大きく、自由度が小さい。通常、シリコンデバイスの製造プロセスではイオン注入によって、ドナー、アクセプタの不純物を導入し、その後１０００℃程度の熱処理によって活性化、およびその後につづく熱拡散処理によって、素子設計から必要とされる所望の深さの拡散層を形成することが可能で、デバイス構造におけるほとんどのｐｎ接合などはこの方法により容易に形成される。

ところが、ＳｉＣやＧａＮではイオンによってドナーやアクセプタを半導体基板に導入しても、それに引き続く熱処理で電気的に活性化させることはシリコン半導体に比べると容易ではない。たとえば、ＳｉＣでは活性化率を高めるため、１５００℃の高温での熱処理を行って活性化する必要がある。この１５００℃以上という活性化温度は、ゲート酸化膜やパッシベーション膜として通常用いられるＳｉ_３Ｎ_４膜やＳｉＯ_２膜の耐熱温度を上回る温度である。このため、ＳｉＣ半導体を用いた製造プロセスにおいては、これらの膜の形成前に、この高温の熱処理を行う必要がある。このようにＳｉＣ半導体の製造プロセスでは、必要とする極めて高温のプロセスに伴う制約があるものの、一応、イオン注入プロセスを利用することはできる。

しかし、ＳｉＣでは、ＭＯＳ界面に界面準位が非常に多く発生しやすく、それによりチャネル中の電子の移動度が非常に低くなるため、基板結晶の優れた特性を充分に引き出せるだけのデバイスを製造することが簡単ではない。
一方のＧａＮではいくつかの試みはあるが、イオン注入では一般的にｎ型もｐ型も極めて導入が難しく、成功例はほとんど知られていない。このことから、半導体の層や領域の形成をエピタキシャル成長のみで行う必要のあることが製造プロセス上で問題となる。

しかし、ＧａＮでは、前記ＭＯＳ界面の界面準位に関して、ＭＯＳのチャネル中の電子移動度は１００ｃｍ^２／Ｖｓを超えるという報告もされており、このＭＯＳ界面に関してはＳｉＣよりも優れた特性が得られやすい。以上説明したように、ＳｉＣもＧａＮもそれぞれ、デバイスを製造する上で、諸々の問題点を抱えており、これを克服することは容易ではない。

また、窒化ガリウム系化合物半導体基板においては、シリコン半導体基板と比較して、熱膨張係数が５０％ほど違い、また格子不整合が１５％程度と、シリコン基板に比べて多いために、ＧａＮ層をシリコン基板上に積層すると反ってしまうという問題もある。そのために、ウエハのハンドリングが困難であり、チップの場合でも、反りのためにハンダ付けが困難と言われている。また、ＧａＮ半導体ではｐ型ドーパントの活性化率が非常に低いために、不純物濃度を正確に制御することが困難であり、公知のＳｉＣ半導体のような耐圧構造を設計することが困難という問題もある。

本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、シリコン半導体よりバンドギャップの広い３ｅＶ程度のワイドバンドギャップ半導体を主要構成材料とする縦型ＭＯＳＦＥＴであっても、低オン抵抗と、高信頼性の高耐圧縦型ＭＯＳＦＥＴが得られるワイドバンドギャップ半導体縦型ＭＯＳＦＥＴとその製造方法を提供することである。

特許請求の範囲の請求項１記載の発明によれば、バンドギャップが３ｅＶ以上のワイドバンドギャップ半導体を主要構成材料とし、主電流の流れる活性部と該活性部を取り巻く周辺に配設される耐圧構造部とを有し、高不純物濃度の一導電型半導体基板の一面に低不純物濃度の一導電型ドリフト層と他導電型ベース層と前記活性部内に配置される一導電型ソース層とを順に備え、前記活性部では前記一導電型ソース層表面から前記一導電型ドリフト層に達し、前記耐圧構造部では最表面の他導電型ベース層から前記一導電型ドリフト層に達するトレンチと、該トレンチ側壁を覆う他導電型チャネル形成層と、該他導電型チャネル形成層表面を含む前記トレンチ内表面を被覆するゲート酸化膜と前記トレンチを埋めるゲート電極とを備え、前記活性部のゲート電極と前記耐圧構造部のゲート電極とが異なる電極であるワイドバンドギャップ半導体縦型ＭＯＳＦＥＴにとすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２記載の発明によれば、前記耐圧構造部内のゲート電極は電位的にフローティング状態に構成されている特許請求の範囲の請求項１記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴとすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、前記他導電型チャネル形成層が前記他導電型ベース層より低不純物濃度である特許請求の範囲の請求項１記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴとする。

特許請求の範囲の請求項４記載の発明によれば、前記耐圧構造部を埋めるゲート電極が前記半導体基板の一面側で前記他導電型ベース領域の表面に導電接続されている特許請求の範囲の請求項２記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴとする。
特許請求の範囲の請求項５記載の発明によれば、前記耐圧構造部を埋めるゲート電極が前記半導体基板の一面側で前記活性部側に隣接する前記他導電型ベース領域の表面に導電接続されている特許請求の範囲の請求項４記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴとする。

特許請求の範囲の請求項６記載の発明によれば、前記耐圧構造部を埋めるゲート電極が前記半導体基板の一面側で前記活性部とは反対側に隣接する前記他導電型ベース領域の表面に導電接続されている特許請求の範囲の請求項４記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴとする。
特許請求の範囲の請求項７記載の発明によれば、前記耐圧構造部の最外周に空乏層のストッパー領域となる一導電型領域が設けられている請求項１乃至６のいずれか一項に記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴとすることが好ましい。

特許請求の範囲の請求項８記載の発明によれば、前記耐圧構造部を埋めるゲート電極が前記半導体基板の一面側で前記ストッパー領域の表面に導電接続されている特許請求の範囲の請求項７記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴとする。
特許請求の範囲の請求項９記載の発明によれば、バンドギャップが３ｅＶ以上のワイドバンドギャップ半導体を主要構成材料とし、主電流の流れる活性部と該活性部を取り巻く周辺に配設される耐圧構造部とを有し、高不純物濃度の一導電型半導体基板の一面に低不純物濃度の一導電型ドリフト層と他導電型ベース層と一導電型ソース層とを順に備え、前記活性部では前記一導電型ソース層表面から前記一導電型ドリフト層に達するトレンチと、該トレンチ側壁を覆う他導電型チャネル形成層と、該他導電型チャネル形成層表面を含む前記トレンチ内表面を被覆するゲート酸化膜と前記トレンチを埋めるゲート電極とを備えるワイドバンドギャップ半導体縦型ＭＯＳＦＥＴにおいて、前記耐圧構造部が一導電型ソース層の表面から一導電型ドリフト層に達するメサ形状とこのメサ形状の表面を保護するパッシベーション膜を備えるワイドバンドギャップ半導体縦型ＭＯＳＦＥＴとすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項１０記載の発明によれば、前記他導電型チャネル形成層が前記他導電型ベース層より低不純物濃度である特許請求の範囲の請求項９記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴとすることが好ましい。
特許請求の範囲の請求項１１記載の発明によれば、バンドギャップが３ｅＶ以上のワイドバンドギャップ半導体からなる高不純物濃度の一導電型半導体基板の一面に低不純物濃度の一導電型ドリフト層と他導電型ベース層と主電流の流れる活性部内の一導電型ソース層とを順にそれぞれ形成する第一工程、前記活性部内では、前記一導電型ソース層表面から前記一導電型ドリフト層に達し、前記活性部を取り巻く周辺部に配設される耐圧構造部内では他導電型ベース層表面から前記一導電型ドリフト層に達するトレンチを形成する第二工程、該トレンチ側壁を覆う、前記他導電型ベース層より低不純物濃度の他導電型チャネル形成層を形成し、該他導電型チャネル形成層表面を含む前記トレンチ内表面を被覆するゲート酸化膜を形成し、続いて前記トレンチをゲート電極で埋める第三工程とを有するワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの製造方法とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項１２記載の発明によれば、前記第一工程における活性部内の一導電型ソース層の形成方法が、ワイドバンドギャップ半導体がＳｉＣ半導体であって、選択的イオン注入法である特許請求の範囲の請求項１１記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの製造方法とすることが好ましい。
特許請求の範囲の請求項１３記載の発明によれば、前記第一工程と第二工程の間に前記耐圧構造内の前記ソース層をエッチングで除去する工程を設ける特許請求の範囲の請求項１１または１２に記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの製造方法とすることも好ましい。

特許請求の範囲の請求項１４記載の発明によれば、前記第三工程における他導電型チャネル形成層の形成方法がエピタキシャル成長である特許請求の範囲の請求項１１乃至１３のいずれか一項に記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの製造方法とすることが好ましい。
特許請求の範囲の請求項１５記載の発明によれば、前記第三工程における他導電型チャネル形成層の形成方法が、ワイドバンドギャップ半導体がＳｉＣ半導体の場合であって、選択的イオン注入法である特許請求の範囲の請求項１１乃至１３のいずれか一項に記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの製造方法とすることが望ましい。

本発明によれば、シリコン半導体よりバンドギャップの広い３ｅＶ程度のワイドバンドギャップ半導体を主要構成材料とする縦型ＭＯＳＦＥＴであっても、低オン抵抗と、高信頼性の高耐圧縦型ＭＯＳＦＥＴが得られるワイドバンドギャップ半導体縦型ＭＯＳＦＥＴとその製造方法を提供することができる。

以下に添付図面を参照して、この発明にかかるワイドバンドギャップ半導体を用いた縦型ＭＯＳＦＥＴおよびその製造方法について、好適な実施の形態を詳細に説明する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。ｎ^＋、ｎ⁻などの＋と−の記号は、それらの記号の無いｎ型の不純物濃度との比較で、相対的により高不純物濃度、より低不純物濃度をそれぞれ表す。また、一導電型をｎ型、他導電型をｐ型として記す。また、本発明は、以下説明する実施例の記載にのみ限定されるものではない。

図１−１〜図１−３は、本発明にかかるワイドバンドギャップ半導体を用いた縦型ＭＯＳＦＥＴの製造方法を製造工程毎に示す半導体基板の断面図である。図２は本発明にかかる縦型ＭＯＳＦＥＴの耐圧構造部分を示す半導体基板の断面図である。図３は本発明にかかる縦型ＭＯＳＦＥＴの異なる耐圧構造部分を示す半導体基板の断面図である。図６は本発明にかかる縦型ＭＯＳＦＥＴの耐圧構造部分内のガードリング構成を示す半導体基板の断面図である（その１）。図７は本発明にかかる縦型ＭＯＳＦＥＴの耐圧構造部分内のガードリング構成を示す半導体基板の断面図である（その２）。図８は本発明にかかる縦型ＭＯＳＦＥＴの耐圧構造部分内のガードリング構成を示す半導体基板の断面図である（その３）。図９は本発明にかかる縦型ＭＯＳＦＥＴの耐圧構造部分内のガードリング構成を示す半導体基板の断面図である（その４）。

図１−１〜図１−３に示す（ａ）〜（ｇ）では、本発明にかかる縦型ＭＯＳＦＥＴの製造プロセスを順に示す。（ａ）において、ｎ型高不純物濃度のワイドバンドギャップ半導体材料としてはＳｉＣやＧａＮのいずれでもよいが、ここではＳｉＣとして以下の説明を進める。理解し易くするために、以下の製造プロセスではＭＯＳＦＥＴの主電流が流れる活性部と活性部を取り巻く周辺部に位置し、耐圧の信頼性を確保するための耐圧構造とに分けて説明する。まず、ＳｉＣ−ｎ^＋半導体基板１の上に、ＳｉＣエピタキシャル成長により形成されるｎ型高不純物濃度のバッファ層２、さらにその上に、ｎ⁻ドリフト層３がＳｉＣエピタキシャル成長により、耐圧の維持可能を考慮した不純物濃度と厚さを有するように形成される、さらにその上にＳｉＣエピタキシャル成長またはイオン注入により所定の不純物濃度と厚さに形成されるｐベース層４、最後に高不純物濃度ｎ^＋ソース層５をＳｉＣエピタキシャル成長またはイオン注入により順次成膜する。ただし、ＧａＮ半導体を用いる場合は、イオン注入法は困難であるので、エピタキシャル成長により形成することが好ましい。それぞれの層は設計により異なる値をとり得るが、一例を挙げると、ｎ^＋バッファ層２は、不純物濃度１×１０^１９〜１×１０^２１ｃｍ^−３で、厚さは１〜５μｍが好ましい。ｎ⁻ドリフト層３は、不純物濃度５×１０^１５〜１×１０^１７ｃｍ^−３で、厚さは５〜１５μｍが好ましい。ｐベース層４は、不純物濃度５×１０^１７〜１×１０^２１ｃｍ^−３で、厚さ０．５〜２μｍ程度にする。ｎ^＋ソース層５は、不純物濃度１×１０^１９〜１×１０^２１ｃｍ^−３で、厚さ０．２〜１μｍ程度が好ましい。この工程を本発明にかかる製造方法における第一工程とする。

（ｂ）では、トレンチゲート構造部分を形成するために、まず、異方性のドライエッチング、たとえば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）エッチング法などの公知技術により、トレンチ状にエッチングしトレンチ１００を形成する。このトレンチ１００の深さも設計により異なるが、少なくともｐベース層４より深くする必要がある。トレンチ１００の表面幅は０．５〜２μｍ程度とする。この工程を本発明にかかる製造方法における第二工程とする。

（ｃ）では、トレンチ１００上を含む基板全面に、不純物濃度と厚さを所定の値に制御されたｐ型のＳｉＣエピタキシャル半導体層６ａを成膜する。このｐ型のＳｉＣエピタキシャル半導体層６ａはＭＯＳチャネル（反転層）を形成することになるトレンチ側壁部分であるｐ型チャネル形成層６を含む。このｐ型チャネル形成層６の不純物濃度は１×１０^１７〜５×１０^１７ｃｍ^−３程度で、厚さは０．２〜１μｍ程度である。ｐ型チャネル形成層６の不純物濃度は前記ｐベース層４の不純物濃度より低いことが望ましい。ＳｉＣ半導体の場合はイオン注入法により前記ｐ型チャネル形成層６を形成することができるが、ＧａＮ半導体の場合は、エピタキシャル成長法により前記ｐ型チャネル形成層６を形成することが好ましい。本発明ではＭＯＳチャネル（反転層）をｐベース層４とは異なるｐ型チャネル形成層６として形成するので、不純物濃度をｐベース層４とは異ならせることができ、チャネル制御性を考慮して不純物濃度を選ぶ選択幅が広くなるメリットがある。たとえば、前述のようにｐベース層４より低濃度にすると、ゲート閾値電圧を小さくすることができる。本発明にかかるｐ型チャネル形成層６を設けずにｐベース層４の側壁面に直接にチャネル（反転層）を形成する場合は、ゲート閾値電圧を低くするためにｐベース層４の不純物濃度を低くすると、オフ時の空乏層がｐベース層４にも広がり易くなり、ｐベース層４幅を広くする必要性が出る。すると、チャネル幅（電流方向の長さ）が長くなり、チャネル抵抗が大きくなるという問題が生じる。本発明によれば、ゲート閾値電圧に関係なく、ｐベース層の不純物濃度を高くして、厚さを薄くできるので、前記チャネル抵抗に関する問題を回避できる。

（ｄ）では、前述と同様の異方性のドライエッチングを用いて、前記（ｃ）で形成したｐ型のＳｉＣエピタキシャル半導体層６ａの、基板主面に平行な層部分を除去して、トレンチ１００の側壁部分のp型チャネル形成層６のみを残すようにする。
（ｅ）では、表面に熱酸化またはＣＶＤ法によりゲート絶縁膜７となるＳｉＯ_２膜やＳｉ_３Ｎ_４膜を形成する。ＳｉＣでは熱酸化によりＳｉＯ_２膜を形成することも可能である。

（ｆ）ではゲート電極８とするために、ゲート電極材料を充填し、ゲートのパターンにエッチングして形成する。ゲート電極材料は通常は導電性ポリシリコンが用いられる。好ましくはトレンチ１００を完全に埋めるようにしたほうがよい。完全に埋め込まれない場合には、表面に溝が残るために、その後の工程において、フォトレジストを塗布したりするときに正常に膜が塗られないなど、工程トラブルが発生し易くなる。前記（ｃ）から（ｆ）までの説明における工程を本発明にかかる製造方法における第三工程とする。

（ｇ）においては、ｐベース領域４およびｎ^＋ソース領域５の表面に共通にオーミック接触するソース電極１０およびＳｉＣ−ｎ^＋半導体基板１の裏面にオーミック接触するドレイン電極９を形成する。これらの金属電極にはＮｉ、Ｔｉ、Ａｌなどの積層膜が用いられる。
こうして形成された本発明にかかる縦型ＭＯＳＦＥＴではＭＯＳチャネル（反転層）がトレンチ側壁のｐ型チャネル形成層６の表面に形成される。ＭＯＳＦＥＴのゲート閾値電圧はｐ型チャネル形成層６の不純物濃度に依存するので、ｐ型チャネル形成層６の不純物濃度を製造プロセスで制御できることのメリットは大きい。またチャネル長はｐベース層４の厚さではなく、トレンチ１００の深さによって決定できることもメリットになる。この結果、非常に制御性の良いＭＯＳＦＥＴが形成可能である。また、この方法では、トレンチ１００底のコーナー部分の直近までｐ型チャネル形成層６を形成することができ、耐圧がトレンチ１００深さなどに影響されにくいという特長がある。このため、ゲート絶縁膜７にトレンチコーナー部分で大きな電界がかかるのを緩和することが可能となる。

図２、図６、図７、図８、図９では、大きなオフ電圧を維持するための、素子の活性部を取り巻く、本発明にかかる周辺耐圧構造について説明する。製造方法の説明としては図１とあまり変らないが、基板最表面の高不純物濃度ｎ^＋型ソース層５は、本発明にかかる周辺耐圧構造においては、無いほうが好ましいので、この耐圧構造部のみｎ^＋型ソース層５を除くために、前記（ａ）で説明する第一工程と（ｂ）で説明する第二工程の製造工程間に周辺の耐圧構造部のみｎ^＋型ソース層５をドライエッチングなどの処理により除く工程を付け加える。この耐圧構造部では、図６に示すように、活性部におけるｐベース層４と同時に形成されたｐ型島領域１４が耐圧構造部内のトレンチ１０１により島状に分断されてガードリングとしての役割を果たすことになる。このガードリングは活性部内のトレンチ１００と同時に形成されたトレンチ１０１内部に、活性部内のトレンチ１００と同様に、p型チャネル形成層６とゲート絶縁膜７とゲート電極８を備えるが、活性部内のゲート電極８と異なる電位であり、外部電極端子のどこにも接続されず、電位的にはフローティング状態にされている。つまり、少なくとも活性部内のゲート電極と耐圧構造部内のゲート電極との間は導電接続されない。こうすることで、耐圧構造部内のゲート電極８は、ｐチャネル形成層６と容量結合により電位が固定されて外側へと空乏層が延びる。このガードリングはＭＯＳＦＥＴのオフ時にかかる大きな電圧をそれぞれ分担することにより、オフ耐圧を信頼性よく維持する機能を有する。耐圧設計の観点からは、ｐ型島領域１４の幅（基板の主面に平行な方向の幅）およびトレンチ１０１の数を変えることで設計耐圧を変えることが可能である。基板の最表面には放電防止用として、図示しないポリイミド膜やＳｉ_３Ｎ_４膜などを付加することが好ましい。

ガードリング内のゲート電極８の電位的フローティング状態を安定すると共に、オフ電圧による空乏層の延びを制御する観点で、ゲート電極８の表面とｐ型島領域１４の表面との短絡電極（図７の符号１３、図８の符号１５）により導電接続されることが好ましい。また、ゲート電極８の表面と空乏層のｎ^＋型ストッパー領域１６との間も、空乏層が延びすぎてデバイスチップの最外端の切断面にかからないように、短絡電極（図８、９の符号１２）により導電接続されチャネルストッパーとすることが好ましい。図７では、耐圧構造内のゲート電極８が活性部側（内側）のｐ型チャネル形成層６に導電接続されている。このため、耐圧構造部内のゲート電極８と内側のp型チャネル形成層６とが同電位となるため、外側へと向かって空乏層が延びやすくなる。これはパッシベーション膜にプラス電荷が多く、空乏層が表面で延びにくい場合に有効である。図８では耐圧構造部内のゲート電極８の外側のp型チャネル形成層６に導電接続されている。このため、外側へと向かって空乏層が延びにくくなる。これはパッシベーション膜にマイナス電荷が多く、空乏層が表面で延び易い場合に有効である。

図３では別の周辺の耐圧構造の断面構造を示した。この例では耐圧構造をメサ形状とすることで耐圧を維持するものである。すなわち、低不純物濃度のｎ⁻ドリフト層３よりも深いメサ領域１１を形成して表面にＳｉＯ_２膜、Ｓｉ_３Ｎ_４膜、ポリイミド膜などの組み合わせからなるパッシベーション膜（図示せず）を形成することにより耐圧を維持する構造である。メサの傾斜角は基板の主面に垂直な状態から図３に示されるようなネガベベル角などから適宜選択することができる。このメサベベル構造を有する縦型ＭＯＳＦＥＴの製造プロセスでは前記図１−１〜図１−３で示した製造工程のほかに、前記（ｇ）における工程と、その工程以降に、さらに深いメサ領域１１を形成するためのエッチング工程を追加することになる。

以上のように、本発明にかかるワイドバンドギャップ半導体縦型ＭＯＳＦＥＴおよびその製造方法は、インバータ等の電力変換装置や種々の産業用機械等の電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

本発明にかかる縦型ＭＯＳＦＥＴの製造プロセスを示す半導体基板の断面図である（その１）。 本発明にかかる縦型ＭＯＳＦＥＴの製造プロセスを示す半導体基板の断面図である（その２）。 本発明にかかる縦型ＭＯＳＦＥＴの製造プロセスを示す半導体基板の断面図である（その３）。 本発明にかかるワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの活性部を取り巻く周辺の耐圧構造部を示す半導体基板の断面図。 本発明にかかる、異なる耐圧構造部を示す半導体基板の断面図である。 従来のシリコンの縦型ＭＯＳＦＥＴのプレーナゲート構造を示す半導体基板の断面図である。 従来のシリコンの縦型ＭＯＳＦＥＴのトレンチゲート構造を示す半導体基板の断面図である。 本発明にかかるワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの活性部を取り巻く周辺の耐圧構造部を示す半導体基板の断面図（その１）である。 本発明にかかるワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの活性部を取り巻く周辺の耐圧構造部を示す半導体基板の断面図（その２）である。 本発明にかかるワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの活性部を取り巻く周辺の耐圧構造部を示す半導体基板の断面図（その３）である。 本発明にかかるワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの活性部を取り巻く周辺の耐圧構造部を示す半導体基板の断面図（その４）である。

符号の説明

１ ワイドバンドギャップｎ^＋半導体基板
２ 高不純物濃度ｎ^＋バッファ層
３ 低不純物濃度ｎ⁻ドリフト層
４ ｐベース層
５ 高不純物濃度ｎ^＋ソース層
６ ｐ型チャネル形成層
７ ゲート絶縁膜
８ ゲート電極
９ ドレイン電極
１０ ソース電極
１１ メサ領域
１２ 短絡電極
１３ 短絡電極
１４ ｐ型島領域
１５ 短絡電極
１６ ストッパー領域
１００ トレンチ
１０１ トレンチ。

Claims (15)

1. バンドギャップが３ｅＶ以上のワイドバンドギャップ半導体を主要構成材料とし、主電流の流れる活性部と該活性部を取り巻く周辺に配設される耐圧構造部とを有し、高不純物濃度の一導電型半導体基板の一面に低不純物濃度の一導電型ドリフト層と他導電型ベース層と前記活性部内に配置される一導電型ソース層とを順に備え、前記活性部では前記一導電型ソース層表面から前記一導電型ドリフト層に達し、前記耐圧構造部では最表面の他導電型ベース層から前記一導電型ドリフト層に達する、トレンチと、該トレンチ側壁を覆う他導電型チャネル形成層と、該他導電型チャネル形成層表面を含む前記トレンチ内表面を被覆するゲート酸化膜と前記トレンチを埋めるゲート電極とを備え、前記活性部のゲート電極と前記耐圧構造部のゲート電極とが異なる電極であることを特徴とするワイドバンドギャップ半導体縦型ＭＯＳＦＥＴ。
2. 前記耐圧構造部内のゲート電極は電位的にフローティング状態に構成されていることを特徴とする請求項１記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴ。
3. 前記他導電型チャネル形成層が前記他導電型ベース層より低不純物濃度であることを特徴とする請求項１記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴ。
4. 前記耐圧構造部を埋めるゲート電極が前記半導体基板の一面側で前記他導電型ベース領域の表面に導電接続されていることを特徴とする請求項２記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴ。
5. 前記耐圧構造部を埋めるゲート電極が前記半導体基板の一面側で前記活性部側に隣接する前記他導電型ベース領域の表面に導電接続されていることを特徴とする請求項４記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴ。
6. 前記耐圧構造部内のゲート電極が前記半導体基板の一面側で前記活性部とは反対側に隣接する前記他導電型ベース領域の表面に導電接続されていることを特徴とする請求項４記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴ。
7. 前記耐圧構造部の最外周に空乏層のストッパー領域となる一導電型領域が設けられていることを特徴とする請求項１乃至６のいずれか一項に記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴ。
8. 前記耐圧構造部を埋めるゲート電極が前記半導体基板の一面側で前記ストッパー領域の表面に導電接続されていることを特徴とする請求項７記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴ。
9. バンドギャップが３ｅＶ以上のワイドバンドギャップ半導体を主要構成材料とし、主電流の流れる活性部と該活性部を取り巻く周辺に配設される耐圧構造部とを有し、高不純物濃度の一導電型半導体基板の一面に低不純物濃度の一導電型ドリフト層と他導電型ベース層と一導電型ソース層とを順に備え、前記活性部では前記一導電型ソース層表面から前記一導電型ドリフト層に達するトレンチと、該トレンチ側壁を覆う他導電型チャネル形成層と、該他導電型チャネル形成層表面を含む前記トレンチ内表面を被覆するゲート酸化膜と前記トレンチを埋めるゲート電極とを備えるワイドバンドギャップ半導体縦型ＭＯＳＦＥＴにおいて、前記耐圧構造部が一導電型ソース層の表面から一導電型ドリフト層に達するメサ形状とこのメサ形状の表面を保護するパッシベーション膜を備えることを特徴とするワイドバンドギャップ半導体縦型ＭＯＳＦＥＴ。
10. 前記他導電型チャネル形成層が前記他導電型ベース層より低不純物濃度であることを特徴とする請求項９記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴ。
11. バンドギャップが３ｅＶ以上のワイドバンドギャップ半導体からなる高不純物濃度の一導電型半導体基板の一面に低不純物濃度の一導電型ドリフト層と他導電型ベース層と主電流の流れる活性部内の一導電型ソース層とを順にそれぞれ形成する第一工程、前記活性部内では、前記一導電型ソース層表面から前記一導電型ドリフト層に達し、前記活性部を取り巻く周辺部に配設される耐圧構造部内では他導電型ベース層表面から前記一導電型ドリフト層に達するトレンチを形成する第二工程、該トレンチ側壁を覆う、前記他導電型ベース層より低不純物濃度の他導電型チャネル形成層を形成し、該他導電型チャネル形成層表面を含む前記トレンチ内表面を被覆するゲート酸化膜を形成し、続いて前記トレンチをゲート電極で埋める第三工程とを有するワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの製造方法。
12. 前記第一工程における活性部内の一導電型ソース層の形成方法が、ワイドバンドギャップ半導体がＳｉＣ半導体であって、選択的イオン注入法であることを特徴とする請求項１１記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの製造方法。
13. 前記第一工程と第二工程の間に前記耐圧構造内の前記ソース層をエッチングで除去する工程を設けることを特徴とする請求項１１または１２に記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの製造方法。
14. 前記第三工程における他導電型チャネル形成層の形成方法がエピタキシャル成長であることを特徴とする請求項１１乃至１３のいずれか一項に記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの製造方法。
15. 前記第三工程における他導電型チャネル形成層の形成方法が、ワイドバンドギャップ半導体がＳｉＣ半導体の場合であって、選択的イオン注入法であることを特徴とする請求項１１乃至１３のいずれか一項に記載のワイドバンドギャップ半導体縦型ＭＯＳＦＥＴの製造方法。

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