JP2018060923A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】簡易に製造可能であり、耐圧を維持し、かつ所定のゲート閾値電圧に設定可能な半導体装置および半導体装置の製造方法を提供すること。【解決手段】炭化珪素基板１０のおもて面側に、ＭＯＳゲートが設けられる。炭化珪素基板１０は、ｎ+型出発基板１上に各炭化珪素層２１〜２３を順にエピタキシャル成長させてなる。ｐ+型炭化珪素層２２は、ｐ+型高濃度ベース領域３であり、トレンチ２４により複数に分離される。ｐ型炭化珪素層２３は、ｐ+型炭化珪素層２２を覆い、かつトレンチ２４の内部に埋め込まれている。ｐ型炭化珪素層２３は、ｐ型ベース領域４である。ゲートトレンチ７は、基板おもて面からｎ+型ソース領域５およびトレンチ２４内部のｐ型ベース領域４を貫通してｎ-型ドリフト領域２に達する。ｐ+型高濃度ベース領域３とゲートトレンチ７の側壁のゲート絶縁膜８との間には、トレンチ２４の内部に埋め込まれたｐ型ベース領域４が存在する。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

従来、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、半導体基板上に平板状にＭＯＳゲートを設けたプレーナゲート構造と、半導体基板に形成したトレンチ内にＭＯＳゲートを埋め込んだトレンチゲート構造と、の２種類のＭＯＳゲート構造が広く知られている。

トレンチゲート構造では、チャネルが基板おもて面に垂直に形成されるため、チャネルが基板おもて面に平行に形成されるプレーナゲート構造よりもセル幅を縮小することができ、単位面積当たりのセル密度を増やすことができる。このため、一般的に、ＭＯＳＦＥＴでは、トレンチゲート構造とすることで、単位面積当たりの電流密度を増やすことができ、大電流化の要望に応じることが容易となる。

また、炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）と比較して、バンドギャップが３倍程度広く、絶縁破壊電界強度が１桁近く大きい、および、電子の飽和ドリフト速度が大きい、という優れた物性を有する。従来より半導体装置の材料としてシリコンが広く用いられているが、シリコンを用いた半導体装置の性能を超えるためには、半導体装置の材料として炭化珪素を用いることが有効である。

ＭＯＳＦＥＴの半導体材料として炭化珪素（ＳｉＣ）を用いた場合、ＭＯＳゲートを形成する際にチャネル付近の残留する炭素（Ｃ）の悪影響や、炭化珪素内の結晶欠陥により、シリコン（Ｓｉ）を用いた場合に比べてチャネル移動度が大きく低下する。このため、チャネル抵抗が高くなり、シリコンに対する優位性が低下する。チャネル抵抗を低下させるためには、チャネル長を短くしたり、ｐ型ベース領域の、チャネルが形成されるトレンチ側壁に沿った部分の不純物濃度を低くするなどの対策を行うことが挙げられる。

チャネル長を短くした場合、ドリフト領域とソース領域との距離が近づくため、パンチスルー（ゲート電圧を印加しない状態でドレイン−ソース間に電流が流れる現象）しやすくなり、耐圧（耐電圧）低下が懸念される。また、ベース領域の不純物濃度を低くした場合、ゲート閾値電圧が低下するとともに、ゲート電圧印加時にゲート絶縁膜とベース領域との境界からベース領域内に多数キャリアの空乏層（チャネル）が広がりやすくなり、耐圧低下が懸念される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。

炭化珪素を用いたトレンチゲート構造の縦型ＭＯＳＦＥＴとして、トレンチ内壁に沿って電子移動度の大きいｎ型領域を設けることで、チャネル抵抗を低減させたｎチャネル型ＭＯＳＦＥＴが提案されている（例えば、下記特許文献１（第００３２段落、第１図）参照。）。下記特許文献１では、ｐ型ベース領域の、ゲート閾値電圧を決定する因子であるトレンチ側壁に沿った部分をｎ型化することで、チャネル抵抗を低減している。

また、炭化珪素を用いたトレンチゲート構造の別の縦型ＭＯＳＦＥＴとして、隣り合うトレンチ間に挟まれたｐ型ベース領域の幅を狭くし、かつ不純物濃度を低くした装置が提案されている（例えば、下記特許文献２（第００３３〜００３４段落、第１〜３図）参照。）。下記特許文献２では、ｐ型ベース領域の幅を狭くすることで多数キャリアの空乏層の広がりを抑制し、耐圧低下を抑制している。

特許第４６７８９０２号公報 特開２０１１−０２３６７５号公報

しかしながら、ｐ型ベース領域の、トレンチ側壁に沿った部分を、低不純物濃度としたり、上記特許文献１のようにｎ型化した構造をイオン注入で形成する場合、基板おもて面に垂直な方向からのｎ型不純物のイオン注入では、トレンチ側壁へのｎ型不純物の注入量が少なかったり、ｎ型不純物の注入深さが浅くなるという問題がある。このため、ｎ型不純物の注入量および注入深さを確保するためには、基板おもて面に対して斜めの方向からトレンチ側壁にｎ型不純物をイオン注入する必要があるが、トレンチの側壁ごとに注入角度を変えてイオン注入を行うこととなるため、イオン注入回数が増えるという新たな問題が生じる。

また、上記特許文献１では、トレンチ底部に沿ってｎ型領域が設けられていることで、トレンチ底部におけるｎ型不純物濃度が高くなる。このため、ＭＯＳＦＥＴのオフ時にトレンチ底部への電界集中が強くなり、トレンチ底部に沿った部分でゲート絶縁膜の絶縁破壊による耐圧低下の虞がある。上記特許文献２では、トレンチ間隔を狭くする部分で、ＭＯＳゲート構造の形成が困難である。

この発明は、上述した従来技術による問題点を解消するため、簡易に製造することができるとともに、耐圧を維持したまま、所定のゲート閾値電圧に設定することができる半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板のおもて面に、第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側の表面に、第２導電型の第２半導体層が設けられている。第１溝は、前記第２半導体層の両表面間を厚さ方向に貫通して前記第１半導体層に達する。前記第２半導体層の、前記第１半導体層側に対して反対側の表面に、第２導電型の第３半導体層が設けられている。前記第３半導体層は、前記第１溝の内部に埋め込まれている。前記第３半導体層は、前記第２半導体層よりも不純物濃度が低い。前記半導体基板および前記第１〜３半導体層は、シリコンよりもバンドギャップの広い半導体からなる。前記第３半導体層の内部に、第１導電型の第１半導体領域が選択的に設けられている。トレンチは、前記第１半導体領域および前記第１溝の内部の前記第３半導体層を前記厚さ方向に貫通して前記第１半導体層に達する。前記トレンチは、前記第１溝よりも幅が狭い。ゲート絶縁膜は、前記トレンチの内壁に沿って設けられている。ゲート電極は、前記トレンチの内部において、前記ゲート絶縁膜上に設けられている。第１電極は、前記第１半導体領域および前記第３半導体層に電気的に接続されている。第２電極は、前記半導体基板の裏面に電気的に接続されている。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層は、前記第３半導体層を挟んで、前記トレンチの側壁に設けられた前記ゲート絶縁膜に対向することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の、前記半導体基板側に対して反対側の表面から前記厚さ方向に所定の深さで設けられた、前記第１溝よりも幅の広い第２溝をさらに備える。前記第２半導体層は、前記第２溝に埋め込まれている。前記第１溝は、前記第２半導体層の、前記第３半導体層側の表面から前記厚さ方向に、前記第２溝の内部の前記第２半導体層を貫通して前記第１半導体層に達することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の内部に、前記第２半導体層および前記第３半導体層と離して設けられた第２導電型の第２半導体領域をさらに備える。前記第２半導体領域は、前記トレンチの底部の少なくとも一部を覆う。前記第２半導体領域は、前記第３半導体層よりも不純物濃度が高いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層は、エピタキシャル成長層であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層は、エピタキシャル成長層であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、第１導電型の第１エピタキシャル成長層を堆積する第１工程を行う。次に、前記第１エピタキシャル成長層上に、第２導電型の第２エピタキシャル成長層を堆積する第２工程を行う。次に、前記第２エピタキシャル成長層の両表面間を厚さ方向に貫通して前記第１エピタキシャル成長層に達する第１溝を形成する第３工程を行う。次に、前記第２エピタキシャル成長層上に、前記第２エピタキシャル成長層よりも不純物濃度の低い第２導電型の第３エピタキシャル成長層を堆積し、かつ前記第３エピタキシャル成長層で前記第１溝の内部を埋め込む第４工程を行う。次に、前記第３エピタキシャル成長層の内部に、第１導電型の第１半導体領域を選択的に形成する第５工程を行う。次に、前記第１半導体領域および前記第１溝の内部の前記第３エピタキシャル成長層を前記厚さ方向に貫通して前記第１エピタキシャル成長層に達する、前記第１溝よりも幅の狭いトレンチを形成する第６工程を行う。次に、前記トレンチの内壁に沿ってゲート絶縁膜を形成する第７工程を行う。次に、前記トレンチの内部において、前記ゲート絶縁膜上にゲート電極を形成する第８工程を行う。次に、前記第１半導体領域および前記第３エピタキシャル成長層に電気的に接続された第１電極を形成する第９工程を行う。次に、前記半導体基板の裏面に電気的に接続された第２電極を形成する第１０工程を行う。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程の後、前記第２工程の前に、前記第１エピタキシャル成長層に、前記厚さ方向に所定の深さで、前記第１溝よりも幅の広い第２溝を形成する第１１工程をさらに含む。そして、前記第２工程では、前記第２溝に前記第２エピタキシャル成長層を埋め込む。前記第３工程では、前記第２エピタキシャル成長層の表面から前記厚さ方向に、前記第２溝の内部の前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達する前記第１溝を形成することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程の後、前記第２工程の前に、前記第１エピタキシャル成長層の内部に、前記第３エピタキシャル成長層よりも不純物濃度の高い第２導電型の第２半導体領域を形成する第１２工程をさらに含む。前記第６工程では、底部の少なくとも一部が前記第２半導体領域に達する前記トレンチを形成することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする。

上述した発明によれば、ゲート電圧印加時にチャネルの伸びが抑制される。このため、逆方向電圧印加（第１半導体層に正電圧を印加し、第３半導体層に負電圧を印加）時に、チャネルでのパンチスルー（チャネルにより第２，３半導体層が完全に空乏化される現象）を防止することができる。また、第２半導体層の不純物濃度に応じた所定のゲート閾値電圧を適宜設定することができる。

また、上述した発明によれば、例えばトレンチの側壁に対して斜めの方向からイオン注入する場合と比べて確実に、トレンチの側壁に沿った部分に相対的に不純物濃度の低い第２半導体層を配置することができる。また、トレンチと同じ位置にトレンチよりも幅の広い第１溝を形成することで、トレンチの側壁のゲート絶縁膜との間に、第３半導体層を挟むように相対的に不純物濃度の高い第２半導体層を確実に配置することができる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、簡易に製造することができるとともに、耐圧を維持したまま、所定のゲート閾値電圧に設定することができるという効果を奏する。

実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。

（実施の形態１）
本発明にかかる半導体装置は、半導体材料としてシリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いて作製（製造）されたエンハンスメント（ノーマリオフ）型の縦型ＭＯＳＦＥＴ（以下、ＳｉＣ−縦型ＭＯＳＦＥＴとする）を例に、実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。

図１に示す実施の形態１にかかる半導体装置は、炭化珪素基板（半導体チップ）１０のおもて面側にトレンチゲート構造のＭＯＳゲートを備えたＳｉＣ−縦型ＭＯＳＦＥＴである。炭化珪素基板１０は、ｎ⁺型出発基板（半導体基板）１のおもて面上に所定の導電型および不純物濃度を有する各炭化珪素層（第１〜３半導体層（第１〜３エピタキシャル成長層））２１〜２３を順にエピタキシャル成長させてなるエピタキシャル基板である。ｎ⁺型出発基板１は、ｎ⁺型ドレイン領域である。ｎ^-型炭化珪素層２１は、ｎ^-型ドリフト領域２である。ｐ⁺型炭化珪素層２２は、ｐ⁺型高濃度ベース領域３となる。

図１には、活性領域の１つの単位セル（素子の機能単位）２０と当該単位セル２０に隣接する単位セルの一部を示し、他の単位セルや、エッジ終端領域を図示省略する。活性領域は、オン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域の周囲を囲み、炭化珪素基板１０のおもて面（以下、基板おもて面とする）側の電界を緩和して耐圧（耐電圧）を保持する領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域には、ガードリング、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造、リサーフおよびフィールドプレート等の耐圧構造が配置される。

活性領域において、基板おもて面（ｐ型炭化珪素層２３側の表面）側に、ＭＯＳゲートが設けられている。ＭＯＳゲートは、ｐ⁺型高濃度ベース領域３、ｐ型ベース領域４、ｎ⁺型ソース領域（第１半導体領域）５、ｐ⁺⁺型コンタクト領域６、トレンチ（以下、ゲートトレンチとする）７、ゲート絶縁膜８およびゲート電極９で構成される。ｐ⁺型高濃度ベース領域３は、ｎ^-型ドリフト領域２の、ｎ⁺型出発基板１側に対して反対側の表面に選択的に設けられている。ｐ⁺型高濃度ベース領域３は、ＭＯＳゲートのベース領域を構成する。ｐ⁺型高濃度ベース領域３は、トレンチ（第１溝）２４により複数に分離されたｐ⁺型炭化珪素層２２である。

ｐ⁺型高濃度ベース領域３は、ソース電極（第１電極）１２に対して正電圧がドレイン電極（第２電極）１４に印加された状態で、ゲート電極９にゲート閾値電圧以上の電圧が印加されたときに、ゲート絶縁膜８とｐ型ベース領域４との境界からベース領域（ｐ型ベース領域４およびｐ⁺型高濃度ベース領域３）内に広がる正孔の空乏層の伸びを抑制する機能を有する。また、ｐ⁺型高濃度ベース領域３は、十分に不純物濃度を高くすることで（例えば１×１０¹⁶／ｃｍ³以上１×１０¹⁸／ｃｍ³以下程度）、ＭＯＳＦＥＴのオフ時にゲートトレンチ７の底部の電界集中を緩和させる機能を有する。

トレンチ２４は、基板おもて面に平行な方向（横方向）において、ゲートトレンチ７に対応する位置に配置されている。トレンチ２４は、ｐ⁺型炭化珪素層２２の両表面間を厚さ方向（基板おもて面から基板裏面に向かう方向：縦方向）に貫通してｎ^-型ドリフト領域２に達する。図１には、トレンチ２４の深さをｐ⁺型炭化珪素層２２の厚さと略同じとし、トレンチ２４の底部２４ａがｐ⁺型炭化珪素層２２とｎ^-型炭化珪素層２１との境界と略同じ深さに位置する場合を示すが、トレンチ２４の深さはｐ⁺型炭化珪素層２２の厚さよりも深くてもよい。すなわち、トレンチ２４の底部２４ａは、ｐ⁺型炭化珪素層２２とｎ^-型炭化珪素層２１との境界よりもドレイン側に位置していてもよい。

ｐ型炭化珪素層２３は、ｐ⁺型高濃度ベース領域３を覆い、かつトレンチ２４の内部に埋め込まれている。すなわち、ｐ型炭化珪素層２３は、トレンチ２４の底部２４ａにおいてｎ^-型ドリフト領域２に接する。ｐ型炭化珪素層２３の、基板おもて面側の表面領域には、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６がそれぞれ選択的に設けられている。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、基板おもて面からｐ⁺型高濃度ベース領域３に達する深さで設けられていてもよい。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、互いに接する。ｐ⁺⁺型コンタクト領域６は、例えば、ゲートトレンチ７間（メサ部）の中央に配置される。メサ部の中心間が１つの単位セル２０である。

ｐ型炭化珪素層２３の、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６以外の部分がｐ型ベース領域４である。ｐ型ベース領域４は、ＭＯＳゲートのベース領域を構成する。ｐ型ベース領域４の不純物濃度は、ｐ⁺型高濃度ベース領域３の不純物濃度よりも低い。ｐ型ベース領域４の、ｎ⁺型ソース領域５とｎ^-型ドリフト領域２とに挟まれた部分（すなわち、ｐ型ベース領域４の、ゲートトレンチ７の側壁に沿った部分）の厚さｔ１でチャネル長が決まる。このため、ｐ型ベース領域４の不純物濃度および当該厚さｔ１は、素子ごとに設計変更可能である。例えば、ｐ型ベース領域４の不純物濃度に応じてゲート閾値電圧が設定される。

また、ゲート閾値電圧は、ｐ⁺型高濃度ベース領域３の不純物濃度と、ゲートトレンチ７の側壁からｐ⁺型高濃度ベース領域３までの幅ｗ３と、で調整される。具体的には、ｐ⁺型高濃度ベース領域３は、上述したようにベース領域内に広がる多数キャリア（正孔）の空乏層の伸びを抑制する機能を有する。すなわち、ｐ⁺型高濃度ベース領域３は、当該正孔の空乏層の過剰な広がりを防止する機能を有する。この正孔の空乏層（正孔が空乏化した領域）は、ベース領域の、ゲートトレンチ７の側壁に沿った部分に形成されるチャネルである。ゲート電圧を印加していない熱平衡状態において、チャネルは、少数キャリア（電子）を少ししか含んでおらず、導電性が極めて低い状態になっている。

一方、このチャネルは正のゲート電圧印加時にｐ型ベース領域４内に広がるが、その伸びはｐ⁺型高濃度ベース領域３により抑制される。これにより、ｐ⁺型高濃度ベース領域３を設けない従来構造よりも、チャネルにかかる電界強度が強くなり、ＭＯＳゲートの半導体表面（ｐ型ベース領域４のチャネル部分）の伝導帯下端がフェルミ準位に近づきやすいため、チャネル内の電子密度が上がりやすく、チャネルの導電性が高まりやすい（チャネルの極性がｎ型に反転しやすい）。したがって、ｐ型ベース領域４の不純物濃度を低くしても、ｐ型ベース領域４の不純物濃度で理論上得られるゲート閾値電圧でチャネルの極性をｎ型に反転させることができる。

このように、ゲート閾値電圧は、ｐ型ベース領域４の不純物濃度で適宜設定することができる。例えばｐ型ベース領域４の不純物濃度を低くしたとしても、ゲート絶縁膜８とｐ型ベース領域４との境界からｐ型ベース領域４内へのチャネルの広がりをｐ⁺型高濃度ベース領域３によって抑制することで、耐圧低下を防止することができる。このため、耐圧を維持したまま、上述したｐ型ベース領域４の不純物濃度を適宜設定して所定のゲート閾値電圧に設定可能である。より具体的には、ゲート閾値電圧は、例えば、ｐ型ベース領域４の不純物濃度と、ｐ⁺型高濃度ベース領域３の不純物濃度と、ゲートトレンチ７の側壁からｐ⁺型高濃度ベース領域３までの幅ｗ３と、ゲート絶縁膜８の厚さと、で決定される。

ゲートトレンチ７は、基板おもて面からｎ⁺型ソース領域５およびトレンチ２４内部のｐ型ベース領域４を貫通し、トレンチ２４の底部２４ａにおいてｎ^-型ドリフト領域２に達する。ゲートトレンチ７の幅（短手方向の幅）ｗ１は、トレンチ２４の幅（短手方向の幅）ｗ２よりも狭い（ｗ１＜ｗ２）。このため、トレンチ２４により、ｐ⁺型高濃度ベース領域３は、ゲートトレンチ７の側壁のゲート絶縁膜８と離して配置される。ｐ⁺型高濃度ベース領域３とゲートトレンチ７の側壁のゲート絶縁膜８との間には、ｐ型ベース領域４（４ａ）が存在する。すなわち、ｐ型ベース領域４は、ｐ⁺型高濃度ベース領域３とゲートトレンチ７の側壁のゲート絶縁膜８との間を、ゲートトレンチ７の側壁に沿ってドレイン側に延在しており、当該延在する部分（トレンチ２４の内部に埋め込まれた部分）４ａでｎ^-型ドリフト領域２に接する。

ゲートトレンチ７の側壁には、ｎ⁺型ソース領域５、ｐ型ベース領域４およびｎ^-型ドリフト領域２が露出されている。ゲートトレンチ７の側壁の結晶面は、例えば、ｍ面であってもよい。これにより、ＭＯＳゲート特性のばらつきを小さくすることができる。ｍ面とは、（０００−１）面、いわゆるＣ面に垂直な｛１０−１０｝面の総称である。具体的には、ｍ面とは、（１０−１０）面、（−１０１０）面、（１−１００）面、（−１１００）面、（０１−１０）面および（０−１１０）面である。ゲートトレンチ７の底部には、ｎ^-型ドリフト領域２が露出されている。ゲートトレンチ７の底部の結晶面は、基板おもて面と同じＳｉ面である。

ゲートトレンチ７は、例えば、基板おもて面に平行に延びるストライプ（直線）状の平面レイアウトに配置されている。この場合、隣り合うゲートトレンチ７間の各領域（ｐ⁺型高濃度ベース領域３、ｐ型ベース領域４、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６）も、ゲートトレンチ７がストライプ状に延びる方向（ゲートトレンチ７の長手方向：図１の奥行き方向）に平行な直線状の平面レイアウトに配置される。平面レイアウトとは、炭化珪素基板１０のおもて面側から見た各部の平面形状および配置構成である。トレンチ２４の側壁２４ｂは、ゲートトレンチ７の周囲を囲む矩形状の平面レイアウトに配置される。

ゲート絶縁膜８は、ゲートトレンチ７の内壁に沿って設けられている。ゲート絶縁膜８の厚さは、ゲートトレンチ７の底部の部分を側壁の部分よりも相対的に厚くしてもよい。ゲート絶縁膜８の、ゲートトレンチ７の底部の部分の厚さを側壁の部分よりも相対的に厚くすることで、ゲートトレンチ７の底部の電界集中を緩和させることができる。これにより、ゲートトレンチ７の底部でのゲート絶縁膜８の絶縁破壊を抑制することができるため、耐圧低下を抑制することができる。

ゲート電極９は、ゲートトレンチ７の内部において、ゲート絶縁膜８上に設けられている。ゲート電極９は、ゲートトレンチ７の側壁のゲート絶縁膜８を挟んでｎ⁺型ソース領域５、ｐ型ベース領域４およびｎ^-型ドリフト領域２に対向する。ゲート電極９は、ゲート絶縁膜８によりｎ^-型ドリフト領域２、ｐ型ベース領域４およびｎ⁺型ソース領域５と電気的に絶縁されている。ゲート電極９の基板おもて面側の端部は、ゲートトレンチ７の外側に突出していてもよい。

層間絶縁膜１１は、活性領域からエッジ終端領域にわたって基板おもて面全面に設けられ、ゲート電極９を覆う。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介してｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６に接し、ｐ型ベース領域４、ｐ⁺型高濃度ベース領域３、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６と電気的に接続されている。また、ソース電極１２は、層間絶縁膜１１によりゲート電極９と電気的に絶縁されている。ソース電極１２は、コンタクトホールの内部にのみ設けられていてもよい。

ソースパッド（電極パッド）１３は、コンタクトホールの内部を埋め込むように、層間絶縁膜１１およびソース電極１２上に設けられている。ソースパッド１３は、すべての単位セル２０のソース電極１２を電気的に接続する。炭化珪素基板１０の裏面（ｎ⁺型出発基板１の裏面）全体にわたって、ドレイン電極１４が設けられている。ドレイン電極１４の表面には、ドレインパッド（電極パッド）１５が設けられている。

次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２〜６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、ｎ⁺型出発基板（出発ウエハ）１として、例えば窒素（Ｎ）などのｎ型不純物をドーピングしたｎ⁺型単結晶基板を用意する。ｎ⁺型出発基板１のおもて面は、例えば（０００１）面、いわゆるＳｉ面であってもよい。ｎ⁺型出発基板１は、ｎ⁺型ドレイン領域となる。

次に、ｎ⁺型出発基板１のおもて面に、例えば窒素などのｎ型不純物をドープしたｎ^-型炭化珪素層２１をエピタキシャル成長させる。ｎ^-型炭化珪素層２１は、ｎ^-型ドリフト領域２となる。ｎ^-型炭化珪素層２１の厚さは、例えば３μｍ以上１００μｍ以下程度であってもよく、素子の耐圧の高さに比例して厚くなる。例えば耐圧１０００Ｖクラスである場合には、ｎ^-型炭化珪素層２１の厚さは１０μｍ程度である。

次に、ｎ^-型炭化珪素層２１の表面に、例えばアルミニウム（Ａｌ）などのｐ型不純物をドープしたｐ⁺型炭化珪素層２２をエピタキシャル成長させる。ｐ⁺型炭化珪素層２２の厚さは、例えば０．５μｍ以上２．０μｍ以下程度であってもよい。ｐ⁺型炭化珪素層２２の不純物濃度は、例えば１×１０¹⁶／ｃｍ³以上１×１０¹⁸／ｃｍ³以下程度であってもよい。ここまでの状態が図２に示されている。

次に、フォトリソグラフィ技術により、ｐ⁺型炭化珪素層２２の表面に、トレンチ２４の形成領域に対応する部分を開口した図示省略するエッチング用マスクを形成する。このエッチング用マスクとして、例えば酸化珪素膜（ＳｉＯ₂）マスクを用いてもよい。次に、このエッチング用マスクをマスクとしてエッチングを行い、ｐ⁺型炭化珪素層２２を厚さ方向に貫通してｎ^-型炭化珪素層２１に達するトレンチ２４を形成する。このエッチングは、例えばドライエッチングであってもよい。エッチングの深さは、ｐ⁺型炭化珪素層２２の厚さ以上とする。

トレンチ２４の幅ｗ２は、後の工程でトレンチ２４内に形成されるゲートトレンチ７の幅ｗ１と、ゲートトレンチ７形成後にトレンチ２４の側壁に残るｐ型ベース領域４の厚さ（幅ｗ３に相当）の２倍と、の総和である（ｗ２＝ｗ１＋２×ｗ３）。トレンチ２４の幅ｗ２は、例えば１μｍ以上３μｍ以下程度であってもよい。ｐ⁺型炭化珪素層２２の、トレンチ２４の形成後にｎ^-型炭化珪素層２１上に残る部分がｐ⁺型高濃度ベース領域３となる。そして、トレンチ２４の形成に用いたエッチング用マスクを除去する。ここまでの状態が図３に示されている。

次に、ｐ⁺型炭化珪素層２２の表面に例えばアルミニウムなどのｐ型不純物をドープしたｐ型炭化珪素層２３をエピタキシャル成長させるとともに、トレンチ２４の内部をｐ型炭化珪素層２３で十分に埋め込む。具体的には、ｐ型炭化珪素層２３の、ｐ⁺型炭化珪素層２２の表面上に堆積される部分の厚さｔ２をトレンチ２４の幅ｗ２の半分以上とすることで（ｔ２≧ｗ２／２）、トレンチ２４の内部をｐ型炭化珪素層２３で十分に埋め込むことができる。

ｐ型炭化珪素層２３の不純物濃度は、ｐ⁺型炭化珪素層２２の不純物濃度よりも低く、かつ所定のチャネル抵抗および所定耐圧を満たす例えば１×１０¹⁵／ｃｍ³以上１×１０¹⁸／ｃｍ³未満程度とする。ここまでの工程で、ｎ⁺型出発基板１のおもて面上にｎ^-型炭化珪素層２１、ｐ⁺型炭化珪素層２２およびｐ型炭化珪素層２３を順に積層した炭化珪素基板（半導体ウエハ）１０が作製される。ここまでの状態が図４に示されている。

次に、フォトリソグラフィ技術により、炭化珪素基板１０のおもて面（ｐ型炭化珪素層２３の表面）上に、ｎ⁺型ソース領域５の形成領域に対応する部分を開口した図示省略するイオン注入用マスクを形成する。イオン注入用マスクとして、例えば１．５μｍ程度の厚さの酸化珪素膜マスクを用いてもよい。次に、このイオン注入用マスクをマスクとして例えばリン（Ｐ）などのｎ型不純物をイオン注入する。

このとき、イオン注入のｎ型不純物のドーズ量をｐ型炭化珪素層２３のｐ型不純物濃度よりも高く設定して、ｐ型炭化珪素層２３の一部の導電型をｎ型に打ち返す。このイオン注入のｎ型不純物の注入深さは、ｐ型炭化珪素層２３の、ｐ⁺型炭化珪素層２２の表面上に堆積される部分の厚さｔ２以上の深さであってもよい。これにより、ｐ型炭化珪素層２３の内部に、ｎ⁺型ソース領域５が選択的に形成される。そして、ｎ⁺型ソース領域５の形成に用いたイオン注入用マスクを除去する。

次に、フォトリソグラフィ技術により、炭化珪素基板１０のおもて面（ｐ型炭化珪素層２３の表面）上に、ｐ⁺⁺型コンタクト領域６の形成領域に対応する部分を開口した図示省略するイオン注入用マスクを形成する。イオン注入用マスクとして、例えば１．５μｍ程度の厚さの酸化珪素膜マスクを用いてもよい。次に、このイオン注入用マスクをマスクとして例えばアルミニウムなどのｐ型不純物をイオン注入する。

このとき、ｐ型炭化珪素層２３にさらにｐ型不純物がイオン注入されるため、ｐ型炭化珪素層２３の一部のｐ型不純物濃度が高くなる。このイオン注入のｐ型不純物の注入深さは、ｐ型炭化珪素層２３の、ｐ⁺型炭化珪素層２２の表面上に堆積される部分の厚さｔ２以上の深さであってもよい。これにより、ｐ型炭化珪素層２３の内部に、ｐ⁺⁺型コンタクト領域６が選択的に形成される。そして、ｐ⁺⁺型コンタクト領域６の形成に用いたイオン注入用マスクを除去する。

ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６を形成する順序は入れ換え可能である。ｐ型炭化珪素層２３の、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６以外の部分がｐ型ベース領域４となる。ここまでの状態が図５に示されている。

次に、フォトリソグラフィ技術により、炭化珪素基板１０のおもて面（ｐ型炭化珪素層２３の表面）上に、ゲートトレンチ７の形成領域に対応する部分を開口した図示省略するエッチング用マスクを形成する。イオン注入用マスクとして、例えば酸化珪素膜マスクを用いてもよい。次に、このエッチング用マスクをマスクとしてエッチングを行い、ｎ⁺型ソース領域５およびトレンチ２４の内部のｐ型ベース領域４を貫通してｎ^-型ドリフト領域２に達するゲートトレンチ７を形成する。ゲートトレンチ７を形成するためのエッチングは、例えばドライエッチングであってもよい。ゲートトレンチ７の深さは、例えば１．０μｍ以上３．５μｍ以下程度であってもよい。ゲートトレンチ７の幅ｗ１は、例えば０．３μｍ以上２．０μｍ以下程度であってもよい。

次に、熱処理により、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６を活性化させる（活性化アニール）。この活性化アニールは、例えば、熱処理温度を１６００℃以上１８００℃以下程度とし、熱処理時間を２分程度としてもよい。イオン注入を行うごとに、活性化アニールを行ってもよい。ここまでの状態が図６に示されている。

次に、炭化珪素基板１０のおもて面（ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６の表面）、および、ゲートトレンチ７の内壁に沿って、ゲート絶縁膜８を形成する。ゲート絶縁膜８は、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度の熱処理による熱酸化によって形成されてもよい。また、ゲート絶縁膜８は、例えば、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）等の化学反応によって堆積した堆積酸化膜であってもよい。

次に、ゲート絶縁膜８上に、ゲートトレンチ７の内部に埋め込むように、例えばリンなどのｎ型不純物をドープした多結晶シリコン（ｐｏｌｙ−Ｓｉ）層を堆積する。次に、フォトリソグラフィ技術により多結晶シリコン層をパターニングして、多結晶シリコン層のゲート電極９となる部分をゲートトレンチ７の内部に残す。ゲート電極９の一部がゲートトレンチ７の外側（上方）に突出していてもよい。

次に、ゲート絶縁膜８およびゲート電極９を覆うように層間絶縁膜１１を形成する。層間絶縁膜１１をリンやホウ素（Ｂ）を含む絶縁膜として、層間絶縁膜１１の被覆性を向上させてもよい。具体的には、層間絶縁膜１１は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）や、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、あるいはそれらの組み合わせで形成されてもよい。

次に、フォトリソグラフィ技術により層間絶縁膜１１およびゲート絶縁膜８をパターニングしてコンタクトホールを形成し、コンタクトホールにｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６を露出させる。次に、熱処理（リフロー）により、層間絶縁膜１１を平坦化する。

次に、例えばスパッタ等により、層間絶縁膜１１の表面およびコンタクトホールに沿って、ソース電極１２となる金属膜として例えばニッケル（Ｎｉ）膜を形成する。当該金属膜をフォトリソグラフィおよびエッチングにより選択的に除去して、ソース電極１２となる部分をコンタクトホール内にのみ残してもよい。また、例えばスパッタ等により、炭化珪素基板１０の裏面（ｎ⁺型出発基板１の裏面）に、ドレイン電極１４となる金属膜として例えばニッケル（Ｎｉ）膜を形成する。

次に、例えば不活性ガス雰囲気において１０００℃の温度での熱処理により、炭化珪素基板１０とその両面（おもて面および裏面）の金属膜とを反応させて、炭化珪素基板１０の両面にそれぞれオーミック接触するソース電極１２およびドレイン電極１４を形成する。

次に、例えばスパッタ等により、ソース電極１２および層間絶縁膜１１を覆うように、ソースパッド１３となる例えばアルミニウム膜等の金属膜を１μｍ以上１０μｍ以下程度の厚さで堆積する。次に、当該金属膜をパターニングして、ソースパッド１３となる部分を残す。

ソースパッド１３を形成するとともに、当該金属膜の一部を図示省略するゲートパッド（電極パッド）として残してもよい。ゲートパッドには、単位セル２０の各ゲート電極９が電気的に接続される。

次に、例えばスパッタ等により、ドレイン電極１４の表面に、例えばチタン（Ｔｉ）膜、ニッケル膜および金（Ａｕ）膜を順に積層してドレインパッド１５を形成する。その後、半導体ウエハをダイシング（切断）してチップ状に個片化することで、図１に示すＳｉＣ−縦型ＭＯＳＦＥＴが完成する。

以上、説明したように、実施の形態１によれば、ゲートトレンチとの間にｐ型ベース領域を挟むようにｐ⁺型高濃度ベース領域を配置することで、正のゲート電圧印加時に、ゲート絶縁膜とｐ型ベース領域との境界からベース領域内に広がる正孔の空乏層（チャネル）の伸びが抑制される。このため、逆方向電圧印加（ｎ^-型ドリフト領域に正電圧を印加し、ｐ型ベース領域に負電圧を印加）時に、チャネルでのパンチスルー（チャネルによりベース領域が完全に空乏化される現象）を防止することができ、所定の耐圧を得ることができる。

また、実施の形態１によれば、ベース領域内に広がる正孔の空乏層の伸びが抑制されるため、チャネルでのパンチスルーが生じない程度に、ゲートトレンチ間の間隔（メサ幅）を狭くすることも可能である。これにより、セル幅を縮小することができるため、電流能力の向上または半導体チップの小型化を図ることができる。

また、実施の形態１によれば、ベース領域内に広がる正孔の空乏層の伸びが抑制されることで、例えばチャネル抵抗を低下させるためにｐ型ベース領域の不純物濃度を低くしたとしても、ｐ⁺型高濃度ベース領域を設けない従来構造よりもチャネルの極性が反転されやすくなる。このため、ｐ型ベース領域の不純物濃度で理論上得られるゲート閾値電圧でＭＯＳＦＥＴをオン状態にすることができる。したがって、ｐ型ベース領域の不純物濃度に依存する所定のゲート閾値電圧を適宜設定するとともに、オン抵抗を低減させることができる。

また、実施の形態１によれば、ゲート閾値電圧を所定値（例えば５Ｖ程度）に設定するために、ｐ型ベース領域の不純物濃度が低くなったとしても、ｐ⁺型高濃度ベース領域が設けられていることで、ベース領域全体の実効的な不純物濃度が高くなる。このため、短チャネル効果によるパンチスルー（ゲート電圧を印加しない状態でドレイン−ソース間に電流が流れる現象）や漏れ電流を防止することができ、耐圧低下を抑制することができる。

また、実施の形態１によれば、ゲートトレンチ間において、ｐ型ベース領域とｎ^-型ドリフト領域との間に、ゲートトレンチと離してｐ⁺型高濃度ベース領域を設けることで、ＭＯＳＦＥＴのオフ時に、ゲートトレンチの底部よりもｐ⁺型高濃度ベース領域に電界が集中しやすくなる。このため、ゲートトレンチの底部の電界集中を緩和させることができ、耐圧低下を防止することができる。

例えば、ゲートトレンチの底部の電界集中を緩和させるための他の構造として、ベース領域の一部をドレイン側に突出するように深くした構造が挙げられるが、実施の形態１によれば、上述したようにゲートトレンチの底部の電界集中を緩和させることができるため、当該他の構造を設ける必要がない。このため、当該他の構造を形成するためのフォトリソグラフィやイオン注入などを行わない分だけセル幅を縮小することができる。

また、実施の形態１によれば、ｐ型ベース領域およびｐ⁺型高濃度ベース領域をエピタキシャル成長により形成することで、通常のフォトリソグラフィ技術を用いて、横方向位置や深さのばらつきなく、ｐ型ベース領域およびｐ⁺型高濃度ベース領域を所定の位置に配置することができる。また、実施の形態１によれば、ｐ型ベース領域をエピタキシャル成長により埋め込んだトレンチの内部に、当該トレンチよりも幅の狭いゲートトレンチを形成することで、例えばゲートトレンチの側壁に対して斜めの方向からイオン注入する場合と比べて確実に、ゲートトレンチの側壁に沿った部分に相対的に不純物濃度の低いｐ型ベース領域を配置することができる。

また、実施の形態１によれば、ｐ型ベース領域およびｐ⁺型高濃度ベース領域をエピタキシャル成長により形成することで、これらの領域をイオン注入で形成する場合よりも、ｐ型ベース領域およびｐ⁺型高濃度ベース領域の各不純物濃度分布をそれぞれ一様にすることができる。これにより、結晶性の良好なチャネルが得られ、ｐ型ベース領域およびｐ⁺型高濃度ベース領域でのキャリア移動度が高くなり、チャネル抵抗を低くすることができるため、低オン抵抗化を図ることができる。

また、実施の形態１によれば、ゲートトレンチと同じ横方向の位置にゲートトレンチよりも幅の広いトレンチを形成することで、ゲートトレンチの側壁のゲート絶縁膜との間にｐ型ベース領域を挟むようにｐ⁺型高濃度ベース領域を配置した構造を容易に得ることができる。また、本発明の当該構造は、上記特許文献２のように形成困難な程度にゲートトレンチ間の間隔を狭くしなくても形成可能である。このため、ベース領域内に広がる正孔の空乏層の伸びを抑制した構造を、ゲートトレンチ間の間隔を適度に確保して簡易に製造することができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図７は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ⁺型高濃度ベース領域３の、ゲートトレンチ７の側壁に沿った部分を、ゲートトレンチ７の側壁に沿ってドレイン側に延在させた点である。

具体的には、ｎ^-型炭化珪素層２１には、ｎ⁺型出発基板１側に対して反対側の表面から所定深さで第１トレンチ（第２溝）２５が設けられている。第１トレンチ２５は、基板おもて面に平行な方向において、ゲートトレンチ７に対応する位置に配置されている。ｐ⁺型炭化珪素層２２は、ｐ⁺型高濃度ベース領域３を覆い、かつ第１トレンチ２５の内部に埋め込まれている。ｐ⁺型高濃度ベース領域３は、実施の形態１と同様に、ｐ⁺型炭化珪素層２２の、トレンチ（以下、第２トレンチとする）２４により複数に分離された部分である。

第２トレンチ２４は、基板おもて面に平行な方向において、ゲートトレンチ７に対応する位置に配置されている。第２トレンチ２４は、第１トレンチ２５の内部のｐ⁺型炭化珪素層２２を厚さ方向に貫通し、第１トレンチ２５の底部２５ａにおいてｎ^-型ドリフト領域２に達する。第２トレンチ２４の底部２４ａは、第１トレンチ２５の底部２５ａと同じ深さに位置するか、第１トレンチ２５の底部２５ａよりもドレイン側に位置する。第２トレンチ２４の幅ｗ２は、第１トレンチ２５の幅ｗ４よりも狭い（ｗ２＜ｗ４）。第２トレンチ２４の側壁２４ｂから第１トレンチ２５の側壁２５ｂまでの幅ｗ５は、例えば０．５μｍ以上３．０μｍ以下程度であってもよい。その理由は、当該幅ｗ５を０．５μｍ以上とすることで、ｐ⁺型高濃度ベース領域３の不純物濃度と幅ｗ５との積が、ｐ型ベース領域４の不純物濃度と幅ｗ３との積より小さくならないようにし、かつフォトリソグラフィプロセスで十分形成可能な位置合わせとパターン幅の制御範囲とすることができるからである。また、第２トレンチ２４の側壁２４ｂから第１トレンチ２５の側壁２５ｂまでの幅ｗ５を３．０μｍ以下とすることはセルピッチによって決定される。

ｐ型炭化珪素層２３は、実施の形態１と同様に、ｐ⁺型高濃度ベース領域３を覆い、かつ第２トレンチ２４の内部に埋め込まれている。ｐ型炭化珪素層２３には、実施の形態１と同様に、ｐ型ベース領域４、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６が配置されている。ゲートトレンチ７は、基板おもて面からｎ⁺型ソース領域５および第２トレンチ２４内部のｐ型ベース領域４を貫通し、第１，２トレンチ２５，２４の底部２５ａ，２４ａにおいてｎ^-型ドリフト領域２に達する。ｐ⁺型高濃度ベース領域３は、ゲートトレンチ７の側壁に沿ってドレイン側に延在しており、当該延在する部分（第１トレンチ２５の内部に埋め込まれた部分）３ａでｐ型ベース領域４（４ａ）を覆う。

すなわち、ｐ⁺型高濃度ベース領域３の、ゲートトレンチ７の側壁に沿ってドレイン側に延在する部分３ａは、ｐ型ベース領域４の、ゲートトレンチ７の側壁に沿ってドレイン側に延在する部分（第２トレンチ２４の内部に埋め込まれた部分）４ａを、基板おもて面と直交する方向から覆う。このため、ゲートトレンチ７および第２トレンチ２４を比較的深く形成したとしても、ゲートトレンチ７の底部側において、ゲートトレンチ７との間にｐ型ベース領域４（４ａ）を挟むようにｐ⁺型高濃度ベース領域３を配置することができる。第２トレンチ２４の側壁２４ｂは、ゲートトレンチ７の周囲を囲む矩形状の平面レイアウトに配置される。第１トレンチ２５の側壁２５ｂは、第２トレンチ２４の周囲を囲む矩形状の平面レイアウトに配置される。

次に、実施の形態２にかかる半導体装置の製造方法について説明する。図８〜１３は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。まず、実施の形態１と同様に、ｎ⁺型出発基板１を用意し、ｎ⁺型出発基板１のおもて面にｎ^-型ドリフト領域２となるｎ^-型炭化珪素層２１をエピタキシャル成長させる。次に、フォトリソグラフィ技術により、ｎ^-型炭化珪素層２１の表面に、第１トレンチ２５の形成領域に対応する部分を開口した図示省略するエッチング用マスクを形成する。このエッチング用マスクとして、例えば酸化珪素膜マスクを用いてもよい。

次に、このエッチング用マスクをマスクとしてエッチングを行い、所定の深さで第１トレンチ２５を形成する。このエッチングの条件は、後述する第２トレンチ２４と同じであってもよい。第１トレンチ２５の幅ｗ４は、後の工程で第１トレンチ２５内に形成される第２トレンチ２４の幅ｗ２と、第２トレンチ２４形成後に第１トレンチ２５の側壁上に残るｐ⁺型高濃度ベース領域３の厚さ（上記幅ｗ５に相当）の２倍と、の総和である（ｗ４＝ｗ２＋２×ｗ５）。そして、第１トレンチ２５の形成に用いたエッチング用マスクを除去する。ここまでの状態が図８に示されている。

次に、ｎ^-型炭化珪素層２１の表面および第１トレンチ２５の内壁に沿って、ｐ⁺型炭化珪素層２２をエピタキシャル成長させる。このとき、ｐ⁺型炭化珪素層２２が第１トレンチ２５の側壁２５ｂに沿った部分で所定の厚さ（幅ｗ５に相当）以上となるように、ｐ⁺型炭化珪素層２２をエピタキシャル成長させる。ｐ⁺型炭化珪素層２２のエピタキシャル成長条件は、実施の形態１と同様であってもよい。ここまでの状態が図９に示されている。

次に、実施の形態１と同様に、ｐ⁺型炭化珪素層２２を厚さ方向に貫通してｎ^-型炭化珪素層２１に達する第２トレンチ２４を形成する。このとき、第１トレンチ２５の内部に第２トレンチ２４を形成し、第１トレンチ２５の底部２５ａのｐ⁺型炭化珪素層２２を選択的に除去することで、第２トレンチ２４の底部２４ａにｎ^-型ドリフト領域２を露出させる。ここまでの状態が図１０に示されている。

次に、実施の形態１と同様に、ｐ⁺型炭化珪素層２２の表面および第２トレンチ２４の内部にｐ型炭化珪素層２３をエピタキシャル成長させた後（図１１）、ｐ型炭化珪素層２３の内部にｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６をそれぞれ選択的に形成する（図１２）。次に、実施の形態１と同様に、ｎ⁺型ソース領域５および第２トレンチ２４の内部のｐ型ベース領域４を貫通してｎ^-型ドリフト領域２に達するゲートトレンチ７を形成する（図１３）。その後、実施の形態１と同様に、活性化アニール以降の工程を順に行うことで、図７に示すＳｉＣ−縦型ＭＯＳＦＥＴが完成する。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ゲートトレンチの深さによらず、ゲートトレンチの底部側において、ｐ型ベース領域を基板おもて面と直交する方向からｐ⁺型高濃度ベース領域で覆うことができる。

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１４は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ^-型ドリフト領域２の内部に、ゲートトレンチ７の底部の少なくとも一部を覆うｐ⁺型領域（第２半導体領域）３１が設けられている点である。すなわち、ゲートトレンチ７は、基板おもて面からｎ^-型ドリフト領域２に達し、かつｎ^-型ドリフト領域２の内部においてｐ⁺型領域３１に達する。

ｐ⁺型領域３１は、ｐ型ベース領域４およびｐ⁺型高濃度ベース領域３と離して配置されている。ｐ⁺型領域３１は、部分的にｐ型ベース領域４またはｐ⁺型高濃度ベース領域３に接していてもよい。図示していないが、例えば、紙面の奥行方向で接している箇所を作ればよく、部分的にｐ型ベース領域４とｐ⁺型高濃度ベース領域３の両方に接していればよい。ｐ⁺型領域３１は、ゲートトレンチ７の底部全面を覆うことが好ましい。すなわち、ｐ⁺型領域３１の幅ｗ６は、ゲートトレンチ７の幅ｗ１よりも広いことが好ましい（ｗ６＞ｗ１）。ｐ⁺型領域３１の不純物濃度は、ｐ型ベース領域４の不純物濃度よりも高い。ｐ⁺型領域３１は、ＭＯＳＦＥＴのオフ時に、ゲートトレンチ７の底部にかかる電界を緩和させて、耐圧を維持する機能を有する。

また、ｐ⁺型領域３１は、ゲートトレンチ７がストライプ（直線）状に延びる方向（ゲートトレンチ７の長手方向：図１４の奥行き方向）に平行な直線状の平面レイアウトに例えば均一の厚さｔ３で配置されている。すなわち、ｐ⁺型領域３１は、ゲートトレンチ７の長手方向に連続して、ゲートトレンチ７の底部を覆う。また、ｐ⁺型領域３１は、ゲートトレンチ７の長手方向に、所定の間隔で複数点在して配置されてもよい。すなわち、ゲートトレンチ７の底部がｐ⁺型領域３１に部分的に覆われた状態であってもよい。

次に、実施の形態３にかかる半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ⁺型出発基板１を用意し、ｎ⁺型出発基板１のおもて面上に第１ｎ^-型炭化珪素層をエピタキシャル成長させる。この第１ｎ^-型炭化珪素層は、ｎ^-型ドリフト領域２となるｎ^-型炭化珪素層２１の一部である。次に、フォトリソグラフィ技術により、第１ｎ^-型炭化珪素層の表面に、ｐ⁺型領域３１の形成領域に対応する部分を開口した図示省略するイオン注入用マスクを形成する。イオン注入用マスクとして、例えば酸化膜マスクを用いてもよい。

次に、このイオン注入用マスクをマスクとして例えばアルミニウムなどのｐ型不純物をイオン注入する。そして、ｐ⁺型領域３１の形成に用いたイオン注入用マスクを除去する。次に、第１ｎ^-型炭化珪素層上に、第２ｎ^-型炭化珪素層をエピタキシャル成長させることで、第１，２ｎ^-型炭化珪素層を順に積層してなるｎ^-型炭化珪素層２１を形成する。これにより、ｎ^-型炭化珪素層２１の内部において、ｎ^-型炭化珪素層２１の表面（後の工程で形成されるｐ⁺型炭化珪素層２２との界面）から離して所定の深さにｐ⁺型領域３１が選択的に形成される。

ｐ⁺型領域３１の厚さｔ３は、例えば０．５μｍ程度であってもよい。ｐ⁺型領域３１の厚さｔ３とは、ゲートトレンチ７を形成する前のｐ⁺型領域３１の厚さである。その後、実施の形態１と同様に、ｐ⁺型炭化珪素層２２のエピタキシャル成長以降の工程を順に行う。このとき、ゲートトレンチ７（図６参照）の形成時においては、ゲートトレンチ７の底部の少なくとも一部がｐ⁺型領域３１の内部に位置するように、ゲートトレンチ７を形成すればよい。これにより、図１４に示すＳｉＣ−縦型ＭＯＳＦＥＴが完成する。

実施の形態３を実施の形態２に適用してもよい。

以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、ゲートトレンチの底部の少なくとも一部を覆うｐ⁺型領域を設けることで、ゲートトレンチの底部の電界集中を緩和することができる。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態にかかる製造方法では、炭化珪素基板のおもて面をＳｉ面とし、ゲートトレンチの側壁をｍ面とした場合を例に説明しているが、これに限らず、炭化珪素基板のおもて面やゲートトレンチの側壁の面方位は種々変更可能である。また、ゲートトレンチの幅が底部から開口側に向かうにしたがって広くなるように、ゲートトレンチの側壁が基板おもて面に対して斜度を有していてもよい。

上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、本発明は例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体装置にも適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される半導体装置に有用であり、特に耐圧６００Ｖクラス以上の高耐圧な半導体装置に適している。

１ ｎ⁺型出発基板
２ ｎ^-型ドリフト領域
３ ｐ⁺型高濃度ベース領域
３ａ ｐ⁺型高濃度ベース領域のドレイン側に延在する部分
４ ｐ型ベース領域
４ａ ｐ型ベース領域のドレイン側に延在する部分
５ ｎ⁺型ソース領域
６ ｐ⁺⁺型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 炭化珪素基板
１１ 層間絶縁膜
１２ ソース電極
１３ ソースパッド
１４ ドレイン電極
１５ ドレインパッド
２０ 単位セル
２１〜２３ 炭化珪素層（エピタキシャル成長層）
２４，２５ トレンチ
２４ａ，２５ａ トレンチの底部
２４ｂ，２５ｂ トレンチの側壁
３１ ゲートトレンチの少なくとも一部を覆うｐ⁺型領域
ｗ１ ゲートトレンチの幅
ｗ２，ｗ４ トレンチの幅
ｗ３ ゲートトレンチの側壁からｐ⁺型高濃度ベース領域までの幅
ｗ５ トレンチの側壁から当該トレンチの内部に形成されたトレンチの側壁までの幅
ｗ６ ゲートトレンチの少なくとも一部を覆うｐ⁺型領域の幅

Claims (11)

1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
   前記半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層と、
   前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層と、
   前記第２半導体層の両表面間を厚さ方向に貫通して前記第１半導体層に達する第１溝と、
   前記第２半導体層の、前記第１半導体層側に対して反対側の表面に設けられ、かつ前記第１溝の内部に埋め込まれた、前記第２半導体層よりも不純物濃度が低く、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第３半導体層と、
   前記第３半導体層の内部に選択的に設けられた第１導電型の第１半導体領域と、
   前記第１半導体領域および前記第１溝の内部の前記第３半導体層を前記厚さ方向に貫通して前記第１半導体層に達する、前記第１溝よりも幅の狭いトレンチと、
   前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
   前記トレンチの内部において、前記ゲート絶縁膜上に設けられたゲート電極と、
   前記第１半導体領域および前記第３半導体層に電気的に接続された第１電極と、
   前記半導体基板の裏面に電気的に接続された第２電極と、
   を備えることを特徴とする半導体装置。
2. 前記第２半導体層は、前記第３半導体層を挟んで、前記トレンチの側壁に設けられた前記ゲート絶縁膜に対向することを特徴とする請求項１に記載の半導体装置。
3. 前記第１半導体層の、前記半導体基板側に対して反対側の表面から前記厚さ方向に所定の深さで設けられた、前記第１溝よりも幅の広い第２溝をさらに備え、
   前記第２半導体層は、前記第２溝に埋め込まれ、
   前記第１溝は、前記第２半導体層の、前記第３半導体層側の表面から前記厚さ方向に、前記第２溝の内部の前記第２半導体層を貫通して前記第１半導体層に達することを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１半導体層の内部に、前記第２半導体層および前記第３半導体層と離して設けられ、前記トレンチの底部の少なくとも一部を覆う、前記第３半導体層よりも不純物濃度の高い第２導電型の第２半導体領域をさらに備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記第２半導体層は、エピタキシャル成長層であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記第３半導体層は、エピタキシャル成長層であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
7. シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
8. シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、第１導電型の第１エピタキシャル成長層を堆積する第１工程と、
   前記第１エピタキシャル成長層上に、第２導電型の第２エピタキシャル成長層を堆積する第２工程と、
   前記第２エピタキシャル成長層の両表面間を厚さ方向に貫通して前記第１エピタキシャル成長層に達する第１溝を形成する第３工程と、
   前記第２エピタキシャル成長層上に、前記第２エピタキシャル成長層よりも不純物濃度の低い第２導電型の第３エピタキシャル成長層を堆積し、かつ前記第３エピタキシャル成長層で前記第１溝の内部を埋め込む第４工程と、
   前記第３エピタキシャル成長層の内部に、第１導電型の第１半導体領域を選択的に形成する第５工程と、
   前記第１半導体領域および前記第１溝の内部の前記第３エピタキシャル成長層を前記厚さ方向に貫通して前記第１エピタキシャル成長層に達する、前記第１溝よりも幅の狭いトレンチを形成する第６工程と、
   前記トレンチの内壁に沿ってゲート絶縁膜を形成する第７工程と、
   前記トレンチの内部において、前記ゲート絶縁膜上にゲート電極を形成する第８工程と、
   前記第１半導体領域および前記第３エピタキシャル成長層に電気的に接続された第１電極を形成する第９工程と、
   前記半導体基板の裏面に電気的に接続された第２電極を形成する第１０工程と、
   を含むことを特徴とする半導体装置の製造方法。
9. 前記第１工程の後、前記第２工程の前に、前記第１エピタキシャル成長層に、前記厚さ方向に所定の深さで、前記第１溝よりも幅の広い第２溝を形成する第１１工程をさらに含み、
   前記第２工程では、前記第２溝に前記第２エピタキシャル成長層を埋め込み、
   前記第３工程では、前記第２エピタキシャル成長層の表面から前記厚さ方向に、前記第２溝の内部の前記第２エピタキシャル成長層を貫通して前記第１エピタキシャル成長層に達する前記第１溝を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記第１工程の後、前記第２工程の前に、前記第１エピタキシャル成長層の内部に、前記第３エピタキシャル成長層よりも不純物濃度の高い第２導電型の第２半導体領域を形成する第１２工程をさらに含み、
    前記第６工程では、底部の少なくとも一部が前記第２半導体領域に達する前記トレンチを形成することを特徴とする請求項８または９に記載の半導体装置の製造方法。
11. シリコンよりもバンドギャップの広い半導体は炭化珪素であることを特徴とする請求項８〜１０のいずれか一つに記載の半導体装置の製造方法。

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