JP2008103394A - 電子基板の製造方法、電子基板および電子機器 - Google Patents

Abstract

【課題】閉磁路が形成されたインダクタ素子を簡単に製造することが可能な半導体チップの製造方法を提供する。
【解決手段】電子回路の接続端子の再配置配線と、リング状のコア４２及びらせん状の巻き線４１を備えたインダクタ素子４０とを備え、コア４２が第２磁性層３１からなり、巻き線４１の隙間に樹脂層３７，３８が形成され、インダクタ素子４０の周囲が磁性層３５，３１，３６で覆われてなる半導体チップ１の製造方法であって、再配置配線の形成工程において、巻き線４１の少なくとも一部を形成することが望ましい。
【選択図】図２

Description

本発明は、電子基板の製造方法、電子基板および電子機器に関するものである。

携帯電話やパーソナルコンピュータ等の電子機器には、電子回路が形成された半導体チップ（電子基板）が搭載されている。この半導体チップは、抵抗やインダクタ、キャパシタ等の受動素子とともに利用される場合がある。そこで、半導体チップ上にスパイラルインダクタを形成する技術が提案されている（例えば、特許文献１または特許文献２参照）。スパイラルインダクタは、能動面上に渦巻き状の巻き線が形成されたものである。
特開２００２−１６４４６８号公報 特開２００３−３４７４１０号公報 Ｅｒｍｏｌｏｖ ｅｔ ａｌ，「Ｍｉｃｒｏｒｅｐｌｉｃａｔｅｄ ＲＦ Ｔｏｒｏｉｄａｌ Ｉｎｄｕｃｔｏｒ」，ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，Ｖｏｌ．５２，Ｎｏ．１，Ｊａｎｕａｒｙ ２００４，ｐ２９−３６

しかしながら、スパイラルインダクタでは、半導体チップを構成するシリコンとの磁束の干渉により漏れ電流が発生するため、Ｑ値（インダクタンスと抵抗値との比）の向上に限界がある。

この問題を解決するため、半導体チップ上にトロイダルインダクタ素子を形成する技術が提案されている（例えば、非特許文献１参照）。トロイダルインダクタ素子は、能動面と平行に配置されたリング状のコアの周りに、らせん状の巻き線が形成されたものである。しかしながら、この技術では、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）技術や転写技術を用いてトロイダルインダクタ素子を形成するので、金型等を使用した特別な工程が必要になるという問題がある。

本発明は、上記課題を解決するためになされたものであって、インダクタ素子を簡単に製造することが可能であり、またインダクタのＱ値を確保することが可能な、電子基板の形成方法および電子基板の提供を目的とする。また、低コストで電気特性に優れた電子機器の提供を目的とする。

上記目的を達成するため、本発明に係る電子基板の製造方法は、電子回路の接続端子の再配置配線と、リング状のコア及びらせん状の巻き線を備えたトロイダルインダクタ素子とを備え、前記コアが磁性材料からなり、前記巻き線の隙間に非磁性材料が充填され、前記トロイダルインダクタ素子の周囲が磁性材料で覆われてなる電子基板の製造方法であって、前記再配置配線の形成工程において、前記巻き線の少なくとも一部を形成することを特徴とする。
また電子回路の接続端子の再配置配線と、リング状のコア及びらせん状の巻き線を備えたトロイダルインダクタ素子とが、表面に形成されてなる電子基板の製造方法であって、前記電子基板上に磁性材料からなる第１磁性層を形成する工程と、前記第１磁性層上に複数の第１配線を形成する工程と、隣接する前記第１配線の隙間に非磁性材料からなる第１非磁性層を形成する工程と、前記複数の第１配線の中央部を覆うように磁性材料からなる第２磁性層を形成する工程と、前記第２磁性層の表面を横断するように複数の第２配線を形成する工程と、隣接する前記第２配線の隙間に非磁性材料からなる第２非磁性層を形成する工程と、前記複数の第２配線を覆うように磁性材料からなる第３磁性層を形成する工程と、を備え、前記第２配線を形成する工程では、前記第２配線と同時に前記再配置配線を形成するとともに、一の前記第１配線の端部と他の前記第１配線の端部とを順に連結するように前記第２配線を配置することにより、前記第１配線および前記第２配線からなるらせん状の前記巻き線を備えた前記トロイダルインダクタ素子を形成することが望ましい。
この構成によれば、工程数を極端に増加させることなく、また金型など特別の設備を必要とすることなく、閉時路を有するトロイダルインダクタ素子を簡単かつ低コストで形成することができる。

前記リング状のコアの中心軸の周囲に、非磁性材料からなる非磁性層を形成する工程を有することが望ましい。
この構成によれば、非磁性層の外側においてトロイダルインダクタ素子を覆う前記各磁性層に磁力線を集中させることができるので、インダクタンス値およびＱ値の高いトロイダルインダクタ素子を形成することができる。

前記電子基板は、相手側部材との接続に使用される接続端子と前記電子基板との間に、前記電子基板と前記相手側部材との応力差を緩和する応力緩和層を備え、前記応力緩和層を形成する工程において、前記非磁性層を形成することが望ましい。
この構成によれば、応力緩和層と非磁性層を同時に形成することで、製造工程を簡略化して製造コストを低減することができる。

前記巻き線の一部をトリミングして、前記トロイダルインダクタ素子の特性調整を行う工程を有することが望ましい。
この構成によれば、所望の特性を備えたトロイダルインダクタ素子を形成することができる。

一方、本発明に係る電子基板は、上述した電子基板の製造方法を使用して製造したことを特徴とする。
この構成によれば、低コストで高Ｑ値のトロイダルインダクタ素子が形成された電子基板を提供することができる。

一方、電子回路の接続端子の再配置配線と、リング状のコア及びらせん状の巻き線を備えたトロイダルインダクタ素子とを備え、前記コアが磁性材料からなり、前記巻き線の隙間に非磁性材料が充填され、前記トロイダルインダクタ素子の周囲が磁性材料で覆われてなる電子基板であって、さらに、前記巻き線の少なくとも一部は、前記再配置配線と同じ材料で構成されていることを特徴とする。
この構成によれば、トロイダルインダクタ素子のコア及び周囲を磁性材料が充填され閉磁路が形成されているため、磁束密度を増加させることが可能になり、トロイダルインダクタ素子のインダクタンス値およびＱ値を向上させることができる。したがって、電子基板の電気的特性を向上させることができる。
また、トロイダルインダクタ素子の隣接する巻き線の隙間に非磁性材料が充填されたため、巻き線の隙間で磁力線が相殺されることを抑制し、磁性体材料の内部に磁力線を集中させることができる。
さらに、巻き線の少なくとも一部は、再配置配線と同じ材料で構成されているため、巻き線と再配置配線を同時に形成することができ、製造工程を簡略化して製造コストを低減することができる。

また相手側部材との接続に使用される接続端子と前記電子基板との間に、前記電子基板と前記相手側部材との応力差を緩和する応力緩和層を備え、前記トロイダルインダクタ素子における前記リング状のコアの中心軸の周囲に、非磁性材料からなる非磁性層が形成され、前記非磁性層は、前記応力緩和層と同じ材料で構成されていることが望ましい。
この構成によれば、非磁性層の外側においてトロイダルインダクタ素子を覆う各磁性層に、より磁力線を集中させることができる。また、非磁性層が応力緩和層と同じ材料で構成されているため、非磁性層と応力緩和層とを同時に形成することができ、製造工程を簡略化して製造コストを低減することができる。

また前記巻き線の間のスペースは、略一定幅に形成されていることが望ましい。
この構成によれば、巻き線のＬ／Ｓ（Ｌｉｎｅ ａｎｄ Ｓｐａｃｅ）の比率が大きくなり、配線抵抗を低減することができる。

また前記電子回路と前記トロイダルインダクタ素子との間に、導電層が形成されていることが望ましい。
この構成によれば、電磁シールド効果により、インダクタの磁界が電子回路に及ぼす影響（カップリング）を低減することができる。

一方、本発明に係る電子機器は、上述した電子基板を備えたことを特徴とする。
この構成によれば、低コストで高Ｑ値のトロイダルインダクタ素子が形成された電子基板を備えているので、低コストで電気特性に優れた電子機器を提供することができる。

以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
（第１実施形態）
第１実施形態に係る半導体チップ（電子基板）は、再配置配線および応力緩和層の形成工程を利用してインダクタ素子（トロイダルインダクタ素子）を形成したものである。そこで最初に、接続端子の再配置配線および応力緩和層について説明する。以下、電子基板としては、半導体チップ（特に能動素子形成面側）に形成されたインダクタ素子を例にして説明するが、電子基板としては、半導体チップの能動素子形成面とは逆側、あるいは半導体素子の形成されていないシリコン基板、ガラス基板、石英基板、水晶基板など少なくとも表面絶縁性の基板であれば、何を使用しても構わない。

（再配置配線）
図１は再配置配線の説明図であり、図１（ａ）は半導体チップの平面図であり、図１（ｂ）は図１（ａ）のＢ−Ｂ線における側面断面図である。なお図１では、後述するソルダーレジストおよび放熱部材，各樹脂層，中央樹脂層，第１磁性層，第３磁性層の記載を省略している。図１（ｂ）に示すように、電子回路が形成された半導体チップ１の表面には、電子回路を保護するためのパッシベーション膜８が形成されている。また半導体チップ１の表面には、電子回路を外部に電気的接続するための電極６２が形成されている。その電極６２の表面には、パッシベーション膜８の開口部が形成されている。

図１（ａ）に示すように、半導体チップ１の周縁部に沿って、複数の電極６２が整列配置されている。近年の半導体チップ１の小型化により、隣接する電極６２間のピッチは非常に狭くなっている。この半導体チップ１を相手側基板に実装すると、隣接する電極６２間に短絡が発生するおそれがある。そこで電極６２間のピッチを広げるため、電極６２の再配置配線６４が形成されている。

具体的には、半導体チップ１の表面中央部に、複数の接続端子６３がマトリクス状に配列形成されている。その接続端子６３に対して、電極６２から引き出された再配置配線６４が接続されている。これにより、狭ピッチの電極６２が中央部に引き出されて広ピッチ化されている。このような半導体チップ１の形成には、ウェハの状態において一括して再配置配線および樹脂封止を行なってから個々の半導体チップ１に分離する、Ｗ−ＣＳＰ（Ｗａｆｅｒ ｌｅｖｅｌ Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）技術が利用されている。

このＷ−ＣＳＰ技術を用いて半導体チップ１を形成する場合には、半導体チップ１を実装する相手側基板と半導体チップ１との熱膨張係数の差によって生ずる応力を緩和する必要がある。そこで図１（ｂ）に示すように、感光性ポリイミドやＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の感光性樹脂からなる応力緩和層３０が、半導体チップ１の後述するインダクタ素子４０の形成領域以外の表面に形成されている。そして、その応力緩和層３０の表面に、上述した接続端子６３が形成されている。

接続端子６３の表面にはバンプ７８が形成されている。このバンプ７８は、例えばハンダバンプであり、印刷法等によって形成されている。そしてこのバンプ７８が、相手側基板の接続端子に対して、リフローやＦＣＢ（Ｆｌｉｐ Ｃｈｉｐ Ｂｏｎｄｉｎｇ）等により実装される。なお異方導電性フィルム等を介して、半導体チップ１の接続端子６３を相手側基板の接続端子に実装することも可能である。

（トロイダルインダクタ素子）
図１（ａ）に示す半導体チップ１は、表面にインダクタ素子４０（トロイダルインダクタ素子）を備えている。
図２はインダクタ素子の説明図であり、図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のＣ−Ｃ線における側面断面図である。なお図２（ａ）では、後述するソルダーレジストおよび放熱部材の記載を省略している。図２（ａ）に示すように、このインダクタ素子４０は、第２磁性層３１により形成されたリング状のコア４２と、そのコア４２の周りに形成されたらせん状の巻き線４１とを備えている。その巻き線４１は、第２磁性層３１の裏面に配置された第１配線１２および第２磁性層３１の表面に配置された第２配線２２によって構成されている。

図２（ｂ）に示すように、インダクタ素子４０の形成領域の近傍に磁性材料からなる第１磁性層３５が形成されている。
その磁性材料としてフェライトを採用することにより、磁性材料を低コストで導入することができる。フェライトは、Ｆｅ２Ｏ３を主成分とし、２価の金属酸化物との複合酸化物の総称である。後述するようにフェライトは、第１金属であるＦｅと、第２金属であるＭｎやＣｏ、Ｎｉ等とを、酸化することによって得ることができる。なおスピネル型フェライト（ＭＦｅ２Ｏ４）は軟質磁性材料として、マグネトプランバイト型フェライト（ＭＦｅ１２Ｏ１９）は永久磁石として、ガーネット型フェライト（ＭＦｅ５Ｏ１２；Ｍ＝Ｙ，Ｓｍ、Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ）はマイクロ波用材料としてサーキュレータ、アイソレータ等に用いられる。フェライトは、酸化物であるため表面が絶縁状態であるから、後述するコイルパターンをその直上に形成することができる。鉄などの磁性金属層で第１磁性層３５を形成する場合は、その表面を酸化したり、絶縁性の樹脂を被着させる等の絶縁処理を施すことが好ましい。また、磁性層はＦｅ系などに代表される透磁率の高いアモルファス金属層でも良い。

第１磁性層３５上には第１配線１２が形成されている。
この第１配線１２は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等の導電性材料で形成されている。なおインダクタ素子の巻き線として必要な抵抗レンジや耐許容電流値等の特性に応じて、第１配線１２の構成材料を適宜選択することができる。なお電解メッキ法により第１配線１２を形成する場合には、第１配線１２は下地層の表面に形成されるが、図２（ｂ）では下地層の記載を省略している。

図２（ａ）に示すように、第１配線１２は略台形状にパターニングされ、複数の第１配線１２が同一円周上に放射状に配置されている。なお隣接する第１配線１２間のスペースは、フォトリソグラフィの解像限界付近の一定幅に形成することが望ましい。これにより、第１配線１２のＬ／Ｓ（Ｌｉｎｅ ａｎｄ Ｓｐａｃｅ）の比率が大きくなり、配線抵抗を低減することができる。そして複数の第１配線１２のうちの一つが、連結配線１２ａを介して、電極１１に連結されている。

ここで、隣接する各第１配線１２間のスペースには、非磁性材料層が形成されている。非磁性材料層として、アクリル樹脂や感光性ポリイミド、ＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の感光性樹脂からなる第１樹脂層３７が形成されている。この第１樹脂層３７は、フォトリソグラフィによりパターニングされ、第１磁性層３５の表面の隣接する第１配線１２間のスペースに第１配線１２と同層厚で形成されている。

第１配線１２を覆うように、第１磁性層３５と同様の磁性材料からなる第２磁性層３１が、前述した第１磁性層３５と平面視略同形状で形成されている。第２磁性層３１には、内側貫通孔（ビア）３３および外側貫通孔３４が形成されている。内側貫通孔３３は第１配線１２の内側端部が露出するように穿設され、複数の内側貫通孔３３が同一円周上に配置されている。また外側貫通孔３４は第１配線１２の外側端部が露出するように穿設され、複数の外側貫通孔３４が同一円周上に配置されている。これにより、複数の第１配線１２の中央部を覆うように第２磁性層３１が連続形成された状態となっている。
なお内側貫通孔３３および外側貫通孔３４の開口形状は、扇型や長方形、長円形、楕円形等に形成すればよい。また複数の内側貫通孔３３および／または複数の外側貫通孔３４をそれぞれ連結して、リング状の貫通孔を形成してもよい。

図２（ｂ）に示すように、第２磁性層３１の表面に第２配線２２が形成されている。この第２配線２２も、第１配線１２と同様の導電性材料で形成されている。なお第２配線２２は、内側貫通孔３３および外側貫通孔３４の内部にも充填され、第１配線１２に連結されている。

図２（ａ）に示すように、第２配線２２は、隣接する第１配線１２のうち、一方の第１配線上に形成された内側貫通孔３３と、他方の第１配線上に形成された外側貫通孔３４とを結ぶようにパターニングされている。すなわち、第２磁性層３１を横断するように第２配線２２が形成されている。なお第１配線１２と同様に、隣接する第２配線２２間のスペースも、フォトリソグラフィの解像限界付近の一定幅に形成することが望ましい。そして複数の第２配線２２のうちの一つが、連結配線２２ａを介して、他の電極２１に連結されている。本実施例では、電極１１，２１間にインダクタ素子４０が挿入されている例について述べたが、挿入される場所は、電極と外部端子間や、外部端子と外部端子間、その他電子基板上に内蔵されたパッシブコンポーネント同士間等、接続先に関しては様々な変形が可能である。このことは、後述されるすべての実施形態で同様である。

このように、第１配線１２および第２配線２２が順次連結されて、らせん状の巻き線４１が形成されている。なおフェライトは高抵抗率の電気絶縁性材料であるため、フェライトに隣接して第１配線１２および第２配線２２を形成することができる。また巻き線４１の内側の第２磁性層３１により、リング状のコア４２が構成されている。そして、巻き線４１およびコア４２により、インダクタ素子４０が構成されている。このようにリング状のコアを備えたインダクタ素子４０は、磁束が閉ループを構成するため、直線状のコアを備えたインダクタ素子に比べて効率がよい。

そしてインダクタ素子４０のコア４２を磁性材料で構成することにより、磁束密度を増加させることが可能になり、インダクタ素子４０のＬ値（インダクタンス）およびＱ値を著しく向上させることができる。その結果、本実施形態のインダクタ素子４０を電源回路のチョークコイル等として機能させることが可能になる。

ここで、隣接する各第２配線２２間のスペースにも、非磁性材料層が形成されている。非磁性材料層として、アクリル樹脂や感光性ポリイミド、ＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の感光性樹脂からなる第２樹脂層３８が形成されている。 図２（ｂ）に示すように、この第２樹脂層３８は、フォトリソグラフィ法等によりパターニングされ、第２磁性層３１の表面の隣接する第２配線２２間のスペースに第２配線２２と同膜厚で形成されている。

また、第２配線２２及び第２樹脂層３８を覆うように、第１磁性層３５と同様の磁性材料からなる第３磁性層３６が形成されている。この第３磁性層３６は、前述した第２磁性層３１と平面視略同形状で形成されている。

図３は、図２（ａ）のＦ−Ｆ線に相当する部分における側面断面図である。
図３に示すように、半導体チップ１上のインダクタ素子４０は、各磁性層３５，３１，３６によって取り囲まれ、外部から遮蔽された閉磁路が形成されている。そのため、インダクタ素子４０に流れる電流（図３中二点鎖線の矢印）により、図３の紙面に対して垂直方向に生じる磁界１００が、透磁率の高い磁性層３５，３１，３６の内部を主に通る。

このような、閉磁路タイプにおいては、インダクタ素子４０で発生する磁束が透磁率の高い磁性層３５，３１，３６の中を主に通るため、インダクタ素子４０の周囲を遮蔽していない開磁路タイプと比して、外部への磁束の漏れが少ない。そのため、インダクタ素子４０と接触する周辺部材との干渉により発生する漏れ電流を防ぐことができる。また、磁束密度をさらに増加させ、より高いＬ値（インダクタンス）およびＱ値を得ることができる。

また、各第１配線１１及び第２配線２２の隣接する配線間のスペースに樹脂層３７，３８が形成されたため、第１配線１１及び第２配線２２の配線間のスペースで磁力線が相殺されることを抑制し、磁性層３５，３１，３６の内部に磁力線を集中させることができる。

さらに、図３に示すように、リング状のコア４２の中心軸Ｃの周囲であって、前述した巻き線４１の形成領域より内側に、パッシベーション膜８を露出する孔５１が形成されている。この孔５１には、非磁性材料層が形成されている。非磁性材料層として、アクリル樹脂や感光性ポリイミド、ＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の感光性樹脂等からなる中央樹脂層５０が形成されている。この中央樹脂層５０は、前述した磁性層３５，３１，３６と同層厚で形成されている。

このように、インダクタ素子４０の巻き線４１の内側には中央樹脂層５０が形成されているため、インダクタ素子４０で発生する磁束を拡散させずに、巻き線４１を覆う各磁性層３５，３１，３６の内部に集中させることができる。したがって、磁束密度を増加させ、より高いＬ値（インダクタンス）およびＱ値を得ることができる。

（第１変形例）
図４は、第１実施形態の第１変形例の平面図である。この第１変形例では、一つの第２配線２２が連結配線２２ａを介して応力緩和層３０上に形成された接続端子２６に連結されている。その接続端子２６の表面にはバンプ２８が形成され、相手側基板に実装しうるようになっている。したがって、この第１変形例によれば、半導体チップ１の電子回路と相手側基板との間にインダクタ素子４０を配置することができる。なお、接続端子２６は磁性層上に形成してもよい。

（第２変形例）
図５は、第１実施形態の第２変形例の側面断面図である。この第２変形例では、パッシベーション膜８の裏側の略全面に導電層（シールド層）７が形成されている。この導電層７は、電子回路の形成プロセスを利用してＡｌ等により形成することが可能である。この導電層７を接地または一定電位に保持すれば、電磁シールド効果により、インダクタ素子４０（トロイダルインダクタ素子）の磁界が半導体チップ１の能動素子を含む電子回路に及ぼす影響（カップリング）を低減することができる。なお導電層７は、インダクタ素子４０と電子回路との間であれば、いかなる位置に形成してもよい。また導電層７は、半導体チップ１の略全面に形成されていなくても、少なくともインダクタ素子４０の形成領域に形成されていればよい。さらにまた、インダクタ素子４０形成層と同一平面上、もしくは更に絶縁層や誘電層と導電層をインダクタ素子４０形成層の上層もしくは下層に設け、他の受動部品（インダクタ、キャパシタ、レジスタ）を集積するようにしても良い。こうすることで、さらに部品の集積度を向上することができる。

（電子基板の製造方法）
次に、上述した半導体チップの製造方法につき、図６〜図８を用いて説明する。
図６〜図８は、本実施形態に係る半導体チップの製造方法の工程図である。ここでは、図６（ａ）に示すように、電子回路が形成された半導体チップ１の表面に、電子回路を保護するためのパッシベーション膜８と、電子回路を外部に電気的接続するための接続端子１１とが形成され、接続端子１１の表面にパッシベーション膜８の開口部が形成された状態から説明する。

まず図６（ａ）に示すように、半導体チップ１に第１磁性層３５を形成する。
ここでは、フェライトからなる第１磁性層３５の形成方法を例にして説明する。
まず、半導体チップ１の表面全体に金属膜を形成する。この金属膜は、第１金属であるＦｅと、第２金属であるＭｎやＣｏ、Ｎｉ等で構成する。金属膜の形成は、電解めっき法または無電解めっき法等を用いて行うことが可能である。第１金属および第２金属を同時に析出させれば、両者が混合された金属膜を形成することが可能であり、第１金属および第２金属を交互に析出させれば、第１金属および第２金属が交互に積層された金属膜を形成することが可能である。第１金属と第２金属との割合は、例えば１：１とすればよい。なお第２金属として、ＭｎやＣｏ、Ｎｉ等のうち１種類の金属のみを採用するのではなく、２種類以上の金属を採用してもよい。

次に、金属膜を酸化する。金属膜の酸化は、酸素ガス等の雰囲気に半導体チップ１を保持しつつ加熱することによって行うことが可能であり、また重クロム酸カリ等の酸化剤の液体に半導体チップ１を浸漬することによって行うことも可能である。これらの処理により、金属膜を構成する第１金属および第２金属がともに酸化されて、フェライトが形成される。これらのプロセスを繰り返せば、任意の厚さのフェライトが形成される。

なお、フェライトの形成方法として、近時開発されたフェライトめっき法を採用することも可能である。フェライトめっき法は、室温〜９０℃程度の水溶液中で、強磁性フェライト膜を直接形成する方法である。具体的には、まず半導体チップ１の表面に、金属イオンの吸着席となるＯＨ基を形成する。次にその半導体チップ１を、Ｆｅ２＋やその他の金属イオン（Ｃｏ２＋やＮｉ２＋、Ｍｎ２＋、Ｚｎ２＋等）を含む溶液（ＦｅＣｌ２水溶液等）に浸漬する。すると、半導体チップ１表面のＯＨ基に金属イオンが吸着する。次に、亜硝酸イオン（ＮＯ２−）や空気などの酸化剤を導入することにより、２価のＦｅ２＋の一部を３価のＦｅ３＋に酸化する。さらに、そのＦｅ３＋に金属イオンを吸着させることにより、スピネル型フェライトを生成することができる。なお、第１磁性層３５は前述したフェライト以外の物質で形成しても良い。

次に、第１磁性層３５の平面形状をパターニングする。
図６（ｂ）に示すように、まず第１磁性層３５の表面全体にレジスト膜９０Ａを形成し、フォトリソグラフィを行うことにより、第１磁性層３５を形成すべき領域、つまりインダクタ素子の形成領域の近傍にマスクを形成する。

第１磁性層３５のパターニングは、ウエットエッチングを用いて行うことが可能である。具体的には、塩化第二鉄やチオ硫酸ナトリウムなどのエッチャント水溶液に、半導体チップ１を浸漬する。なおエッチャント水溶液の濃度は、Ｆｅ層をエッチングする場合の濃度と同程度であればよく、磁性層の厚さに鑑みて適宜調整する。また半導体チップ１の浸漬時間も、エッチャント水溶液の濃度および磁性層の厚さに鑑みて適宜調整する。なお第１磁性層３５のパターニングは、ドライエッチングを用いて行うことも可能である。

次に図６（ｃ）に示すように、レジスト膜を剥離する。
以上により、インダクタ素子の形成領域の近傍以外の領域の第１磁性層３５が除去され、所定パターンの第１磁性層３５が形成される。ここで、巻き線の形成領域の内側の第１磁性層３５も除去され、円形の孔５１（図２（ａ）参照）が形成される。なお、第１磁性層３５は前述したフェライト以外の物質で形成してもよい。

次に図７（ａ）に示すように、半導体チップ１の表面全体に下地膜１４を形成する。この下地膜１４は、下層のバリア層と上層のシード層とで構成される。シード層は、第１配線を電解メッキ法で形成する際の電極として機能するものであり、Ｃｕ等により厚さ数１００ｎｍ程度に形成する。バリア層は、Ａｌ等からなる接続端子へのＣｕの拡散を防止するものであり、ＴｉＷやＴｉＮ等により厚さ１００ｎｍ程度に形成する。これらの各層は、真空蒸着やスパッタリング、イオンプレーティング等のＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＩＭＰ（イオンメタルプラズマ）法を用いて形成することが可能である。

次に図７（ｂ）に示すように、下地膜１４の表面にレジスト膜９０Ｂを形成し、フォトリソグラフィを行って、第１配線および連結配線（以下「第１配線等」という。）の形成領域にレジスト膜９０Ｂの開口部を形成する。
次に図７（ｃ）に示すように、下地膜１４のシード層を電極として電解Ｃｕメッキを行い、レジスト膜９０Ｂの開口部にＣｕを埋め込んで、第１配線１２等を形成する。

次に図７（ｄ）に示すように、レジストを剥離する。
次に図７（ｅ）に示すように、第１配線１２等をマスクとして、下地膜１４をエッチングする。このエッチングには、反応性イオンエッチング（ＲＩＥ；Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等を利用することが可能である。なお第１配線１２等および下地膜１４のシード層は共にＣｕで構成されているが、第１配線１２等は下地膜１４のシード層より十分に厚いので、エッチングによりシード層を完全に除去することができる。

次に、隣接する第１配線１２間のスペースに第１樹脂層３７（図２（ａ）参照）を形成する。
具体的には、まず第１磁性層３５および第１配線１２の表面全体に第１樹脂層３７となる感光性樹脂を液滴吐出法やスピンコート法等により塗布する。次に、露光および現像することにより、第１樹脂層３７を形成すべき領域、つまり隣接する第１配線１２間のスペースに感光性樹脂を残して、他の領域の感光性樹脂を除去する。さらにエッチングを行い、パターニングされた第１樹脂層３７を第１配線１２と同膜厚に平坦化してもよい。
なお、この第１樹脂層３７の形成工程と同時に、半導体チップ１の表面に後述する応力緩和層３０（図１参照）を形成してもよい。

次に図８（ａ）に示すように、第１配線１２等を覆うように第２磁性層３１を形成する。
具体的には、第１配線１２および第１磁性層３５の表面に、上述した第１磁性層３５の形成方法と同様に第２磁性層３１を形成する。次に、上述した内側貫通孔３３および外側貫通孔３４を形成することにより、第１配線１２の端部を露出させつつ第１配線１２の中央部を覆うように第２磁性層３１を形成する。次に、第２磁性層３１の平面形状をパターニングする。その際、インダクタ素子の形成領域の近傍のみに第２磁性層３１を残して、それ以外の領域の第２磁性層３１を除去する。ここで、巻き線の形成領域の内側の第２磁性層３１も除去し、円形の孔５１（図２（ａ）参照）を形成する。もちろん、第２磁性層３１は前述したフェライト以外の物質で形成しても良い。

次に、第１磁性層３５および第２磁性層３１の内側の孔５１に中央樹脂層５０を形成する。この中央樹脂層５０の形成工程において、中央樹脂層５０と同時に半導体チップ１の表面に所定形状の応力緩和層３０（図１参照）を形成する。具体的な方法は、印刷法やフォトリソグラフィを用いて行うことが可能である。特に、中央樹脂層５０及び応力緩和層３０の構成材料として感光性を有する樹脂材料を採用すれば、フォトリソグラフィを用いて簡単かつ正確に中央樹脂層５０及び応力緩和層３０をパターニングすることができる。このように、中央樹脂層５０と同時に応力緩和層３０を形成することにより、製造工程を簡略化して製造コストを低減することができる。

次に図８（ｂ）に示すように、第２配線２２およびその下地層２４を形成する。その具体的な方法は、上述した第１配線１２およびその下地膜１４の形成方法と同様である。また第２磁性層３１の表面に形成された第２配線２２をレーザ等でトリミングすることにより、インダクタ特性のチューニングを行うことも可能である。さらに、第２配線２２は、図１に示す再配置配線６４の形成工程において、再配置配線６４と同時に形成することができる。すなわち、インダクタ素子の巻き線となる第２配線２２を、メッキやフォトリソグラフィ等を利用して正確に形成することが可能になり、所望の特性を備えたインダクタ素子を形成することができる。このように、再配置配線６４等と同時に第２配線２２等を形成することにより、製造工程を簡略化して製造コストを低減することができる。

次に図８（ｃ）に示すように、隣接する第２配線２２間のスペースに第２樹脂層３８を形成する。
具体的には、まず第１磁性層３５および第２配線２２の表面全体に第２樹脂層３８となる感光性樹脂を液滴吐出法やスピンコート法等により塗布する。次に、露光および現像することにより、第２樹脂層３８を形成すべき領域、つまり隣接する第２配線２２間のスペースに感光性樹脂を残して、他の領域の感光性樹脂を除去する。さらにエッチングを行い、パターニングされた第２樹脂層３８を第２配線２２と同膜厚に平坦化してもよい。
なお、この第２樹脂層３８の形成工程と同時に、前述した中央樹脂層５０を形成してもよい。

次に、インダクタ素子上に第３磁性層３６を形成する。
具体的には、第２磁性層３１の表面に、上述した第１磁性層３５および第２磁性層３１の形成方法と同様に第３磁性層３６を形成する。その際、インダクタ素子の形成領域の近傍のみに第３磁性層３６を残して、それ以外の領域の第３磁性層３６は除去するようにパターニングする。ここで、中央樹脂層５０上に形成された第３磁性層３６は除去し、中央樹脂層５０の表面を露出させる。第３磁性層３６のパターニングは、上述した第２磁性層３５および第２磁性層３１の形成方法と同様に、ウエットエッチング、またはドライエッチングを用いて行うことが可能である。
以上により、所定パターンの第３磁性層３６が形成される。これにより、インダクタ素子４０の巻き線４１の周囲を磁性層３５，３１，３６で取り囲んで閉磁路が形成される（図３参照）。もちろん、第３磁性層３６は前述したフェライト以外の物質で形成してもよい。

以上に詳述したように、本実施形態に係る半導体チップ１は、インダクタ素子４０のコア４２が第２磁性層３１で形成されると共に、各磁性層３５，３１，３６がインダクタ素子４０の周囲を取り囲んで閉磁路が形成される。閉磁路タイプにおいては、インダクタ素子４０で発生する磁束が透磁率の高い各磁性層３５，３１，３６の中を主に通るため、インダクタ素子４０の周囲を遮蔽していない開磁路タイプと比して、外部への磁束の漏れが少ない。そのため、インダクタ素子４０と接触する周辺部材との干渉により発生する漏れ電流を防ぐことができる。また、磁束密度をさらに増加させ、インダクタ素子のインダクタンス値およびＱ値を向上させることができる。したがって、インダクタ素子４０の電気的特性を向上させることができる。その結果、本実施形態のインダクタ素子４０を電源回路のチョークコイル等として機能させることが可能になる。

さらに、インダクタ素子４０の巻き線４１の内側には中央樹脂層５０が形成されているため、中央樹脂層５０の外側においてインダクタ素子４０を覆う磁性層３５，３１，３６に、より磁力線を集中させることができる。
なお、中央樹脂層５０を形成しない構成としてもよい。この場合には、巻き線の中心軸の周囲に孔５１を形成することなく、磁性層３５，３１，３６を残留させることになる。

また、各第１配線１１及び第２配線２２の隣接する配線間のスペースに第１樹脂層３７及び第２樹脂層３８が形成されたため、第１配線１１及び第２配線２２の配線間のスペースで磁力線が相殺されることを抑制し、磁性層３５，３１，３６の内部に磁力線を集中させることができる。

さらに本実施形態に係る電子基板の製造方法では、中央樹脂層５０と同時に応力緩和層を形成し、第２配線２２と同時に再配置配線を形成した。この構成によれば、工程数を極端に増加させることなく、また金型など特別の設備を必要とすることなく、インダクタ素子４０を簡単かつ低コストで形成することができる。
なお平面型インダクタ素子（スパイラルインダクタ素子）と比べて、トロイダルインダクタでは、半導体チップ１との磁束の干渉による漏れ電流が発生しにくく、高Ｑ値を確保することができる。

（第２実施形態）
図９（ａ）は、第２実施形態に係る半導体チップであり、図９（ａ）は平面図であり、図９（ｂ）は図９（ａ）のＤ−Ｄ線における側面断面図である。第２実施形態では、コアの断面が半円形状に形成している点、また、巻き線の隙間の全てに樹脂層が形成されている点で、第１実施形態とは異なっている。なお第１実施形態と同様となる部分については、その詳細な説明を省略する。

図９（ａ）に示すように、第２実施形態でも、第１磁性層３５の表面に第１配線１２が略台形状にパターニングされ、複数の第１配線１２が同一円周上に放射状に配置されている。
さらに、隣接する各第１配線１２間のスペースには、非磁性材料層が形成されている。非磁性材料層として、感光性樹脂からなる第１樹脂層３７が形成されている。

その第１配線１２の中央部を覆うように、第１磁性層３５と同様の磁性材料からなる第２磁性層３１が形成されている。この第２磁性層３１は、ドーナツをその中心軸と垂直に半割りした形状とされ、図９（ｂ）に示すように、第２磁性層３１の断面は略半円形状とされている。この第２磁性層３１は、第１実施形態における第２磁性層と同様の方法で形成することも可能であるが、液滴吐出法や印刷法等により直接描画形成することも可能である。

図９（ｂ）に示すように、コア４２の表面に第２配線２２が形成されている。図９（ａ）に示すように、第２配線２２は、隣接する第１配線１２のうち、一方の第１配線１２の内側端部と、他方の第１配線１２の外側端部とを連結するようにパターニングされている。このように、第１配線１２および第２配線２２が順に連結されて、らせん状の巻き線４１が形成されている。また巻き線４１の内側の第２磁性層３１により、リング状のコア４２が構成されている。そして巻き線４１およびコア４２により、インダクタ素子１４０が構成されている。

さらに、隣接する各第２配線２２間のスペースには、非磁性材料層が形成されている。非磁性材料層として、感光性樹脂からなる第２樹脂層３８が形成されている。この第２樹脂層３８は、隣接する第１樹脂層３７のうち、一方の第１樹脂層３７の内側端部と、他方の第１樹脂層３７の外側端部とを連結するように形成されている。これにより、隣接する巻き線４１の隙間の全てに第１樹脂層３７及び第２樹脂層３８が形成されることになる。

さらに、インダクタ素子１４０の表面には、インダクタ素子１４０を覆うとともに、第１磁性層３５の端部に重なるように、第１磁性層３５と同様の磁性材料からなる第３磁性層３６が形成されている。この第３磁性層３６は、第１実施形態と同様の方法で形成することも可能であるが、液滴吐出法や印刷法等により直接描画形成することも可能である。
また、巻き線４１の中心軸の周囲であって、磁性層３５，３１，３６の中央部に形成された孔５１には、中央樹脂層５０が形成されている。

このように、コア４２の断面が半円形状に形成された場合においても、磁性層３５，５３及び第２磁性層３１からなるコア４２により、閉磁路が形成される。また、巻き線４１の隙間の全てに樹脂層３７，３８が形成されている構成となる。したがって、このようなインダクタ素子１４０を備えた半導体チップにおいても、第１実施形態と同様の効果を奏することができる。

（電子機器）
次に、上述した半導体チップ（電子基板）を備えた電子機器の例につき、図１０を用いて説明する。
図１０は、携帯電話の斜視図である。上述した半導体チップは、携帯電話３００の筐体内部に配置されている。

なお、上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。

なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。すなわち、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。

例えば、上記各実施形態では半導体チップの表面にインダクタ素子（トロイダルインダクタ素子）を形成したが、半導体チップの裏面にインダクタ素子を形成して、貫通電極により表面との導通を確保してもよい。また上記各実施形態では、電子回路が形成された半導体チップにインダクタ素子を形成したが、絶縁材料からなる電子基板にインダクタ素子を形成してもよい。また上記各実施形態では、リング状のコアの周囲にらせん状の巻き線が配置されたインダクタ素子を形成したが、棒状のコアの周囲にらせん状の巻き線が配置されたインダクタを形成してもよい。ただし、リング状のコアを備えたインダクタ素子は、磁束が閉ループを構成するため、棒状のコアを備えたインダクタに比べて効率がよい。また上記各実施形態では、電解メッキ法により第１配線および第２配線を形成したが、スパッタ法や蒸着法等の他の成膜方法を採用してもよい。

半導体チップの説明図である。 第１実施形態に係るインダクタ素子の説明図である。 第１実施形態に係るインダクタ素子の説明図である。 第１実施形態の第１変形例に係るインダクタ素子の説明図である。 第１実施形態の第２変形例に係るインダクタ素子の説明図である。 第１実施形態に係る半導体チップの製造方法の工程図である。 第１実施形態に係る半導体チップの製造方法の工程図である。 第１実施形態に係る半導体チップの製造方法の工程図である。 第２実施形態に係るインダクタ素子の説明図である。 携帯電話の斜視図である。

符号の説明

１‥半導体チップ １２‥第１配線 ２２‥第２配線 ３０…応力緩和層 ３１…第２磁性層 ３２…第１磁性層 ３５…第１磁性層 ３６…第３磁性層 ３７…第１樹脂層 ３８…第２樹脂層 ３９…樹脂層 ４０，１４０…インダクタ素子 ４１…巻き線 ４２…コア ５０…中央樹脂層（非磁性層） ５３…第２磁性層 ６３…接続端子

Claims (11)

1. 電子回路の接続端子の再配置配線と、リング状のコア及びらせん状の巻き線を備えたトロイダルインダクタ素子とを備え、
   前記コアが磁性材料からなり、前記巻き線の隙間に非磁性材料が充填され、前記トロイダルインダクタ素子の周囲が磁性材料で覆われてなる電子基板の製造方法であって、
   前記再配置配線の形成工程において、前記巻き線の少なくとも一部を形成することを特徴とする電子基板の製造方法。
2. 電子回路の接続端子の再配置配線と、リング状のコア及びらせん状の巻き線を備えたトロイダルインダクタ素子とが、表面に形成されてなる電子基板の製造方法であって、
   前記電子基板上に磁性材料からなる第１磁性層を形成する工程と、
   前記第１磁性層上に複数の第１配線を形成する工程と、
   隣接する前記第１配線の隙間に非磁性材料からなる第１非磁性層を形成する工程と、
   前記複数の第１配線の中央部を覆うように磁性材料からなる第２磁性層を形成する工程と、
   前記第２磁性層の表面を横断するように複数の第２配線を形成する工程と、
   隣接する前記第２配線の隙間に非磁性材料からなる第２非磁性層を形成する工程と、
   前記複数の第２配線を覆うように磁性材料からなる第３磁性層を形成する工程と、を備え、
   前記第２配線を形成する工程では、前記第２配線と同時に前記再配置配線を形成するとともに、一の前記第１配線の端部と他の前記第１配線の端部とを順に連結するように前記第２配線を配置することにより、前記第１配線および前記第２配線からなるらせん状の前記巻き線を備えた前記トロイダルインダクタ素子を形成することを特徴とする電子基板の製造方法。
3. 前記リング状のコアの中心軸の周囲に、非磁性材料からなる非磁性層を形成する工程を有することを特徴とする請求項１又は請求項２に記載の電子基板の製造方法。
4. 前記電子基板は、相手側部材との接続に使用される接続端子と前記電子基板との間に、前記電子基板と前記相手側部材との応力差を緩和する応力緩和層を備え、
   前記応力緩和層を形成する工程において、前記非磁性層を形成することを特徴とする請求項３に記載の電子基板の製造方法。
5. 前記巻き線の一部をトリミングして、前記トロイダルインダクタ素子の特性調整を行う工程を有することを特徴とする請求項１ないし請求項４のいずれか１項に記載の電子基板の製造方法。
6. 請求項１ないし請求項５のいずれか１項に記載の電子基板の製造方法を使用して製造したことを特徴とする電子基板。
7. 電子回路の接続端子の再配置配線と、リング状のコア及びらせん状の巻き線を備えたトロイダルインダクタ素子とを備え、
   前記コアが磁性材料からなり、前記巻き線の隙間に非磁性材料が充填され、前記トロイダルインダクタ素子の周囲が磁性材料で覆われてなる電子基板であって、
   さらに、前記巻き線の少なくとも一部は、前記再配置配線と同じ材料で構成されていることを特徴とする電子基板。
8. 相手側部材との接続に使用される接続端子と前記電子基板との間に、前記電子基板と前記相手側部材との応力差を緩和する応力緩和層を備え、
   前記トロイダルインダクタ素子における前記リング状のコアの中心軸の周囲に、非磁性材料からなる非磁性層が形成され、
   前記非磁性層は、前記応力緩和層と同じ材料で構成されていることを特徴とする請求項７に記載の電子基板。
9. 前記巻き線の間のスペースは、略一定幅に形成されていることを特徴とする請求項７又は請求項８のいずれかに記載の電子基板。
10. 前記電子回路と前記トロイダルインダクタ素子との間に、導電層が形成されていることを特徴とする請求項７ないし請求項９のいずれかに記載の電子基板。
11. 請求項７ないし請求項１０のいずれかに記載の電子基板を備えたことを特徴とする電子機器。

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