JP2008103019A - 半導体記憶装置及びそのデータ書き込み方法 - Google Patents

Abstract

【課題】非選択メモリセルへの誤書き込みを防止するとともに、集積度が向上した半導体記憶装置を提供すること。
【解決手段】半導体記憶装置１００は、複数本のビット線と複数本のビット線に交差する複数本のワード線と所定本数のワード線間のソース線とビット線に接続された第１選択トランジスタ及びソース線に接続された第２選択トランジスタを有し、第１選択トランジスタに一端が接続され、ワード線に第１制御電極が接続され、複数の電気的消去型不揮発性メモリセルを直列に接続したメモリセル列を有するメモリセルユニットと、メモリセル列の他端のメモリセルと第２選択トランジスタとの間に電気的に直列に接続され、他端のメモリセルがデータ書き込み動作の非選択状態において、他端のメモリセルの第１制御電極に印加される電位と第２選択トランジスタの第２制御電極に印加される電位との中間電位が第３制御電極に印加されるトランジスタとを備えている。
【選択図】図１

Description

本発明は、半導体記憶装置及びそのデータ書き込み方法に関し、特に電気的消去型不揮発性メモリセルを備えた半導体記憶装置及びそのデータ書き込み方法に関する。

近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、高集積化並びに大容量化を実現することができるＮＡＮＤ型フラッシュメモリが注目されている。

このＮＡＮＤ型フラッシュメモリは、複数本のビット線と、この複数本のビット線に交差する複数本のワード線と、所定本数のワード線間のソース線と、メモリセルユニットとを備えている。ＮＡＮＤ型フラッシュメモリにおいて、メモリセルユニットは電気的消去型不揮発性メモリセルを複数個電気的に直列に接続して構築されている。メモリセルユニットの一端（配列一端のメモリセルのドレイン領域）にはビット線側選択トランジスタを通してビット線が接続されている。メモリセルユニットの他端（配列他端のメモリセルのソース領域）にはソース線側選択トランジスタを通してソース線が接続されている。メモリセルユニットのそれぞれのメモリセルの制御電極（コントロール電極）にはワード線が接続されている。

ＮＡＮＤ型フラッシュメモリのデータ書き込み動作においては、選択メモリセルにデータが書き込まれる。例えば、選択メモリセルに情報「０」を書き込む場合、選択ワード線に２０Ｖ、選択ビット線に０Ｖ、ドレイン側選択トランジスタのゲート電極に電源電圧Ｖｄｄ、ソース側選択トランジスタのゲート電極に０Ｖ、ソース線に電源電圧Ｖｄｄ、メモリセルユニットが形成されたウェル領域に０Ｖがそれぞれ印加される。電荷蓄積層（フローティング電極）を有するトランジスタによりメモリセルが構成されている場合、選択メモリセルにおいては、チャネル領域と選択ワード線との間に高い書き込み電圧が印加されるので、チャネル領域からトンネル絶縁膜を通して電荷蓄積層にデータとしての電子が注入され、データが書き込まれる。

一方、データ書き込み動作において、非選択メモリセルにはデータは書き込まれない。例えば、非選択ワード線に１０Ｖ、非選択ビット線に電源電圧Ｖｄｄがそれぞれ印加される。非選択メモリセルにおいては、チャネル領域と非選択ワード線との間に高電圧が発生しないので、チャネル領域から電荷蓄積層に電子が注入されず、データが書き込まれない。

なお、この種のＮＡＮＤ型フラッシュメモリについては、例えば下記特許文献１乃至特許文献３に記載がある。
特開平６−２７５８００号公報 特開２００３−５１５５７号公報 特開２００４−２４１５５８号公報

しかしながら、前述のＮＡＮＤ型フラッシュメモリにおいては、以下の点について配慮がなされていなかった。ＮＡＮＤ型フラッシュメモリのデータ書き込み動作において、ソース側選択トランジスタのゲート電極には０Ｖが印加され、非選択ビット線には電源電圧Ｖｄｄが印加されているので、この非選択ビット線に接続されるソース側選択トランジスタのゲート電極とドレイン領域との間には電源電圧Ｖｄｄが印加された状態になる。実際には電源電圧Ｖｄｄからメモリセルのしきい電圧を差し引いた電圧になる。このソース側選択トランジスタのチャネル領域側のドレイン領域端には、ＧＩＤＬ（gate induced drain leakage）によって電子が発生する。この電子は非選択メモリセルの電荷蓄積層に注入され、非選択メモリセルにデータが書き込まれる誤書き込みが生じる。誤書き込みは、ソース側選択トランジスタに近い、特にソース側選択トランジスタのドレイン領域にソース領域を直接接続した非選択メモリセルに顕著に現れる。

また、誤書き込みが顕著に現れる非選択メモリセルとソース側選択トランジスタとの間を極力離すことによってある程度の誤書き込みを抑制することが可能である。しかしながら、メモリセルとソース側選択トランジスタとの間に占有面積が増大し、ＮＡＮＤ型フラッシュメモリの集積度向上の妨げになる。

本発明は上記課題を解決するためになされたものであり、本発明の目的は、誤書き込みを防止することができるとともに、集積度を向上することができる半導体記憶装置及びそのデータ書き込み方法を提供することである。

本発明の実施の形態に係る第１の特徴は、半導体記憶装置において、複数本のビット線と、複数本のビット線に交差して配置された複数本のワード線と、所定本数のワード線間に配置されたソース線と、ビット線に接続された第１の選択トランジスタ及びソース線に接続された第２の選択トランジスタを有し、第１の選択トランジスタに一端が接続され、ワード線に第１の制御電極が接続され、複数の電気的消去型不揮発性メモリセルを直列に接続したメモリセル列を有するメモリセルユニットと、メモリセル列の他端の不揮発性メモリセルと第２の選択トランジスタとの間に電気的に直列に接続され、他端の不揮発性メモリセルがデータ書き込み動作の非選択状態において、他端の不揮発性メモリセルの第１の制御電極に印加される電位と前記第２の選択トランジスタの第２の制御電極に印加される電位との中間電位が第３の制御電極に印加されるトランジスタとを備える。

また、本発明の実施の形態に係る第２の特徴は、半導体記憶装置において、複数本のビット線と、複数本のビット線に交差して配置された複数本のワード線と、所定本数のワード線間に配置されたソース線と、ビット線に接続された第１の選択トランジスタ及びソース線に接続された第２の選択トランジスタを有し、第１の選択トランジスタに一端が接続され、ワード線に第１の制御電極が接続され、第１の電荷蓄積電極及び第１の制御電極を有する複数の電気的消去型不揮発性メモリセルを直列に接続したメモリセル列を有するメモリセルユニットと、メモリセル列の他端の不揮発性メモリセルと第２の選択トランジスタとの間に電気的に直列に接続され、第２の電荷蓄積電極及び第２の制御電極を有するダミー不揮発性メモリセルとを備え、ダミー不揮発性メモリセルの第２の電荷蓄積電極と第２の制御電極との間のカップリング容量に対する第２の電荷蓄積電極と基板との間のカップリング容量の容量比が、不揮発性メモリセルの第１の電荷蓄積電極と第１の制御電極との間のカップリング容量に対する第１の電荷蓄積電極と基板との間のカップリング容量の容量比に対して小さいことである。

本発明の実施の形態に係る第３の特徴は、複数本のビット線と、複数本のビット線に交差して配置された複数本のワード線と、所定本数のワード線間に配置されたソース線と、ビット線に接続された第１の選択トランジスタ及びソース線に接続された第２の選択トランジスタを有し、第１の選択トランジスタに一端が接続され、ワード線に第１の制御電極が接続され、複数の電気的消去型不揮発性メモリセルを直列に接続したメモリセル列を有するメモリセルユニットと、メモリセル列の他端の不揮発性メモリセルと第２の選択トランジスタとの間に電気的に直列に接続されたトランジスタと、を備えた半導体記憶装置のデータ書き込み方法であって、メモリセルユニットの選択された不揮発性メモリセルにデータを書き込む際に、メモリセルユニットの他端の選択されない不揮発性メモリセルにデータの書き込みを行わないとともに、この不揮発性メモリセルの第１の制御電極に印加される電位と第２の選択トランジスタの第２の制御電極に印加される電位との中間電位を、トランジスタの第３の制御電極に印加することである。

本発明によれば、非選択メモリセルの誤書き込みを防止することができるとともに、集積度を向上することができる半導体記憶装置及びそのデータ書き込み方法を提供することができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。本実施の形態は、本発明をＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ型ＥＥＰＲＯＭ）に適用した例を示すものである。

（実施の形態１）
図２は、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ（不揮発性半導体記憶装置）１００の概略を示すブロック図である。図２に示すＮＡＮＤ型フラッシュメモリ１００は、データ入出力バッファ１０１と、コマンド・インターフェイス１０２と、制御部１０３と、選択回路１０４と、ロウ制御回路１０５と、カラム制御回路１０６と、センスアンプ１０７と、ブロック制御回路１０８と、中間電位制御回路１０９と、メモリセルアレイ１１０と、を備えている。このＮＡＮＤ型フラッシュメモリ１００は、外部Ｉ／Ｏパッド（Ｐａｄ）２００と、データ及びコマンド等の制御信号の送受信を行う。

データ入出力バッファ１０１は、ＩＯ端子を介して外部Ｉ／Ｏパッド２００と接続される。そして、データ入出力バッファ１０１は、外部Ｉ／Ｏパッド２００からデータ及びコマンド等の制御信号を受けて一時的に保持し、データをロウ制御回路１０５及びカラム制御回路１０６に、制御信号をコマンド・インターフェイス１０２に与える。ここで、制御信号には、データの読み出し動作、書き込み動作及び消去動作の実行を指示するコマンド信号が含まれる。また、データ入出力バッファ１０１は、ロウ制御回路１０５及びカラム制御回路１０６から入力されるデータを外部Ｉ／Ｏパッド２００に出力する。

コマンド・インターフェイス１０２は、データ入出力バッファ１０１から入力される制御信号を制御部１０３に出力する。

制御部１０３は、データ入出力バッファ１０１、コマンド・インターフェイス１０２、選択回路１０４、ロウ制御回路１０５、カラム制御回路１０６、センスアンプ１０７、ブロック制御回路１０８及び中間電位制御回路１０９を制御し、データの読み出し、書き込み、消去、及びデータの入出力制御を行う。制御部１０３は、コマンド・インターフェイス１０２から入力される制御信号に基づいて、メモリセルアレイ１１０内のメモリセルにアクセスするためのアドレス情報及びこのメモリセルに電位を印加するための内部制御信号を生成して、選択回路１０４、ロウ制御回路１０５、カラム制御回路１０６及びセンスアンプ１０７に出力する。

また、制御部１０３は、コマンド・インターフェイス１０２からデータの書き込みを指示する制御信号が入力された場合には、後述する非選択メモリセルの制御電極（コントロールゲート電極）に電位を印加するための内部制御信号を生成し、中間電位制御回路１０９に出力する。

選択回路１０４は、制御部１０３から入力される内部制御信号に従い、メモリセルアレイ１１０のビット線からビットデータを順次読み出し、保持データとしてセンスアンプ１０７に出力する。

ロウ制御回路１０５は、制御部１０３から入力される内部制御信号及びデータ入出力バッファ１０１から入力されるデータに基づいて、選択回路１０４及びセンスアンプを制御し、メモリセルアレイ１１０のメモリセルの制御電極（コントロールゲート電極）に接続される選択ワード線及び非選択ワード線並びに選択トランジスタの制御電極（コントロールゲート電極）に接続されるゲート線に、データの消去、書き込み及び読み出しに必要な電位（電圧）を生成して印加する。

カラム制御回路１０６は、制御部１０３から入力される内部制御信号及びデータ入出力バッファ１０１から入力されるデータに基づいて、選択回路１０４及びセンスアンプを制御し、メモリセルアレイ１１０のビット線にメモリセルのデータ消去、メモリセルへのデータ書き込み及びメモリセルからのデータの読み出しに必要な電位（電圧）を生成して印加する。

センスアンプ１０７は、複数のデータキャッシュを有し、メモリセルアレイ１１０のビット線に選択回路１０４を介して接続されている。そして、センスアンプ１０７は、ビット線にデータを与え、かつ、ビット線の電位を検出してデータキャッシュで保持する。

ブロック制御回路１０８は、制御部１０３からの内部制御信号に従い、メモリセルアレイ１１０に対して、ブロック単位でのデータ消去制御を行う。

中間電位制御回路１０９は、制御部１０３からの内部制御信号によりメモリセル１１０内の誤書込防止用トランジスタの一端（ドレイン電極）が接続されるメモリセルがデータ書き込み動作の非選択状態である場合に、この非選択状態であるメモリセル（以下、非選択メモリセルと言う）の制御電極に印加される電位と、誤書込防止用トランジスタの他端（ソース電極）が接続される選択トランジスタの制御電極に印加される電位との中間電位（電圧）を生成して、誤書込防止用トランジスタの制御電極に印加する。

ここで、中間電位制御回路１０９は、例えば、誤書込防止用トランジスタに接続されるメモリセルの制御電極への印加電位と、誤書込防止用トランジスタが接続されるソース線側選択トランジスタの制御電極への印加電位とが対応付けられたテーブルを備えてもよい。そして、誤書込防止用トランジスタが接続されるメモリセルが非選択メモリセルである場合に、中間電位制御回路１０９は、非選択メモリセルの制御電極への印加電位に応じた中間電位を算出する。

すなわち、制御部１０３、ロウ制御回路１０５、カラム制御回路１０６及び中間電位制御回路１０９は、非選択メモリセルへの誤書き込みを防止して、選択メモリセルに対して適切にデータの書き込みを行うデータ書き込み制御回路を構成している。

メモリセルアレイ１１０は、複数の電気的に書き換え可能な（電気的消去型）不揮発性メモリセルがマトリクス状に配置されて構成される。このメモリセルは、シリコン等の基板（Substrate）上にシリコン熱酸化膜（ＳｉＯ_２）等のトンネル酸化膜（第１の絶縁膜）を介在して配設された電荷蓄積電極（フローティングゲート電極）と、この電荷蓄積電極上にＯＮＯ膜（Oxide-Nitride-Oxide：酸化膜−窒化膜−酸化膜の積層膜）等の絶縁膜（第２の絶縁膜）を介在して配設された制御電極（コントロールゲート電極）とを有する導電型電界効果トランジスタで構成される。複数のメモリセルは、ＮＡＮＤセルユニット（メモリセルユニット）を構成し、このＮＡＮＤセルユニットは、例えば、図３に示すような複数のブロックを構成している。

図３に示すメモリセルアレイ１１０は、合計ｍ個のブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１、・・・ＢＬＯＣＫｉ、・・・ＢＬＯＣＫｍ）に分割されている。ここでは、「ブロック」とはデータ消去の最小単位である。

そして、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ、図１に代表的に示すＢＬＯＣＫｉのように、ｋ個のＮＡＮＤセルユニット０〜ｋで構成される。本実施の形態において、各ＮＡＮＤセルユニットは、３２個のメモリセルＭＴｒ０〜ＭＴｒ３１は直列に接続されてメモリセル列を構成している。このメモリセル列の一端は選択ゲート線ＳＧＳに接続された選択ゲートトランジスタ（以下、選択トランジスタと言う）Ｔｒ０を介してビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、ＢＬ＿２、・・・ＢＬ＿ｋ−１、ＢＬ＿ｋ）に接続している。また、メモリセル列の他端は、誤書込防止用トランジスタＴｒ２の一端に接続している。誤書込防止用トランジスタＴｒ２の他端は、選択ゲート線ＳＧＳに接続された選択トランジスタＴｒ１を介して共通ソース線（ＳＯＵＲＣＥ）に接続されている。

より詳細には、誤書込防止用トランジスタＴｒ２のソース電極は共通ソース線側の選択トランジスタＴｒ１のドレイン電極と、誤書込防止用トランジスタＴｒ２のドレイン電極はメモリセル列の他端のメモリセル（図１で示すＭＴｒ３１）のソース電極と電気的に直列接続されている。換言すれば、誤書込防止用トランジスタＴｒ２は、ソース線側選択トランジスタＴｒ１とメモリセル列の他端の不揮発性メモリセルとの間に配置されている。

すなわち、ＮＡＮＤ型フラッシュメモリは、複数本のビット線と、この複数本のビット線に交差する複数本のワード線と、所定本数のワード線間のソース線と、メモリセルユニットを有している。ＮＡＮＤ型フラッシュメモリにおいて、メモリセルユニットは、ビット線に接続された第１の選択トランジスタと、ソース線に接続された第２の選択トランジスタと、複数の電気的消去型不揮発性メモリセルを電気的に直列接続したメモリセル列とで構築されている。このメモリセル列の一端（配列一端のメモリセルのドレイン領域）には、第１の選択トランジスタ（ビット線側選択トランジスタ）を通してビット線が接続されている。メモリセル列の他端（配列他端のメモリセルのソース領域）には、誤書込防止用トランジスタＴｒ２が接続されている。誤書込防止用トランジスタＴｒ２は、第２の選択トランジスタ（ソース線側選択トランジスタ）を通してソース線に接続されている。

また、メモリセルユニットの各々の不揮発性メモリセルＭＴｒの制御電極（第１の制御電極）には、ワード線ＷＬ（ＷＬ０〜ＷＬ３１）が接続されている。この複数のワード線及び上述した選択ゲート線は、ロウ制御回路１０５に接続されている。そして、１本のワード線ＷＬに接続されるｋ個の各メモリセルＭＴｒは１ビットのデータを記憶し、これらｋ個のメモリセルＭＴｒが「ページ」という単位を構成する。また、誤書込防止用トランジスタＴｒ２の制御電極は、中間電位制御線ＭＣＧに接続されている。

誤書込防止用トランジスタＴｒ２は、データ書込み時に、非選択状態にある不揮発性メモリセルの誤書き込みを防止するトランジスタである。そして、誤書込防止用トランジスタＴｒ２には、この誤書込防止用トランジスタＴｒ２に接続される不揮発性メモリセルがデータ書き込み動作の非選択状態において、この非選択状態である不揮発性メモリセルの制御電極に印加される電位と、ソース線側選択トランジスタ（第２の選択トランジスタ）の制御電極に印加される電位との中間電位が、誤書込防止用トランジスタＴｒ２の制御電極に印加される。

なお、本実施の形態においては、メモリセルアレイを構成するブロックの数をｍ個とし、かつ、１つのブロックが、３２個のメモリセルＭＴｒでなるＮＡＮＤセルユニットをｋ個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロックの数、メモリセルＭＴｒの数及びＮＡＮＤセルユニットの数を変更すればよい。また、本実施の形態においては、各メモリセルＭＴｒが１ビットのデータを記憶するようにしたが、各メモリセルＭＴｒが電子注入量に応じた複数ビットのデータ（多値ビットデータ）を記憶するようにしてもよい。また、本実施の形態においては、１つのＮＡＮＤセルユニットが１つのビット線ＢＬに接続されたＮＡＮＤ型フラッシュメモリの例について説明しているが、本実施の形態のＮＡＮＤ型フラッシュメモリ１００を、複数のＮＡＮＤセルユニットが１つのビット線ＢＬを共有する所謂シェアードビット線（Ｓｈａｒｅｄ Ｂｉｔ Ｌｉｎｅ）型のＮＡＮＤ型フラッシュメモリに適用してもよい。

次に、誤書込防止用トランジスタの構造について、図４を用いて説明する。図４（Ａ）は従来のソース線側選択トランジスタ近傍を示す断面図であり、図４（Ｂ）は本実施の形態に係る誤書込防止用トランジスタ近傍を示す断面図である。

図４（Ｂ）に示す誤書込防止用トランジスタ４０３は、上述したように、一端がソース線側選択トランジスタ（図１で示すＴｒ１）４０１に、他端がメモリセル（図１で示すＭｔｒ３１）４０２に接続されている。つまり、誤書込防止用トランジスタ４０３は、図４（Ａ）に示すソース線側選択トランジスタ４０１と、この選択トランジスタ４０１に隣接するメモリセル４０２の間に配列されている。

メモリセル４０２は、シリコン等の基板上にトンネル酸化膜（第１の絶縁膜）を介在して配設された電荷蓄積電極（ＦＧ）と、この電荷蓄積電極上のＯＮＯ膜を介在して配設された第１の制御電極（ワード線）とを有する。

誤書込防止用トランジスタ４０３には、メモリセル４０２の電荷蓄積電極−第１の制御電極間にコンタクトホール及びビアホール等の開口部が設けられている。この開口部は、メモリセル４０２の電荷蓄積電極と第１の制御電極とを開孔している。そして、誤書込防止用トランジスタ４０３は、電荷蓄積電極と同一層上の第１の導電層と、この第１の導電層上の第１の制御電極と同一層の第２の導電層とが電気的に接続された第３の制御電極４０３ａを有している。すなわち、誤書込防止用トランジスタ４０３の構造は、選択トランジスタ４０１と同じ構造になっている。

次に、上述した構成を有するＮＡＮＤ型フラッシュメモリ１００のデータの書き込み動作について説明する。

ＮＡＮＤ型フラッシュメモリ１００において、外部Ｉ／Ｏパッド２００からデータ書き込みを指示する制御信号及びデータがデータ入出力バッファ１０１に入力されると、データ入出力バッファ１０１は、制御信号をコマンド・インターフェイス１０２に、データをロウ制御回路１０５及びカラム制御回路１０６に出力する。

コマンド・インターフェイス１０２は、データ入出力バッファ１０１からの制御信号を制御部１０３に出力する。制御部１０３は、この制御信号からアドレス情報及びメモリセルへ電位を供給するための内部制御信号を生成し、ロウ制御回路１０５、カラム制御回路１０６及び中間電位制御回路１０９に出力する。

そして、ロウ制御回路１０５は、制御部１０３から入力される内部制御信号及びデータ入出力バッファ１０１から入力されるデータに基づいて、メモリセルアレイ１１０のメモリセルの制御電極に接続される選択及び非選択ワード線並びに選択トランジスタの制御電極に接続されるゲート線に、データ書き込みに必要な電位を生成して印加する。また、カラム制御回路１０６は、制御部１０３からの内部制御信号に基づいて、メモリセルアレイ１１０の選択及び非選択ビット線に所定の電位を生成して印加する。

また、図１に示す誤書込防止用トランジスタＴｒ２に接続するメモリセルＭＴｒ３１がデータ書き込み動作の非選択状態である場合、中間電位制御回路１０９は、制御部１０３からの内部制御信号に基づいて、非選択メモリセルＭＴｒ３１の制御電極に印加される電位と、ソース線側選択トランジスタＴｒ１の制御電極に印加される電位との中間電位を、中間電位制御線ＭＣＧを介して誤書込防止用トランジスタＴｒ２の制御電極に印加する。

次に、誤書込防止用トランジスタと接続するメモリセルが非選択状態である場合における情報「０」の書き込み動作について、前述の図１〜図４を参照しつつ、図５を用いて具体的に説明する。

図５は、誤書込防止用トランジスタ近傍を拡大した回路図である。図５の回路図には、ソース線に一端が接続する選択トランジスタ５０１、選択トランジスタ５０１と接続する誤書込防止用トランジスタ５０２、誤書込防止用トランジスタ５０２と接続するメモリセル５０３が示されている。

誤書込防止用トランジスタ５０２と接続するメモリセルが書き込み動作の非選択状態である場合、誤書込防止用トランジスタ５０２の制御電極には、中間電位制御回路１０９により、中間電位制御全ＭＣＧを通して非選択メモリセル５０３の制御電極に印加される電位１０Ｖと、ソース線側選択トランジスタ５０１の制御電極に印加される電位０Ｖとの中間電位（例えば４Ｖ）が印加される。

そして、ＮＡＮＤ型フラッシュメモリのデータ書き込み動作において、非選択メモリセルにはデータは書き込まれない。例えば、ロウ制御回路１０５により、非選択メモリセル５０３の制御電極に接続される非選択ワード線ＷＬには電圧１０Ｖ、非選択メモリセル５０３のドレイン電極に接続される非選択ビット線ＢＬには電源電圧Ｖｄｄがそれぞれ印加される。非選択メモリセルにおいては、チャネル領域と非選択ワード線との間に高電圧が発生しないので、チャネル領域から電荷蓄積層に電子が注入されず、データが書き込まれない。

一方、データ書き込み動作においては、選択メモリセルにデータが書き込まれる。例えば、選択メモリセルに情報「０」を書き込む場合、ロウ制御回路１０５により、選択メモリセル（図示せず）の制御電極に接続される選択ワード線ＷＬには電圧２０Ｖ、ビット線側選択トランジスタの制御電極に接続される選択ゲート線（ＳＧＤ）には電源電圧Ｖｄｄ、ソース線側選択トランジスタ５０１の制御電極に接続される選択ゲート線（ＳＧＳ）には電圧０Ｖがそれぞれ印加される。ソース線には電源電圧Ｖｄｄ、メモリセルユニットが形成されたウェル領域には０Ｖがそれぞれ印加される。また、カラム制御回路１０６により、選択メモリセル（図示せず）のドレイン電極に接続される選択ビット線ＢＬには０Ｖが印加される。電荷蓄積層（フローティングゲート電極）を有するトランジスタによりメモリセルが構成されている場合、選択メモリセルにおいては、チャネル領域と選択ワード線との間に高い書き込み電圧が印加されるので、チャネル領域からトンネル絶縁膜を通して電荷蓄積電極にデータとしての電子が注入され、データが書き込まれる。

なお、データ書き込み動作において、上述した動作順序に限定されるものではない。例えば、誤書込防止用トランジスタへの電位の印加動作と非選択メモリセルへの電位の印加動作は、選択メモリセルへの書き込み動作より前であれば、いずれの動作が早くても、また同時に行われても良い。

これにより、非選択メモリセル５０３のチャネルに誘発する６Ｖ程度の電位は、誤書込防止用トランジスタ５０２の制御電極に中間電位４Ｖを印加することにより、非選択メモリセル５０３のチャネル電位と誤書込防止用トランジスタ５０２のゲート電位との電位差を２Ｖ程度に小さくすることができる。その結果、誤書込防止用トランジスタ５０２のチャネル領域側のドレイン領域端で発生する電子を減少する（リーク電流の発生を抑制する）ことができるので、非選択メモリセル５０３の電荷蓄積層への電子の注入（データの誤書き込み）を防止することができる。

また、誤書込防止用トランジスタ５０２の制御電極に中間電位を印加することにより、誤書込防止用トランジスタ５０２のチャネル電位と、選択トランジスタ５０１のゲート電位との電位差をも小さくするので、選択トランジスタ５０１のチャネル領域側のドレイン領域端で発生する電子を減少する（リーク電流の発生を抑制する）ことができる。

言い換えれば、ＮＡＮＤ型フラッシュメモリにおいて、制御電極に中間電位が印加される誤書込防止用トランジスタを設けることにより、非選択メモリセルのチャネル電位とソース線側選択トランジスタのゲート電位との電位差を、非選択メモリセルのチャネル電位と誤書込防止用トランジスタのゲート電位との電位差と、誤書込防止用トランジスタのゲート電位とソース線側選択トランジスタのゲート電位との電位差とに分割して、それぞれの電位差を小さくしている。

なお、誤書込防止用トランジスタの制御電極に印加する中間電位は、上述した４Ｖに限定されるものではない。すなわち、ソース線側選択トランジスタの制御電極への印加電位及び誤書込防止用トランジスタに接続されるメモリセルの制御電極への印加電位の中間電位であれば、基板及び電荷蓄積電極間のトンネル絶縁膜の膜厚及び膜質やメモリセルの微細化等に応じて異なる電位でもよい。

このように、本実施の形態１に係るＮＡＮＤ型フラッシュメモリ１００は、複数本のビット線と、複数本のビット線に交差する複数本のワード線と、所定本数のワード線間のソース線と、ビット線に接続された第１の選択トランジスタ及びソース線に接続された第２の選択トランジスタを有し、第１の選択トランジスタに一端が接続され、ワード線に第１の制御電極が接続され、複数の電気的消去型不揮発性メモリセルを直列に接続したメモリセル列を有するメモリセルユニットと、メモリセル列の他端の不揮発性メモリセルと第２の選択トランジスタとの間に電気的に直列に接続され、他端の不揮発性メモリセルがデータ書き込み動作の非選択状態において、他端の不揮発性メモリセルの第１の制御電極に印加される電位と第２の選択トランジスタの第２の制御電極に印加される電位との中間電位が第３の制御電極に印加される誤書込防止用トランジスタと、を備えている。

これにより、誤書込防止用トランジスタの第３の制御電極に、誤書込防止用トランジスタの一端が接続される非選択メモリセルの制御電極への印加電位と誤書込防止用トランジスタの他端が接続される選択トランジスタの制御電極への印加電位との中間電位が印加されるため、誤書込防止用トランジスタの制御電極への印加電位と非選択メモリセルのチャネルに誘発する電位との電位差を小さくすることができる。その結果、誤書込防止用トランジスタのドレイン領域に発生する電子が減少するので、非選択メモリセルの電荷蓄積電極に電子が注入されず、誤書き込みを防止することができる。

すなわち、非選択メモリセルへの誤書き込みは、この非選択メモリセルのチャネル電位と、ソース線側選択トランジスタのゲート電位との電位差が常に大きくなるソース線側選択トランジスタに近い、特にソース線側選択トランジスタのドレイン領域にソース領域を直接接続したメモリセルが非選択メモリセルの場合に顕著に現れる。

そこで、本実施の形態に係る不揮発性半導体記憶装置においては、ソース線側選択トランジスタと直接接続されるメモリセルのチャネル電位とソース線側選択トランジスタのゲート電位との電位差を小さくするために、このメモリセルとソース線側選択トランジスタとの間に、誤書込防止用トランジスタを設けた。そして、誤書込防止用トランジスタに直接接続されるメモリセルが非選択メモリセルの場合に、非選択メモリセルの制御電極への印加電位と選択トランジスタの制御電極への印加電位との中間電位を誤書込防止用トランジスタの制御電極に印加することにより、この非選択メモリセル−誤書込防止用トランジスタ間の電界を緩和して誤書込防止用トランジスタのチャネル領域側のドレイン領域端での電子の発生量を抑制し、非選択メモリセルの電荷蓄積層に電子が注入されないポテンシャルにすることを可能にしている。

また、本実施の形態によれば、誤書込防止用トランジスタは、チャネル長が同サイズの選択トランジスタであるため、世代が変わりシュリンクが進んだ場合であっても、セルブロックサイズは１セル分の増加に留まる。従って、シュリンクが進むにつれ、従来のように選択トランジスタと隣接するメモリセルとの間に一定の離間距離を設けていた場合と比較して、セルブロック内の有効面積を増加することができるので、セルブロックの更なるシュリンクをも可能とする。

すなわち、本実施の形態では、ソース線に接続する選択トランジスタ及びこの選択トランジスタ側メモリセルに印加される電位の中間電位が印加される誤書込防止用トランジスタを追加することにより、従来のように選択トランジスタと隣接するメモリセルとの間に一定の離間距離を設ける必要がないので、微細化に伴いこの離間距離を相対的に短くした場合に生じるＧＩＤＬによる影響を防止することができる。また、逆に、本実施の形態では、選択トランジスタと隣接するメモリセルとの離間間隔を変えない場合、つまり、絶対的な離間距離を設けた場合と比較して、セルブロック内の有効面積の減少を抑えることができる。

なお、本実施の形態では、中間電圧制御回路を半導体記憶装置内に設ける構成を説明したが、本発明はこの構成に限定されるものではない。すなわち、半導体記憶装置の外部装置として中間電位制御回路を設け、この外部装置である中間電位制御回路から半導体記憶装置に中間電位を供給しても、本発明を適用することは可能である。

また、本実施の形態では、誤書込防止用トランジスタを１つ追加する構成を説明したが、本発明はこの構成に限定されるものではなく、複数の誤書込防止用トランジスタを追加してもよい。

本実施例１では、誤書込防止用トランジスタにメモリセル構造を応用した場合を例に説明する。図６は、本実施例１に係る誤書込防止用トランジスタの構造を示す断面図である。なお、ＮＡＮＤ型フラッシュメモリ１００の構成については、上記実施の形態１に係るＮＡＮＤ型フラッシュメモリ１００と同様の構成であるため、その説明は省略する。

図６に示すように、メモリセル４０２は、シリコン等の基板上にシリコン熱酸化膜等のトンネル酸化膜（第１の絶縁膜）を介在して配設された電荷蓄積電極（ＦＧ）と、この電荷蓄積電極上にＯＮＯ膜等の絶縁膜（第２の絶縁膜）を介在して配設された第１の制御電極（ワード線：ＷＬ）とを備えている。

誤書込防止用トランジスタ６０１は、このメモリセル４０２の電荷蓄積電極−第１の制御電極間にコンタクトホールやビアホール等の開口部が設けられている。この開口部は、メモリセル４０２の電荷蓄積電極と第１の制御電極とを開孔している。そして、誤書込防止用トランジスタ６０１は、電荷蓄積電極と同一の第１の導電層と、この第１の導電層上の制御電極と同一層の第２の導電層とが電気的に接続された第３の制御電極６０１ａを備えている。すなわち、誤書込防止用トランジスタ６０１は、メモリセル４０２の電荷蓄積電極及び第１の制御電極のそれぞれ同一層上に配設されるＯＮＯ膜（またはＮＯＮＯＮ膜）等の誘電体同士が電気的に接続された第３の制御電極６０１ａを有している。

このように、本実施例１に係るＮＡＮＤ型フラッシュメモリにおいて、不揮発性メモリセルは、基板上にシリコン熱酸化膜等のトンネル酸化膜（第１の絶縁膜）を介在して配設された電荷蓄積電極とこの電荷蓄積電極上にＯＮＯ膜等の絶縁膜（第２の絶縁膜）を介して配設された制御電極（第１の制御電極）とを備えている。そして、誤書込防止用トランジスタは、電荷蓄積電極と同一層の第１の導電層と、この第１の導電層上の前記第１の制御電極と同一層の第２の導電層とを電気的に接続した第３の制御電極を備えている。

これにより、誤書込防止用トランジスタの第３の制御電極に、この誤書込防止用トランジスタの一端が接続される非選択メモリセルの制御電極への印加電位と誤書込防止用トランジスタの他端が接続される選択トランジスタの制御電極への印加電位との中間電位が印加されるため、誤書込防止用トランジスタの制御電極への印加電位と非選択メモリセルのチャネルに誘発する電位との電位差を小さくすることができる。その結果、誤書込防止用トランジスタのドレイン領域に発生する電子を減少する（リーク電流の発生を減少させる）ので、非選択メモリセルの電荷蓄積電極に電子が注入されず、誤書き込みを防止することができる。

また、本実施例１に係る誤書込防止用トランジスタ６０１は、選択トランジスタよりチャネル長の短いメモリセルを加工しているため、セルブロックをより小さくすることができるとともに、メモリセルの微細化に伴う有効面積をより拡大することができる。

また、誤書込防止用トランジスタの第３の制御電極は、図７に示す誤書込防止用トランジスタ７０２のように、メモリセル４０２のＯＮＯ膜等の第２の絶縁膜を加工により除去して、電荷蓄積電極及び制御電極を直接に電気的に接続した制御電極７０２ａであっても良い。

（実施の形態２）
図８は、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ（不揮発性半導体記憶装置）８００の概略を示すブロック図である。本実施の形態２に係るＮＡＮＤ型フラッシュメモリ８００は、上記実施の形態１に係るＮＡＮＤ型フラッシュメモリ１００の中間電位制御回路１０９を削除し、ロウ制御回路１０５に替えてロウ制御回路８０１を有する。なお、図８に示すＮＡＮＤ型フラッシュメモリ８００において、図２に示すＮＡＮＤ型フラッシュメモリ１００の構成と同じ構成については同じ符号を付し、その説明を省略する。

ロウ制御回路８０１は、制御部１０３から入力される内部制御信号及びデータ入出力バッファ１０１から入力されるデータに基づいて、選択回路１０４及びセンスアンプを制御し、メモリセルアレイ１１０のメモリセルの制御電極に接続される選択及び非選択ワード線並びに選択トランジスタの制御電極に接続されるゲート線に、データの消去、書き込み及び読み出しに必要な電位（電圧）を生成して印加する。

また、ロウ制御回路８０１は、制御部１０３からデータ書き込みの際に入力される内部制御信号に基づいて、図９に示すようにメモリセルアレイを構成する複数のメモリセルユニット内のダミー不揮発性メモリセルの制御電極に、非選択メモリセルの接続されるワード線に印加する電位と同じ電位（電圧）を生成して印加する。

次に、メモリセルアレイ１１０を構成する複数のメモリセルユニット（ＮＡＮＤセルユニット）内のダミー不揮発性メモリセルについて、図９を用いて説明する。メモリセルアレイ１１０を構成する各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ、図９に代表的に示すＢＬＯＣＫｉのように、ｋ個のＮＡＮＤセルユニット０〜ｋで構成される。本実施の形態では、各ＮＡＮＤセルユニットは、３２個のメモリセルＭＴｒ０〜ＭＴｒ３１が直列に接続されてメモリセル列を構成している。このメモリセル列の一端は選択ゲート線ＳＧＳに接続された選択トランジスタＴｒ０を介してビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、ＢＬ＿２、・・・ＢＬ＿ｋ−１、ＢＬ＿ｋ）に接続している。また、メモリセル列の他端は、ダミー不揮発性メモリセルＤＭＴｒ１の一端に接続している。ダミー不揮発性メモリセルＤＭＴｒ１の他端は、選択ゲート線ＳＧＳに接続された選択トランジスタＴｒ１を介して共通ソース線ＳＯＵＲＣＥに接続されている。

より詳細には、ダミー不揮発性メモリセルＤＭＴｒ１のソース電極は共通ソース線側の選択トランジスタＴｒ１のドレイン電極と、ダミー不揮発性メモリセルＤＭＴｒ１のドレイン電極はメモリセル列の他端のメモリセル（図９で示すＭＴｒ３１）のソース電極と電気的に直列接続されている。換言すれば、ダミー不揮発性メモリセルＤＭＴｒ１は、ソース線側選択トランジスタＴｒ１とメモリセル列の他端の不揮発性メモリセルとの間に配置されている。

すなわち、ＮＡＮＤ型フラッシュメモリは、複数本のビット線と、この複数本のビット線に交差する複数本のワード線と、所定本数のワード線間のソース線と、メモリセルユニットを有している。ＮＡＮＤ型フラッシュメモリにおいて、メモリセルユニットは、ビット線に接続された第１の選択トランジスタと、ソース線に接続された第２の選択トランジスタと、第１の電荷蓄積電極（フローティングゲート電極）及び第１の制御電極（コントロールゲート電極）を有する複数の電気的消去型不揮発性メモリセルを電気的に直列接続したメモリセル列とで構築されている。このメモリセル列の一端（配列一端のメモリセルのドレイン領域）は、第１の選択トランジスタ（ビット線側選択トランジスタ）を通してビット線が接続されている。メモリセル列の他端（配列他端のメモリセルのソース領域）には、第２の電荷蓄積電極及び第２の制御電極を有するダミー不揮発性メモリセルＤＭＴｒ１が接続されている。ダミー不揮発性メモリセルＤＭＴｒ１は、第２の選択トランジスタ（ソース線側選択トランジスタ）を通してソース線に接続されている。このダミー不揮発性メモリＤＭＴｒ１は、データ書込み時に、非選択状態にある不揮発性メモリセルの誤書き込みを防止するための不揮発性メモリセルである。

図１０に示すように、ダミー不揮発性メモリセルＤＭＴｒ１の制御電極は、ダミーワード線ＤＷＬに接続され、このダミーワード線ＤＷＬは、ロウ制御回路８０１に接続されている。そして、このダミー不揮発性メモリセルＤＭＴｒ１の制御電極には、ダミー不揮発性メモリセルＤＭＴｒ１のドレイン電極に接続される不揮発性メモリセルＭＴｒ３１がデータ書き込み動作の非選択状態において、ロウ制御回路８０１により、非選択メモリセルＭＴｒ３１の制御電極に印加される電位と同電位が印加される。

また、各々の不揮発性メモリセルＭＴｒの制御電極には、ワード線ＷＬ（ＷＬ０〜ＷＬ３１）が接続されている。この複数のワード線及び上述した選択ゲート線は、ロウ制御回路８０１に接続されている。そして、１本のワード線ＷＬに接続されるｋ個の各メモリセルＭＴｒは１ビットのデータを記憶し、これらｋ個のメモリセルＭＴｒが「ページ」という単位を構成する。

次に、ダミー不揮発性メモリセルについて、図１１を用いて説明する。図１１は、ダミー不揮発性メモリセル近傍を示す断面図である。図１１に示すダミー不揮発性メモリセル１１０１は、ソース線に接続される選択トランジスタ１１０２と、ダミー不揮発性メモリセル１１０１と接続されるメモリセル１１０３との間に配設されている。

ダミー不揮発性メモリセル１１０１は、メモリセル１１０３と断面構造が同一であり、シリコン等の基板（Substrate）上に電荷蓄積電極（ＦＧ）と制御電極（ＣＧ）を有している。このダミー不揮発性メモリセル１１０１は、メモリセル１１０３と比較して、基板と電荷蓄積電極との間１１０４のトンネル酸化膜（第１の絶縁膜）の膜厚、言い換えれば、基板と電荷蓄積電極との間１１０４の距離のみ異なっている。すなわち、ダミー不揮発性メモリセル１１０１の基板と電荷蓄積電極との間１１０４のトンネル酸化膜の膜厚を、メモリセル１１０３の基板と電荷蓄積電極との間１１０５より薄くする（基板と電荷蓄積電極との間１１０４の距離を近くする）ことにより、誘電率を上げている。その結果、ダミー不揮発性メモリセル１１０１の電荷蓄積電極と制御電極との間のカップリング容量に対する電荷蓄積電極と基板との間のカップリング容量の容量比は、不揮発性メモリセル１１０３より小さくなる。

ここで、基板と電荷蓄積電極との間のトンネル酸化膜の膜厚は、例えば、次のような方法により生成される。まず、基板上に薄いシリコン酸化膜及びシリコン窒化膜（Ｓｉ_３Ｎ_４）を成膜して、ダミー不揮発性メモリセルにマスクをする。そして、エッチングにより薄いシリコン酸化膜及びシリコン窒化膜を除去し、その次にフォトマスクを除去する。そして、シリコン窒化膜を耐酸化マスクとして、熱酸化法によりトンネル酸化膜（ＳｉＯ_２）が形成される。

また、メモリセルの電荷蓄積電極への印加電位（電圧）Ｖ_ＦＧは、以下の式（１）に示すように、電荷蓄積電極と制御電極との間のカップリング容量に対する電荷蓄積電極と基板との間のカップリング容量の容量比Ｃ_ｒと制御電極への印加電位（電圧）Ｖ_ＣＧにより求められる。
Ｖ_ＦＧ＝Ｃ_ｒ×Ｖ_ＣＧ・・・（１）

このカップリング容量比Ｃ_ｒは、以下の式（２）に示すように、制御電極と電荷蓄積電極との間のカップリング容量（Ｃ_ＯＮＯ）に対する電荷蓄積電極と基板との間のカップリング容量（Ｃ_ＯＸＹ＋Ｃ_ＯＮＯ）により求められる。
Ｃ_ｒ＝Ｃ_ＯＮＯ／Ｃ_ＯＸＹ＋Ｃ_ＯＮＯ・・・（２）

図１２は、ダミー不揮発性メモリセルのカップリング容量比を説明するための回路図である。図１２（Ａ）は不揮発性メモリセルＭＴｒを示し、図１２（Ｂ）はダミー不揮発性メモリセルＤＭＴｒ１を示している。

例えば、図１２（Ａ）に示す不揮発性メモリセルの制御電極と電荷蓄積電極との間のカップリング容量ｃ１２０１に対する電荷蓄積電極と基板との間のカップリング容量ｃ１２０２の容量比Ｃ_ｒ１を０．５とした場合、ワード線ｗｌに電位１０ｖが印加されると、電荷蓄積電極には電位５ｖが印加される。

一方、図１２（Ｂ）に示すダミー不揮発性メモリセルｄｍｔｒ１は、上述したように基板と電荷蓄積電極との間のトンネル酸化膜の膜厚が薄くなっているので、ダミー不揮発性メモリセルｄｍｔｒ１の制御電極と電荷蓄積電極との間のカップリング容量ｃ１２０３に対する電荷蓄積電極と基板との間のカップリング容量ｃ１２０４の容量比Ｃ_ｒ２は、不揮発性メモリセルｍｔｒの制御電極と電荷蓄積電極との間のカップリング容量ｃ１２０１に対する電荷蓄積電極と基板との間のカップリング容量ｃ１２０２の容量比Ｃ_ｒ１と比較して小さい。つまり、不揮発性メモリセル及びダミー不揮発性メモリセルのカップリング容量比Ｃ_ｒ１及びｃ_ｒ２とは、Ｃ_ｒ１＞Ｃ_ｒ２となる。

具体的には、図１２（Ｂ）に示すダミー不揮発性メモリセルの制御電極と電荷蓄積電極間容量ｃ１２０３に対する電荷蓄積電極と基板との間のカップリング容量ｃ１２０４の容量比Ｃ_ｒを、図１２（ｂ）のメモリセルのカップリング容量比０．５より小さい０．４にした場合、ワード線ｗｌに図１２（Ａ）のメモリセルと同じ電位１０ｖが印加されると、電荷蓄積電極には電位４ｖが印加されることとなる。

これにより、非選択メモリセルのチャネルに誘発する電位と、ダミー不揮発性メモリセルの電荷蓄積電極への印加電位との電位差を小さくすることができるので、ダミー不揮発性メモリセルのチャネル領域側のドレイン領域端で発生する電子を減少させることができる。その結果、非選択メモリセルの電荷蓄積層への電子の注入を防止する、つまり、データの誤書込みを防止することができる。

次に、上述した構成を有する半導体記憶装置８００において、ダミー不揮発性メモリセルＤＭＴｒ１と接続するメモリセルが非選択状態である場合における情報「０」の書き込み動作について、図８〜１１を参照して説明する。

ダミー不揮発性メモリセルＤＭＴｒ１と接続するメモリセルＭＴｒ３１が書き込み動作の非選択状態である場合、ダミー不揮発性メモリセルＤＭＴｒ１の制御電極には、ロウ制御回路８０１により、ダミーワード線ＤＷＬを通して非選択メモリセルＭＴｒ３１の制御電極に印加される電位（例えば１０Ｖ）と、同じ電位が印加される。

そして、ＮＡＮＤ型フラッシュメモリのデータ書き込み動作において、非選択メモリセルにはデータは書き込まれない。例えば、ロウ制御回路８０１により、非選択メモリセルＭＴｒ３１の制御電極に接続される非選択ワード線ＷＬには電圧１０Ｖ、非選択メモリセルＭＴｒ３１のドレイン電極に接続される非選択ビット線ＢＬには電源電圧Ｖｄｄがそれぞれ印加される。非選択メモリセルにおいては、チャネル領域と非選択ワード線との間に高電圧が発生しないので、チャネル領域から電荷蓄積層に電子が注入されず、データが書き込まれない。

一方、データ書き込み動作においては、選択メモリセルにデータが書き込まれる。例えば、選択メモリセルに情報「０」を書き込む場合、ロウ制御回路８０１により、選択メモリセル（図示せず）の制御電極に接続される選択ワード線ＷＬには電圧２０Ｖ、ビット線側選択トランジスタの制御電極に接続される選択ゲート線（ＳＧＤ）には電源電圧Ｖｄｄ、ソース線側選択トランジスタ５０１の制御電極に接続される選択ゲート線（ＳＧＳ）には電圧０Ｖがそれぞれ印加される。ソース線には電源電圧Ｖｄｄ、メモリセルユニットが形成されたウェル領域には０Ｖがそれぞれ印加される。また、カラム制御回路１０６により、選択メモリセル（図示せず）のドレイン電極に接続される選択ビット線ＢＬには０Ｖが印加される。電荷蓄積層（フローティングゲート電極）を有するトランジスタによりメモリセルが構成されている場合、選択メモリセルにおいては、チャネル領域と選択ワード線との間に高い書き込み電圧が印加されるので、チャネル領域からトンネル絶縁膜を通して電荷蓄積電極にデータとしての電子が注入され、データが書き込まれる。

なお、データ書き込み動作において、上述した動作順序に限定されるものではない。例えば、ダミー不揮発性メモリセルへの電位の印加動作と非選択メモリセルへの電位の印加動作は、選択メモリセルへの書き込み動作より前であれば、いずれの動作が早くても、また同時に行われても良い。

このように、本実施例２によれば、不揮発性半導体記憶装置８００は、複数本のビット線と、複数本のビット線に交差する複数本のワード線と、所定本数のワード線間のソース線と、ビット線に接続された第１の選択トランジスタ及びソース線に接続された第２の選択トランジスタを有し、第１の選択トランジスタに一端が接続され、ワード線に第１の制御電極が接続され、第１の電荷蓄積電極及び第１の制御電極を有する複数の電気的消去型不揮発性メモリセルを直列に接続したメモリセル列を有するメモリセルユニットと、メモリセル列の他端の不揮発性メモリセルと第２の選択トランジスタとの間に電気的に直列に接続され、第２の電荷蓄積電極及び第２の制御電極を有するダミー不揮発性メモリセルと、を備えている。そして、不揮発性半導体記憶装置８００において、ダミー不揮発性メモリセルの第２の電荷蓄積電極と第２の制御電極との間のカップリング容量に対する第２の電荷蓄積電極と基板との間のカップリング容量の容量比が、不揮発性メモリセルの第１の電荷蓄積電極と第１の制御電極との間のカップリング容量に対する第１の電荷蓄積電極と基板との間のカップリング容量の容量比に対して小さい。

従って、不揮発性半導体記憶装置８００は、ダミー不揮発性メモリセルに一端が接続される不揮発性メモリセルがデータ書き込み動作の非選択状態において、この不揮発性メモリセル（つまり、非選択メモリセル）の制御電極への印加電位と同じ電位がダミー不揮発性メモリセルの制御電極に印加された場合であっても、ダミー不揮発性メモリセルの第２の電荷蓄積電極と第２の制御電極との間のカップリング容量に対する第２の電荷蓄積電極と基板との間のカップリング容量の容量比が、不揮発性メモリセルの第１の電荷蓄積電極と第１の制御電極との間のカップリング容量に対する第１の電荷蓄積電極と基板との間のカップリング容量の容量比に対して小さいので、非選択メモリセルのチャネルに誘発する電位とダミー不揮発性メモリセルの電荷蓄積電極への印加電位との電位差を小さくすることができる。その結果、ダミー不揮発性メモリセルのチャネル領域側のドレイン領域端で発生する電子を減少させる（リーク電流の発生を減少させる）ため、非選択メモリセル電荷蓄積層への電子の注入を防止する、つまり、誤書き込みを防止することができる。

なお、本実施の形態において、トンネル酸化膜の膜厚を薄くすることにより基板と電荷蓄積電極との間の誘電率を上げてカップリング容量比を小さくする場合を例に説明したが、例えば、シリコン酸化膜と比較して誘電率の高いシリコン窒化膜（Ｓｉ_３Ｎ_４）等の絶縁膜を基板と電荷蓄積電極との間に用いることにより、カップリング容量比を小さくしてもよい。

また、ダミー不揮発性メモリセルのカップリング容量比は、上述した０．４に限定されるものではなく、ダミー不揮発性メモリセルの電荷蓄積電極への印加電位が、ソース線側選択トランジスタの制御電極への印加電位及びダミー不揮発性メモリセルに接続されるメモリセルの制御電極への印加電位の中間電位となるカップリング容量比であれば、基板及び電荷蓄積電極間のトンネル絶縁膜の膜厚及び膜質に応じて異なる値であってもよい。

本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成するブロックの全体回路図である。 本実施の形態に係るＮＡＮＤ型フラッシュメモリの概略ブロック図である。 図２に示すメモリセルアレイの構成を示す図である。 本実施の形態に係る誤書込防止用トランジスタの構造の一例を示す断面図である。 本実施の形態に係るメモリセルユニットの主要部分を示す回路図である。 本発明の実施例１に係る誤書込防止用トランジスタの構造を示す断面図である。 本発明のその他の実施例に係る誤書込防止用トランジスタの構造を示す断面図である。 本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリの概略ブロック図である。 本実施の形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成するブロックの全体回路図である。 本実施の形態に係るダミー不揮発性メモリセルを説明するための回路図である。 本実施の形態に係るダミー不揮発性メモリセル近傍を示す断面図である。 本実施の形態に係るダミー不揮発性メモリセルのカップリング容量比を説明するための回路図である。

符号の説明

１００、８００ ＮＡＮＤ型フラッシュメモリ
１０１ データ入出力バッファ
１０２ コマンド・インターフェイス
１０３ 制御部
１０４ 選択回路
１０５、８０１ ロウ制御回路
１０６ カラム制御回路
１０７ センスアンプ
１０８ ブロック制御回路
１０９ 中間電位制御回路
１１０ メモリセルアレイ
４０３、６０１、７０２ 誤書込防止用トランジスタ
４０３ａ、６０１ａ、７０２ａ 第３の制御電極
Ｔｒ０ ビット線側選択トランジスタ（第１の選択トランジスタ）
Ｔｒ１ ソース線側選択トランジスタ（第２の選択トランジスタ）
Ｔｒ２ 誤書込防止用トランジスタ
ＤＭＴｒ１ ダミー不揮発性メモリセル
Ｃ１２０１ 不揮発性メモリセルの制御電極と電荷蓄積電極との間のカップリング容量
Ｃ１２０２ 不揮発性メモリセルの電荷蓄積電極と基板との間のカップリング容量
Ｃ１２０３ ダミー不揮発性メモリセルの制御電極と電荷蓄積電極との間のカップリング容量
Ｃ１２０４ ダミー不揮発性メモリセルの電荷蓄積電極と基板との間のカップリング容量
Ｃ_ｒ カップリング容量比

Claims (5)

1. 複数本のビット線と、
   前記複数本のビット線に交差して配置された複数本のワード線と、
   所定本数のワード線間に配置されたソース線と、
   前記ビット線に接続された第１の選択トランジスタ及び前記ソース線に接続された第２の選択トランジスタを有し、前記第１の選択トランジスタに一端が接続され、前記ワード線に第１の制御電極が接続され、複数の電気的消去型不揮発性メモリセルを直列に接続したメモリセル列を有するメモリセルユニットと、
   前記メモリセル列の他端の前記不揮発性メモリセルと前記第２の選択トランジスタとの間に電気的に直列に接続され、前記他端の前記不揮発性メモリセルがデータ書き込み動作の非選択状態において、前記他端の前記不揮発性メモリセルの前記第１の制御電極に印加される電位と前記第２の選択トランジスタの第２の制御電極に印加される電位との中間電位が第３の制御電極に印加されるトランジスタと、
   を備えたことを特徴とする半導体記憶装置。
2. 前記トランジスタの第３の制御電極に中間電位を印加する中間電位制御回路を更に備えたことを特徴とする請求項１記載の半導体記憶装置。
3. 前記不揮発性メモリセルは、基板上に第１の絶縁膜を介在して配設された電荷蓄積電極とこの電荷蓄積電極上に第２の絶縁膜を介在して配設された前記第１の制御電極とを備え、
   前記トランジスタは、前記電荷蓄積電極と同一層の第１の導電層とこの第１の導電層上の前記第１の制御電極と同一層の第２の導電層とを電気的に接続した前記第３の制御電極を備えたことを特徴とする請求項１又は請求項２記載の半導体記憶装置。
4. 複数本のビット線と、
   前記複数本のビット線に交差して配置された複数本のワード線と、
   所定本数のワード線間に配置されたソース線と、
   前記ビット線に接続された第１の選択トランジスタ及び前記ソース線に接続された第２の選択トランジスタを有し、前記第１の選択トランジスタに一端が接続され、ワード線に第１の制御電極が接続され、第１の電荷蓄積電極及び第１の制御電極を有する複数の電気的消去型不揮発性メモリセルを直列に接続したメモリセル列を有するメモリセルユニットと、
   前記メモリセル列の他端の前記不揮発性メモリセルと前記第２の選択トランジスタとの間に電気的に直列に接続され、第２の電荷蓄積電極及び第２の制御電極を有するダミー不揮発性メモリセルと、を備え、
   前記ダミー不揮発性メモリセルの前記第２の電荷蓄積電極と前記第２の制御電極との間のカップリング容量に対する前記第２の電荷蓄積電極と基板との間のカップリング容量の容量比が、前記不揮発性メモリセルの前記第１の電荷蓄積電極と前記第１の制御電極との間のカップリング容量に対する前記第１の電荷蓄積電極と前記基板との間のカップリング容量の容量比に対して小さいことを特徴とする半導体記憶装置。
5. 複数本のビット線と、
   前記複数本のビット線に交差して配置された複数本のワード線と、
   所定本数のワード線間に配置されたソース線と、
   前記ビット線に接続された第１の選択トランジスタ及び前記ソース線に接続された第２の選択トランジスタを有し、前記第１の選択トランジスタに一端が接続され、前記ワード線に第１の制御電極が接続され、複数の電気的消去型不揮発性メモリセルを直列に接続したメモリセル列を有するメモリセルユニットと、
   前記メモリセル列の他端の前記不揮発性メモリセルと前記第２の選択トランジスタとの間に電気的に直列に接続されたトランジスタと、を備えた半導体記憶装置のデータ書き込み方法であって、
   前記メモリセルユニットの選択された前記不揮発性メモリセルにデータを書き込む際に、前記メモリセルユニットの選択されない前記不揮発性メモリセルにデータの書き込みを行わないとともに、この不揮発性メモリセルの前記第１の制御電極に印加される電位と前記第２の選択トランジスタの第２の制御電極に印加される電位との中間電位を、前記トランジスタの第３の制御電極に印加することを特徴とする半導体記憶装置のデータ書き込み方法。

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