JP2008198280A - 半導体記憶装置及びその動作方法 - Google Patents

Abstract

【課題】組立工程の後でも不良チップをパーシャル良品チップとして再生可能にするための技術を提供する。
【解決手段】本発明による半導体記憶装置は、アンチヒューズ５３と、メモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１にアクセスするための周辺回路とを具備する。周辺回路は、アンチヒューズ５３の状態に応じて選択されるメモリセルアレイ１１の領域のみにアクセスするように構成されている。
【選択図】図４

Description

本発明は、半導体記憶装置に関し、特に、不良チップをパーシャル良品チップとして利用可能にするための技術に関する。

歩留を向上させ、これにより、低コストで半導体記憶装置の製品を提供するための一つの方法として、不良チップをパーシャル良品チップとして再生する技術が知られている（例えば、特開平３−１６８９９８号公報、特開平８−２９７９９６号公報参照）。例えば、５１２Ｍｂｉｔの記憶容量があるチップに部分的に不良が発見された場合、当該チップのメモリセルアレイの不良が発見された部分へのアクセスを禁止することにより、当該チップを、例えば、２５６Ｍｂｉｔの記憶容量を有するチップとして再生することができる。

不良チップをパーシャル良品チップとして再生する方法としては、内部アドレスの値を固定する方法が知られている。図１Ａ及び図１Ｂは、内部アドレスの値を固定することによって不良チップをパーシャル良品チップとして再生する方法の例を示す概念図である。図１Ａ、図１Ｂの例では、２ビットのバンクアドレスＢＡ０、ＢＡ１で４つのバンクをアドレッシングし、１３ビットのアドレスＡ０〜Ａ１３で各バンクのメモリセルをアドレッシングする半導体記憶装置が、その対象となっている。

図１Ａに示されているように、例えば、メモリアレイのうち、最上位アドレスＡ１３が”０”である領域にのみ不良がある場合には、最上位アドレスＡ１３が”１”に固定される。これにより、最上位アドレスＡ１３が”０”である領域にのみアクセスが可能になり、当該半導体記憶装置が元の半分の記憶容量を有するチップとして再生される。図１Ａにおいては、アクセス不可能な領域がハッチングで示されている。このようにして再生されたチップは、アドレスパーシャル良品と呼ばれる。

一方、図１Ｂに示されているように、バンクアドレスＢＡ１が”１”であるバンク（バンク２、３）にのみ不良がある場合には、バンクアドレスＢＡ１が”０”に固定される。これにより、バンク０、１にのみアクセスが可能になり、当該半導体記憶装置が元の半分の記憶容量を有するチップとして再生される。図１Ｂにおいては、アクセス不可能なバンクがハッチングで示されている。このようにして再生されたチップは、バンクパーシャル良品と呼ばれる。

図２は、不良チップをパーシャル良品チップとして再生するための後工程の例を示すフローチャートである。まず、第１ウェハテスト工程が行われる（ステップＳ０１）。第１ウェハテスト工程では、前工程（拡散工程）が完了したウェハに対してプローブ検査が行われ、これにより不良ビットが検出される。

続いて、トリミング工程が行われる（ステップＳ０２）。トリミング工程では、チップに集積化されたメタルヒューズのトリミングが行われる。メタルヒューズのトリミングには、２つの目的がある。第１の目的は、不良ビットを救済ビットに置換する冗長救済である。冗長救済用に用意されたメタルヒューズをトリミングすることによって、外部アドレスと内部アドレスの対応を切り替え、これにより、不良ビットが救済ビットに置換される。第２の目的は、不良チップのパーシャル良品チップとしての再生である。冗長救済によって救済可能な範囲を超えて不良ビットが存在する場合には、冗長救済用に用意されたメタルヒューズとは別に用意されたメタルヒューズをトリミングすることによって内部アドレスの値が固定される。これにより、不良チップが、パーシャル良品チップとして再生される

トリミング工程の後、第２ウェハテスト工程が行われる（ステップＳ０３）。第２ウェハテスト工程では、冗長救済によって不良ビットが正しく救済されているかが確認される。チップは、第２ウェハテスト工程の後、組立工程によってパッケージに組み立てられ（ステップＳ０４）、組み立てられたパッケージは、選別テスト工程によってテストされる（ステップＳ０５）。選別テスト工程で良品であると判断されたパッケージが出荷される。

救済すべき不良ビットが冗長救済によって救済されていないことが第２ウェハテスト工程において判明した場合、可能であれば、当該不良チップはパーシャル良品チップとして再生される。具体的には、組立工程において、内部アドレスの値を固定する信号を活性化するボンディングパッドにボンディングすることにより、内部アドレスが固定される。これにより、不良ビットを含む領域へのアクセスが禁止され、当該不良チップは、パーシャル良品チップとして再生される。

一つの問題は、上記の手順による不良チップのパーシャル良品チップとしての再生を組立工程の後に行うことができない点である。即ち、選別テスト工程で不良ビットが発見されても、当該不良チップはパーシャル良品チップとして再生できない。組立工程の後に行われる選別テストにおいては、第２ウェハテスト工程で発見されなかった不良ビットが発見される可能性がある。その１つの理由は、試験条件（動作速度や試験温度等）が相違するためであり、もう１つの理由は、組立工程における熱的ストレスや機械的ストレスによる特性の変化により不良になるビットが存在するからである。従来は、選別テストにおいて新たに不良ビットが発見されたチップは、不良品として廃棄せざるを得なかった。これは、歩留の向上やコストの低減の観点から好ましくない。組立工程の後でも不良チップをパーシャル良品チップとして再生可能にするための技術の提供が望まれる。
特開平３−１６８９９８号公報 特開平８−２９７９９６号公報

したがって、本発明の目的は、組立工程の後でも不良チップをパーシャル良品チップとして再生可能にするための技術を提供することにある。

上記の目的を達成するために、本発明は、以下に述べられる手段を採用する。その手段の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付記されている。但し、付記された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

本発明による半導体記憶装置は、アンチヒューズ（５３）と、メモリセルを含む記憶部と、記憶部のうちの前記アンチヒューズの状態に応じて選択される領域のみにアクセスするように構成された周辺回路（１２〜２６）とを具備する。アンチヒューズ（３３）は、電気的に破壊可能であり、組立工程の後にもその状態を電気的に変更することができる。従って、かかる構成の半導体記憶装置は、組立工程の後においてアクセス可能な領域を切り替えることにより、パーシャル良品として再生可能である。

一実施形態では、周辺回路（１２〜２６）は、外部から供給された外部アドレス信号（Ａ１３）から内部アドレス信号（ＩＡ１３）を生成する入力バッファ（１９）を備え、且つ、内部アドレス信号（ＩＡ１３）に応答して前記記憶部のアクセスされるメモリセルを選択するように構成される。この場合、入力バッファ（１９）は、前記アンチヒューズ（５３）の状態に応じて前記内部アドレス信号（ＩＡ１３）の値を固定することが好ましい。

一実施形態では、前記記憶部は、複数のバンク（バンク０〜３）を備え、周辺回路（１２〜２６）は、外部から供給された外部バンクアドレス信号（ＢＡ１）から内部バンクアドレス信号（ＩＢＡ１）を生成する入力バッファ（１９）を備え、且つ、前記内部アドレス信号に応答して前記複数のバンク（バンク０〜３）のうちアクセスされるバンクを選択するように構成され得る。この場合、入力バッファ（１９）は、前記アンチヒューズの状態に応じて前記内部バンクアドレス信号（ＩＢＡ１）の値を固定することが好ましい。

一実施形態では、周辺回路（１２〜２６）は、第１制御信号（ＣＮＴ＿ＬＤＱ、ＩＬＤＱＳ）及び第２制御信号（ＣＮＴ＿ＵＤＱ、ＩＵＤＱＳ）に応答して書き込みデータを複数のデータ入出力（ＤＱ０〜ＤＱ１５）から前記記憶部に送り、読み出しデータを前記記憶部から複数のデータ入出力（ＤＱ０〜ＤＱ１５）に送る書き込み／読み出し回路（１５〜１７）と切換回路（２５）とを備える。前記書き込み／読み出し回路（１５〜１７）のうち、前記複数のデータ入出力（ＤＱ０〜ＤＱ１５）のうちの第１データ入出力（ＤＱ０〜ＤＱ７）に対応する部分（１５ａ〜１７ａ）は、前記第１制御信号（ＣＮＴ＿ＬＤＱ、ＩＬＤＱＳ）に応答して動作し、前記複数のデータ入出力（ＤＱ０〜ＤＱ１５）のうちの第２データ入出力（ＤＱ８〜ＤＱ１５）に対応する部分は、前記第２制御信号（ＣＮＴ＿ＵＤＱ、ＩＵＤＱＳ）に応答して動作する。この場合、切換回路（２５）は、アンチヒューズ（５３）の状態に応じて前記第１制御信号（ＣＮＴ＿ＬＤＱ、ＩＬＤＱＳ）又は前記第２制御信号（ＣＮＴ＿ＵＤＱ、ＩＵＤＱＳ）の信号レベルを固定することが好ましい。

本発明によれば、組立工程の後でも不良チップをパーシャル良品チップとして再生可能にするための技術が提供される。

（全体構成）
図３は、本発明の一実施形態の半導体記憶装置の構成を示すブロック図である。本実施形態の半導体記憶装置は、４つのバンク：バンク０〜バンク３を備えており、且つ、１６個のデータ入出力ＤＱ０−ＤＱ１５を有するように構成されている。各バンクは、メモリセルが行列に配置されたメモリセルアレイ１１と、メモリセルのロー（row）を選択するローデコーダ１２と、センスアンプ１３と、メモリセルのカラムを選択するカラムデコーダ１４とを備えている。ローデコーダ１２とカラムデコーダ１４とにより、アクセスされるメモリセルが選択される。

バンク０〜バンク３にアクセスするための周辺回路は、データコントロール回路１５と、ラッチ回路１６と、データ入出力バッファ１７と、クロックジェネレータ１８と、入力バッファ１９と、ローアドレスバッファ／リフレッシュカウンタ２０と、カラムアドレスバッファ／バーストカウンタ２１と、モードレジスタ２２と、コマンドデコーダ２３と、制御ロジック回路２４と、ＤＱＳバッファ２５と、ＤＱ切換回路２６と、アンチヒューズ回路２７とを備えている。

データコントロール回路１５、ラッチ回路１６、及びデータ入出力バッファ１７は、データを、所望のバンクのメモリセルアレイ１１とデータ入出力ＤＱ０〜ＤＱ１５との間で入出力するための回路群である。書き込み動作時、データ入出力バッファ１７は、データ入出力ＤＱ０〜ＤＱ１５に入力された書き込みデータを受け取り、ラッチ回路１６は、データ入出力バッファ１７によって受け取られた書き込みデータをラッチする。データコントロール回路１５は、ラッチ回路１６にラッチされた書き込みデータを所望のバンクのメモリセルアレイ１１に転送する。一方、読み出し動作時には、データコントロール回路１５は、選択されたバンクのメモリセルアレイ１１から読み出しデータを受け取り、ラッチ回路１６は、データコントロール回路１５によって受け取られた読み出しデータをラッチする。データ入出力バッファ１７は、ラッチ回路１６によってラッチされた読み出しデータを、データ入出力ＤＱ０〜ＤＱ１５から外部に出力する。データ入出力バッファ１７には、下位データマスク信号ＬＤＭ、上位データマスク信号ＵＤＭが入力されている。ここで、下位データマスク信号ＬＤＭは、下位８ビットのデータをマスクするための信号であり、上位データマスク信号ＵＤＭは、上位８ビットのデータをマスクするための信号である。後述されるように、データコントロール回路１５、ラッチ回路１６、及びデータ入出力バッファ１７は、下位のデータ入出力ＤＱ０〜ＤＱ７と上位のデータ入出力ＤＱ８〜ＤＱ１５について別々に動作可能に構成されている。

データ入出力バッファ１７には、更に、オンダイターミネーション制御信号ＯＤＴが供給されており、データ入出力バッファ１７におけるオンダイターミネーション（on-die termination）のオンオフは、オンダイターミネーション制御信号ＯＤＴによって制御される。

入力バッファ１９、ローアドレスバッファ／リフレッシュカウンタ２０、及びカラムアドレスバッファ／バーストカウンタ２１は、外部アドレス信号Ａ０−Ａ１３、外部バンクアドレス信号ＢＡ０、ＢＡ１に応答して、ローデコーダ１２にローアドレスを、カラムデコーダ１４にカラムアドレス及び内部バンクアドレスを供給する回路群である。

入力バッファ１９は、外部アドレス信号Ａ０−Ａ１３、外部バンクアドレス信号ＢＡ０、ＢＡ１から内部アドレス信号ＩＡ０−ＩＡ１３、内部バンクアドレス信号ＩＢＡ０、ＩＢＡ１を生成する。入力バッファ１９に供給される外部アドレス信号Ａ０−Ａ１３の値と、入力バッファ１９によって生成される内部アドレス信号ＩＡ０−ＩＡ１３の値とは、基本的には同一である。ただし、入力バッファ１９は、アンチヒューズ回路２７に集積化されているアンチヒューズの状態に応じて内部アドレス信号の一部を固定し、これにより、本実施形態の半導体記憶装置を「アドレスパーシャル良品」として機能させる役割を有する。同様に、外部バンクアドレス信号ＢＡ０、ＢＡ１の値と内部バンクアドレス信号ＩＢＡ０、ＩＢＡ１とは基本的には同一であるが、入力バッファ１９は、アンチヒューズ回路２７に集積化されているアンチヒューズの状態に応じて内部バンクアドレス信号の一部を固定し、これにより、本実施形態の半導体記憶装置を「バンクパーシャル良品」として機能させる役割を有する。入力バッファ１９の構成及び動作については、後に詳細に説明する。

ローアドレスバッファ／リフレッシュカウンタ２０は、内部アドレス信号ＩＡ０−ＩＡ１３からローアドレスを取得して各バンクのローデコーダ１２に供給する。ローデコーダ１２は、ローアドレスに応じてメモリセルアレイ１１のローを選択する。ローアドレスバッファ／リフレッシュカウンタ２０は、更に、リフレッシュ動作時にリフレッシュアドレスをローデコーダ１２に供給する役割も果たす。

カラムアドレスバッファ／バーストカウンタ２１は、内部アドレス信号ＩＡ０−ＩＡ１３からカラムアドレスを取得して各バンクのカラムデコーダ１４に供給する。カラムアドレスバッファ／バーストカウンタ２１は、更に、バーストアドレスを発生して各バンクのカラムデコーダ１４に供給する役割も果たす。カラムデコーダ１４は、カラムアドレス及びバーストアドレスに応答してメモリセルアレイ１１のカラムを選択する。各バンクのカラムデコーダ１４は、当該バンクが内部バンクアドレス信号ＩＢＡ０、ＩＢＡ１によって選択された場合に、選択されたカラムに対応するビット線をデータコントロール回路１５に接続するように構成されている。

モードレジスタ２２、コマンドデコーダ２３、制御ロジック回路２４は、当該半導体記憶装置の動作を制御するために使用される回路群である。モードレジスタ２２は、内部アドレス信号ＩＡ０−ＩＡ１３から当該半導体記憶装置の動作モードの設定を抽出して保持する。コマンドデコーダ２３は、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥとから動作コマンドを決定し、制御ロジック回路２４に供給する。制御ロジック回路２４は、モードレジスタ２２の設定とコマンドデコーダ２３によって指定された動作コマンドとに応じて、当該半導体記憶装置の各回路（例えば、ローアドレスバッファ／リフレッシュカウンタ２０、ローデコーダ１２、センスアンプ１３、カラムデコーダ１４、データコントロール回路１５、ラッチ回路１６、及びデータ入出力バッファ１７）を制御するための各種の制御信号を生成する。

ＤＱＳバッファ２５は、下位データストローブ信号ＬＤＱＳ、上位データストローブ信号ＵＤＱＳを入出力するためのバッファである。ここで、下位データストローブ信号ＬＤＱＳとは、下位８ビットのデータ（データ入出力ＤＱ０〜ＤＱ７に対応するデータ）の入出力をデータ出力バッファ１７と外部装置とで同期させる信号であり、上位データストローブ信号ＵＤＱＳとは、上位８ビットのデータ（データ入出力ＤＱ８〜ＤＱ１５に対応するデータ）の入出力を、データ出力バッファ１７と外部装置とで同期させる信号である。読み出し動作時には、ＤＱＳバッファ２５は、下位データストローブ信号ＬＤＱＳ及び上位データストローブ信号ＵＤＱＳを外部装置に出力し、書き込み動作時には、ＤＱＳバッファ２５は、下位データストローブ信号ＬＤＱＳ及び上位データストローブ信号ＵＤＱＳを外部から受け取る。

ＤＱ切換回路２６は、アンチヒューズ回路２７に集積化されたアンチヒューズの状態に応答して、下位のデータ入出力ＤＱ０〜ＤＱ７と上位のデータ入出力ＤＱ８〜ＤＱ１５を無効化するための回路である。かかるＤＱ切換回路２６の機能は、「ＤＱパーシャル良品」を提供するためのものである。「ＤＱパーシャル良品」とは、図４に示されているように、各バンクのメモリセルアレイ１１のうち、一部のデータ入出力に対応する部分のみにアクセスが許可されるように設定されたチップである。本実施形態の半導体記憶装置は、アンチヒューズ回路２７に集積化されたアンチヒューズの状態に応じて、データ入出力ＤＱ０〜ＤＱ７に対応する領域のみへのアクセスが可能な「ＤＱパーシャル良品」、又は、データ入出力ＤＱ８〜ＤＱ１５に対応する領域のみへのアクセスが可能な「ＤＱパーシャル良品」として動作可能である。ＤＱ切換回路２６の構成及び動作については、後に詳細に説明する。

アンチヒューズ回路２７は、アンチヒューズを集積化しており、そのアンチヒューズの状態に応じた信号レベルを有する制御信号を入力バッファ１９及びＤＱ切換回路２６に供給する。本実施形態の半導体記憶装置は、アンチヒューズ回路２７のアンチヒューズの状態に応じて「アドレスパーシャル良品」「バンクパーシャル良品」、又は「ＤＱパーシャル良品」として機能する。

（入力バッファの構成と動作）
上述のように、入力バッファ１９は、アンチヒューズ回路２７に集積化されているアンチヒューズの状態に応じて内部アドレス信号及び／又は内部バンクアドレス信号の一部を固定し、これにより、本実施形態の半導体記憶装置を「アドレスパーシャル良品」及び／又は「バンクパーシャル良品」として機能させる。本実施形態では、アンチヒューズの状態に応じて内部アドレス信号ＩＡ１３、及び／又は内部バンクアドレス信号ＩＢＡ１が固定される。ここで、内部アドレス信号ＩＡ１３は、ローアドレスの最上位ビットを供給するために使用される信号であり、内部バンクアドレス信号ＩＢＡ１は、バンクアドレスの最上位ビットを供給するために使用される信号である。内部アドレス信号ＩＡ１３及び内部バンクアドレス信号ＩＢＡ１が固定される値は、アンチヒューズ回路２７に集積化されているアンチヒューズの状態に応じて決定される。

図５は、入力バッファ１９のうちの外部アドレス信号Ａ１３から内部アドレス信号ＩＡ１３を生成する部分の構成の例を示す回路図である。入力バッファ１９は、ＥＳＤ保護回路３１と、バッファ３２と、遅延回路３３と、Ｄフリップフロップ３４と、ＯＲゲート３５と、ＮＡＮＤゲート３６と、インバータ３７、３８と、ＮＯＲゲート３９とを備えている。入力バッファ１９は、制御信号ＴＡＦＡ１３Ｈ、ＴＡＦＡ１３Ｌに応じて内部アドレス信号ＩＡ１３を”Ｈｉｇｈ”又は”Ｌｏｗ”に固定する。ここで、制御信号ＴＡＦＡ１３Ｈ、ＴＡＦＡ１３Ｌは、いずれも、アンチヒューズ回路２７に集積化されたアンチヒューズの状態を表す信号である。制御信号ＴＡＦＡ１３Ｈ、ＴＡＦＡ１３Ｌは、デフォルトでは”Ｌｏｗ”である。制御信号ＴＡＦＡ１３Ｈに対応するアンチヒューズがプログラムされると、制御信号ＴＡＦＡ１３Ｈは、”Ｈｉｇｈ”にプルアップされ、同様に、制御信号ＴＡＦＡ１３Ｌに対応するアンチヒューズがプログラムされると、制御信号ＴＡＦＡ１３Ｌは、”Ｈｉｇｈ”にプルアップされる。ただし、制御信号ＴＡＦＡ１３Ｈ、ＴＡＦＡ１３Ｌの両方が”Ｈｉｇｈ”にされることは禁止される。図５の回路では、制御信号ＴＡＦＡ１３Ｈが”Ｈｉｇｈ”である場合には、内部アドレス信号ＩＡ１３が”Ｈｉｇｈ”に固定され、制御信号ＴＡＦＡ１３Ｌが”Ｈｉｇｈ”である場合には、内部アドレス信号ＩＡ１３が”Ｌｏｗ”に固定される。

詳細には、制御信号ＴＡＦＡ１３Ｈ又ＴＡＦＡ１３Ｌが”Ｈｉｇｈ”にされると（即ち、対応するアンチヒューズがプログラムされると）、バッファ３２がカットオフ状態になるとともに、Ｄフリップフロップ３４がリセットされる。これにより、Ｄフリップフロップ３４の出力Ａ１３Ｐは、”Ｌｏｗ”に固定される。Ｄフリップフロップ３４の出力Ａ１３Ｐが”Ｌｏｗ”に固定される結果、制御信号ＴＡＦＡ１３Ｈが”Ｈｉｇｈ”である場合には、内部アドレス信号ＩＡ１３が”Ｈｉｇｈ”に固定され、制御信号ＴＡＦＡ１３Ｌが”Ｈｉｇｈ”である場合には、内部アドレス信号ＩＡ１３が”Ｌｏｗ”に固定される。

入力バッファ１９の、外部バンクアドレス信号ＢＡ１から内部アドレス信号ＩＢＡ１を生成する部分も、同様にして構成される。入力バッファ１９には、アンチヒューズ回路２７に集積化されたアンチヒューズの状態を表す信号である制御信号ＴＡＦＢＡ１Ｈ、ＴＡＦＢＡ１Ｌが供給され、入力バッファ１９は、制御信号ＴＡＦＢＡ１Ｈ、ＴＡＦＢＡ１Ｌに応じて内部アドレス信号ＩＢＡ１を”Ｈｉｇｈ”又は”Ｌｏｗ”に固定する。入力バッファ１９は、制御信号ＴＡＦＢＡ１Ｈが”Ｈｉｇｈ”であると内部アドレス信号ＩＢＡ１を”Ｈｉｇｈ”に固定し、制御信号ＴＡＦＢＡ１Ｌが”Ｈｉｇｈ”であると、入力バッファ１９は内部アドレス信号ＩＢＡ１を”Ｌｏｗ”に固定する。制御信号ＴＡＦＢＡ１Ｈ、ＴＡＦＢＡ１Ｌの両方が”Ｈｉｇｈ”にされることは禁止されることに留意されたい。

当該半導体記憶装置を「アドレスパーシャル良品」として機能させたい場合、不良ビットの位置に応じて、制御信号ＴＡＦＡ１３Ｈに対応するアンチヒューズ、又は制御信号ＴＡＦＡ１３Ｌに対応するアンチヒューズのいずれかがプログラムされる。これにより、内部アドレス信号ＩＡ１３が”Ｈｉｇｈ”又は”Ｌｏｗ”に固定され、従って、ローアドレスの最上位ビットが、”０”又は”１”に固定される。ローアドレスの最上位ビットが”０”に固定されると、メモリセルアレイ１１のローアドレスの最上位ビットが”１”である領域へのアクセスが禁止される、同様に、ローアドレスの最上位ビットが”１”に固定されると、メモリセルアレイ１１のローアドレスの最上位ビットが”０”である領域へのアクセスが禁止される。従って、当該半導体記憶装置は、「アドレスパーシャル良品」として機能する。

同様に、当該半導体記憶装置を「バンクパーシャル良品」として機能させたい場合、テストによって得られた不良ビットの位置に応じて、制御信号ＴＡＦＢＡ１Ｈに対応するアンチヒューズ、又は制御信号ＴＡＦＢＡ１Ｌに対応するアンチヒューズのいずれかがプログラムされる。これにより、内部バンクアドレス信号ＩＢＡ１が”Ｈｉｇｈ”又は”Ｌｏｗ”に固定され、従って、バンクアドレスの最上位ビットが、”０”又は”１”に固定される。バンクアドレスの最上位ビットが”０”に固定されると、バンク２、３へのアクセスが禁止され、同様に、バンクアドレスの最上位ビットが”１”に固定されると、バンク０、１へのアクセスが禁止される。従って、当該半導体記憶装置は、「バンクパーシャル良品」として機能する。

なお、制御信号ＴＡＦＡ１３Ｈ、ＴＡＦＢ１３Ｌに対応するアンチヒューズのうちの一方をプログラムすると共に、制御信号ＴＡＦＢＡ１Ｈ、ＴＡＦＢＡ１Ｌに対応するアンチヒューズのうちの一方をプログラムすることにより、当該半導体記憶装置を「アドレスパーシャル良品」であり、且つ、「バンクパーシャル良品」として機能させることも許容されることに留意されたい。

（ＤＱ切換回路の構成と動作）
本実施形態では、ＤＱ切換回路２６は、アンチヒューズ回路２７に集積化されたアンチヒューズの状態に応じて、データコントロール回路１５、ラッチ回路１６、及びデータ入出力バッファ１７に供給される制御信号を固定することにより、本実施形態の半導体記憶装置を「ＤＱパーシャル良品」として機能させる。本実施形態では、「ＤＱパーシャル良品」は、内部アドレス信号を固定することによって実現されるのではないことに留意されたい。

より具体的には、ＤＱ切換回路２６は、アンチヒューズ回路２７から制御信号／ＬＤＱ＿ＥＮ、／ＵＤＱ＿ＥＮを受け取り、制御信号／ＬＤＱ＿ＥＮ、／ＵＤＱ＿ＥＮに応じてデータコントロール回路１５、ラッチ回路１６、及びデータ入出力バッファ１７に供給される制御信号を固定する。ここで制御信号／ＬＤＱ＿ＥＮ、／ＵＤＱ＿ＥＮは、それに集積化されたアンチヒューズの状態に応じて生成される信号である。より具体的には、制御信号／ＬＤＱ＿ＥＮ、／ＵＤＱ＿ＥＮは、デフォルトでは”Ｌｏｗ”に設定される。制御信号／ＬＤＱ＿ＥＮは、対応するアンチヒューズがプログラムされると、制御信号／ＬＤＱ＿ＥＮが”Ｈｉｇｈ”にプルアップされる。制御信号／ＬＤＱ＿ＥＮが”Ｈｉｇｈ”にプルアップされると、ＤＱ切換回路２６は、データコントロール回路１５及びラッチ回路１６に供給される制御信号のうち、下位のデータ入出力ＤＱ０〜ＤＱ７の入出力の制御に使用される制御信号を”Ｌｏｗ”に固定し、更に、ラッチ回路１６及びデータ入出力バッファ１７に供給される下位データストローブ信号ＵＤＱＳを”Ｌｏｗ”に固定する。これにより、データコントロール回路１５、ラッチ回路１６、及びデータ入出力バッファ１７のうち、下位のデータ入出力ＤＱ０〜ＤＱ７に対応する部分の機能が停止され、下位のデータ入出力ＤＱ０〜ＤＱ７が無効化される。同様に、制御信号／ＵＤＱ＿ＥＮが”Ｈｉｇｈ”にプルアップされると、ＤＱ切換回路２６は、データコントロール回路１５、及びラッチ回路１６に供給される制御信号のうち、上位のデータ入出力ＤＱ８〜ＤＱ１５の入出力の制御に使用される制御信号を”Ｌｏｗ”に固定し、更に、ラッチ回路１６及びデータ入出力バッファ１７に供給される上位データストローブ信号ＵＤＱＳを”Ｌｏｗ”に固定する。これにより、データコントロール回路１５、ラッチ回路１６、及びデータ入出力バッファ１７のうち、上位のデータ入出力ＤＱ８〜ＤＱ１５に対応する部分の機能が停止され、上位のデータ入出力ＤＱ８〜ＤＱ１５が無効化される。

図６は、データコントロール回路１５、ラッチ回路１６、データ入出力バッファ１７、ＤＱＳバッファ２５、及びＤＱ切換回路２６の構成の例を示す回路図である。データコントロール回路１５は、（データ入出力ＤＱ０〜ＤＱ７に対応する）下位データを取り扱うＬＤＱデータコントロール回路１５ａと、（データ入出力ＤＱ８〜ＤＱ１５に対応する）上位データを取り扱うＵＤＱデータコントロール回路１５ｂとから構成されている。同様に、ラッチ回路１６は、下位データを取り扱うＬＤＱラッチ回路１６ａと、上位データを取り扱うＵＤＱラッチ回路１６ｂとから構成され、データ入出力バッファ１７は、下位データを取り扱うＬＤＱ入出力バッファ１７ａと、上位データを取り扱うＵＤＱ入出力バッファ１７ｂとから構成されている。ＤＱＳバッファ２５は、下位データストローブ信号ＬＤＱＳを入出力するためのＬＤＱＳバッファ２５ａと、上位データストローブ信号ＵＤＱＳを入出力するためのＵＤＱＳバッファ２５ｂとを備えている。

このような構成によれば、データコントロール回路１５、ラッチ回路１６、及びデータ入出力バッファ１７は、上位データと下位データを別々に取り扱うことができる。書き込み動作時、ＬＤＱ入出力バッファ１７ａは、書き込みデータのうち、データ入出力ＤＱ０〜ＤＱ７に入力された下位データを受け取り、ＵＤＱ入出力バッファ１７ｂは、データ入出力ＤＱ８〜ＤＱ１５に入力された上位データを受け取る。ＬＤＱラッチ回路１６ａは、ＬＤＱ入出力バッファ１７ａによって受け取られた下位データをラッチし、ＵＤＱラッチ回路１６ｂは、ＵＤＱ入出力バッファ１７ｂによって受け取られた下位データをラッチする。ＬＤＱデータコントロール回路１５ａは、ＬＤＱラッチ回路１６ａにラッチされた下位データを所望のバンクのメモリセルアレイ１１に転送し、ＵＤＱデータコントロール回路１５ｂは、ＵＤＱラッチ回路１６ｂにラッチされた上位データを所望のバンクのメモリセルアレイ１１に転送する。一方、読み出し動作時には、ＬＤＱデータコントロール回路１５ａは、選択されたバンクのメモリセルアレイ１１から下位データを受け取り、ＵＤＱデータコントロール回路１５ｂは、選択されたバンクのメモリセルアレイ１１から上位データを受け取る。ＬＤＱラッチ回路１６ａは、ＬＤＱデータコントロール回路１５ａによって受け取られた下位データをラッチし、ＵＤＱラッチ回路１６ｂは、ＵＤＱデータコントロール回路１５ｂによって受け取られた下位データをラッチする。ＬＤＱ入出力バッファ１７ａは、ＬＤＱラッチ回路１６ａによってラッチされた下位データを、データ入出力ＤＱ０〜ＤＱ１５から外部に出力する。

下位データを取り扱うＬＤＱデータコントロール回路１５ａ及びＬＤＱラッチ回路１６ａは、制御信号ＬＤＱ＿ＣＮＴに応じて動作する。図６には、制御信号ＬＤＱ＿ＣＮＴは一本しか図示されていないが、制御信号ＬＤＱ＿ＣＮＴは、現実には、多数が存在することに留意されたい。制御信号ＬＤＱ＿ＣＮＴとして含まれる信号としては、例えば、クロック信号が挙げられる。同様に、上位データを取り扱うＵＤＱデータコントロール回路１５ｂ及びＵＤＱラッチ回路１６ｂは、制御信号ＵＤＱ＿ＣＮＴに応じて動作する。

加えて、ＬＤＱラッチ回路１６ａ及びＬＤＱ入出力バッファ１７ａは、内部下位データストローブ信号ＩＬＤＱＳに応答して動作し、ＵＤＱラッチ回路１６ｂ及びＵＤＱ入出力バッファ１７ｂは、内部上位データストローブ信号ＩＵＤＱＳに応答して動作する。ここで、内部下位データストローブ信号ＩＬＤＱＳは、ＬＤＱラッチ回路１６ａ及びＬＤＱ入出力バッファ１７ａの動作タイミングの制御のために、当該半導体記憶装置の内部で発生される信号であり、内部上位データストローブ信号ＩＵＤＱＳは、ＵＤＱラッチ回路１６ｂ及びＵＤＱ入出力バッファ１７ｂの動作タイミングの制御のために、当該半導体記憶装置の内部で発生される信号である。

ＤＱ切換回路２６は、インバータ４１、４２、ＡＮＤゲート４３〜４６と、セレクタ４７、４８とを備えている。インバータ４１、４２は、アンチヒューズ回路２７から受け取った制御信号／ＬＤＱ＿ＥＮ及び制御信号／ＵＤＱ＿ＥＮを反転する。

ＡＮＤゲート４３は、制御ロジック回路２４から受け取った制御信号ＬＤＱ＿ＣＮＴとインバータ４１の出力信号の論理積を出力する。図６には、ＡＮＤゲート４３は一つしか図示されていないが、ＡＮＤゲート４３が制御信号ＬＤＱ＿ＣＮＴのそれぞれに対応して設けられ、各ＡＮＤゲート４３は、対応する制御信号ＬＤＱ＿ＣＮＴとインバータ４１の出力信号の論理積を出力すると理解されなくてはならない。

同様に、ＡＮＤゲート４４は、制御ロジック回路２４から受け取った制御信号ＵＤＱ＿ＣＮＴとインバータ４２の出力信号の論理積を出力する。ＡＮＤゲート４４は一つしか図示されていないが、ＡＮＤゲート４４が制御信号ＵＤＱ＿ＣＮＴのそれぞれに対応して設けられ、各ＡＮＤゲート４４は、対応する制御信号ＵＤＱ＿ＣＮＴとインバータ４２の出力信号の論理積を出力すると理解されなくてはならない。

セレクタ４７の第１入力にはＬＤＱＳバッファ２５ａの出力信号が供給され、第２入力には出力クロックＤｏｕｔＣＬＫが供給されている。同様に、セレクタ４８の第１入力にはＵＤＱＳバッファ２５ｂの出力信号が供給され、第２入力には出力クロックＤｏｕｔＣＬＫが供給されている。

セレクタ４７、４８は、内部下位データストローブ信号ＩＬＤＱＳ及び内部上位データストローブ信号ＩＵＤＱＳの生成元となる信号を切り換える機能を有している。読み出し動作時には、セレクタ４７、４８により、出力クロックＤｏｕｔＣＬＫが選択され、内部下位データストローブ信号ＩＬＤＱＳ及び内部上位データストローブ信号ＩＵＤＱＳは、出力クロックＤｏｕｔＣＬＫから生成される。生成された内部下位データストローブ信号ＩＬＤＱＳ及び内部上位データストローブ信号ＩＵＤＱＳは、ラッチ回路１６及びデータ入出力バッファ１７のタイミング制御に使用されると共に、下位データストローブ信号ＬＤＱＳ及び上位データストローブ信号ＵＤＱＳとして、ＤＱＳバッファ２５から出力される。一方、書き込み動作時には、セレクタ４７、４８により、ＬＤＱＳバッファ２５ａ、ＵＤＱＳバッファ２５ｂの出力信号、言い換えれば、外部装置から供給された下位データストローブ信号ＬＤＱＳ及び上位データストローブ信号ＵＤＱＳが選択される。この場合、内部下位データストローブ信号ＩＬＤＱＳ及び内部上位データストローブ信号ＩＵＤＱＳは、下位データストローブ信号ＬＤＱＳ及び上位データストローブ信号ＵＤＱＳから生成される。

更に、ＡＮＤゲート４５は、セレクタ４７の出力信号とインバータ４１の出力信号との論理積を出力し、ＡＮＤゲート４６は、セレクタ４８の出力信号とインバータ４２の出力信号との論理積を出力する。後述されるように、ＡＮＤゲート４５、４６は、制御信号／ＬＤＱ＿ＥＮ、ＵＤＱ＿ＥＮに応答して、内部下位データストローブ信号ＩＬＤＱＳ及び内部上位データストローブ信号ＩＵＤＱＳを固定する役割を果たしている。

当該半導体記憶装置を「ＤＱパーシャル良品」として機能させたい場合、不良ビットの位置に応じて、制御信号／ＬＤＱ＿ＥＮに対応するアンチヒューズ、又は制御信号／ＵＤＱ＿ＥＮに対応するアンチヒューズのいずれかがプログラムされる。制御信号／ＬＤＱ＿ＥＮに対応するアンチヒューズがプログラムされると、制御信号／ＬＤＱ＿ＥＮは”Ｈｉｇｈ”になり、インバータ４１の出力が”Ｌｏｗ”になる。従って、ＡＮＤゲート４３、４５の出力が”Ｌｏｗ”に固定される。言い換えれば、制御信号ＬＤＱ＿ＣＮＴ及び内部下位データストローブ信号ＩＬＤＱＳの信号レベルが、”Ｌｏｗ”に固定される。これにより、当該半導体記憶装置は、下位のデータ入出力ＤＱ０〜ＤＱ７が無効化された「ＤＱパーシャル良品」として機能する。即ち、当該半導体記憶装置は、ＬＤＱ入出力バッファ１７ａがデータの入出力を行わず、ＬＤＱＳバッファ２５ａが下位データストローブ信号ＬＤＱＳを出力しないように設定される。

一方、制御信号／ＵＤＱ＿ＥＮに対応するアンチヒューズがプログラムされると、制御信号／ＵＤＱ＿ＥＮは”Ｈｉｇｈ”になり、インバータ４２の出力が”Ｌｏｗ”になる。従って、ＡＮＤゲート４４、４６の出力が”Ｌｏｗ”に固定される。言い換えれば、制御信号ＵＤＱ＿ＣＮＴ及び内部上位データストローブ信号ＩＵＤＱＳの信号レベルが、”Ｌｏｗ”レベルに固定される。これにより、当該半導体記憶装置は、上位のデータ入出力ＤＱ８〜ＤＱ１５が無効化された「ＤＱパーシャル良品」として機能する。即ち、当該半導体記憶装置は、ＵＤＱ入出力バッファ１７ｂがデータの入出力を行わず、ＵＤＱＳバッファ２５ｂが上位データストローブ信号ＵＤＱＳを出力しないように設定される。

（アンチヒューズ回路の構成と動作）
図７は、上述の制御信号ＴＡＦＡ１３Ｈ、ＴＡＦＡ１３Ｌ、ＴＡＦＢＡ１Ｈ、ＴＡＦＢＡ１Ｌ、／ＬＤＱ＿ＥＮ、及び／ＵＤＱ＿ＥＮを生成するためのアンチヒューズ回路２７の構成の例を示すブロック図である。制御信号ＴＡＦＡ１３Ｈ、ＴＡＦＡ１３Ｌ、ＴＡＦＢＡ１Ｈ、ＴＡＦＢＡ１Ｌ、／ＬＤＱ＿ＥＮ、及び／ＵＤＱ＿ＥＮのそれぞれを生成するために、図７に示されている回路が一つずつ使用されることに留意されたい。

一実施形態では、アンチヒューズ回路２７は、ラッチ回路５１と、破壊電圧印加回路５２と、アンチヒューズ５３と、選択トランジスタ５４と、判定回路５５とを備えている。アンチヒューズ５３は、容量接続のＭＯＳトランジスタで構成される。デフォルトの状態では、アンチヒューズ５３に接続された接点Ｘは、”Ｈｉｇｈ”のまま保持される。アンチヒューズ５３がプログラムされると（即ち、破壊されると）、接点Ｘは、”Ｌｏｗ”になる。各アンチヒューズ５３は、その状態により、１ビットのデータを記録することができる。

ラッチ回路５１は、アンチヒューズ５３をプログラムするときには、アンチヒューズ５３を破壊し、又は、非破壊のままにしておくことを指示するデータをラッチする。通常の使用時には、ラッチ回路５１は、判定回路５５によって識別された、アンチヒューズ５３に記録されたデータをラッチする回路として機能する。上述の制御信号ＴＡＦＡ１３Ｈ、ＴＡＦＡ１３Ｌ、ＴＡＦＢＡ１Ｈ、ＴＡＦＢＡ１Ｌ、／ＬＤＱ＿ＥＮ、及び／ＵＤＱ＿ＥＮは、ラッチ回路５１から出力される。

破壊電圧印加回路５２は、アンチヒューズ５３をプログラムする際に、アンチヒューズ５３を破壊する破壊電圧をアンチヒューズ５３に印加する。

選択トランジスタ５４は、選択信号ＳＥＬに応答して、接点Ｘと判定回路５５の入力とを接続する。

判定回路５５は、アンチヒューズ５３が破壊されているかを判定する回路である。判定回路５５は、アンチヒューズ５３に接続された接点Ｘの電位と基準電位とを比較してアンチヒューズ５３が破壊されているかを判定する。判定回路５５の出力は、アンチヒューズ５３が破壊されている場合”Ｈｉｇｈ”になり、破壊されている場合”Ｌｏｗ”になる。

制御信号ＴＡＦＡ１３Ｈ、ＴＡＦＡ１３Ｌ、ＴＡＦＢＡ１Ｈ、ＴＡＦＢＡ１Ｌ、／ＬＤＱ＿ＥＮ、及び／ＵＤＱ＿ＥＮは、このような構成のアンチヒューズ回路２７によって生成され、本実施形態の半導体記憶装置を「アドレスパーシャル良品」、「バンクパーシャル良品」、及び／又は「ＤＱパーシャル良品」として機能させるために使用される。

以上に説明されているように、本実施形態の半導体記憶装置は、アンチヒューズをプログラムすることにより、「アドレスパーシャル良品」、「バンクパーシャル良品」、及び／又は「ＤＱパーシャル良品」として機能する。アンチヒューズは組立工程の後にでもプログラム可能であるから、組立工程の後の選別テストで不良が発見された場合に適切なアンチヒューズをプログラムすることにより、本実施形態の半導体記憶装置を「アドレスパーシャル良品」、「バンクパーシャル良品」及び／又は「ＤＱパーシャル良品」として再生することができる。

なお、本実施形態の半導体記憶装置は、内部アドレス信号ＩＡ１３が固定可能であるように構成されているが、その代わりに、又はそれに加えて、他の内部アドレス信号がアンチヒューズの状態に応じて固定されることも可能である。また、本実施形態の半導体記憶装置は、内部バンクアドレス信号ＩＢＡ１が固定可能であるように構成されているが、その代わりに、又はそれに加えて、内部バンクアドレス信号ＩＢＡ０がアンチヒューズの状態に応じて固定されることも可能である。

また、本実施形態の半導体記憶装置は、アンチヒューズの状態に応じて下位のデータ入出力ＤＱ０〜ＤＱ７又は上位のデータ入出力ＤＱ８〜ＤＱ１５が無効化可能であるように構成されているが、一のアンチヒューズの状態に応じて無効化されるデータ入出力は、適宜に変更可能である。例えば、データ入出力ＤＱ０〜ＤＱ３、ＤＱ４〜ＤＱ７、ＤＱ８〜ＤＱ１１、ＤＱ１２〜１５が、アンチヒューズの状態に応じて別々に無効化可能であるように構成されることも可能である。

図１Ａは、不良チップをアドレスパーシャル良品として再生する方法を示す概念図である。 図１Ｂは、不良チップをバンクパーシャル良品として再生する方法を示す概念図である。 図２は、不良チップをパーシャル良品チップとして再生するための後工程の例を示すフローチャートである。 図３は、本発明の一実施形態の半導体記憶装置の構成を示すブロック図である。 図４は、不良チップをＤＱパーシャル良品として再生する方法を示す概念図である。 図５は、一実施形態における入力バッファの構成を示す回路図である。 図６は、一実施形態におけるＤＱ切換回路、データコントロール回路、ラッチ回路、及びデータ入出力バッファの構成を示すブロック図である。 図７は、アンチヒューズ回路の構成の例を示すブロック図である。

符号の説明

０、１、２、３：バンク
１１：メモリセルアレイ
１２：ローデコーダ
１３：センスアンプ
１４：カラムデコーダ
１５：データコントロール回路
１５ａ：ＬＤＱデータコントロール回路
１５ｂ：ＵＤＱデータコントロール回路
１６：ラッチ回路
１６ａ：ＬＤＱラッチ回路
１６ｂ：ＵＤＱラッチ回路
１７：データ入出力バッファ
１７ａ：ＬＤＱ入出力バッファ
１７ｂ：ＵＤＱ入出力バッファ
１８：クロックジェネレータ
１９：入力バッファ
２０：ローアドレスバッファ／リフレッシュカウンタ
２１：カラムアドレスバッファ／バーストカウンタ
２２：モードレジスタ
２３：コマンドデコーダ
２４：制御ロジック回路
２５：ＤＱＳバッファ
２５ａ：ＬＤＱＳバッファ
２５ｂ：ＵＤＱＳバッファ
２６：ＤＱ切換回路
２７：アンチヒューズ回路
３１：ＥＳＤ保護回路
３２：バッファ
３３：遅延回路
３４：Ｄフリップフロップ
３５：ＯＲゲート
３６：ＮＡＮＤゲート
３７：インバータ
３８：インバータ
３９：ＮＯＲゲート
４１、４２：インバータ
４３、４４、４５、４６：ＡＮＤゲート
５１：ラッチ回路
５２：破壊電圧印加回路
５３：アンチヒューズ
５４：選択トランジスタ
５５：判定回路

Claims (8)

1. アンチヒューズと、
   メモリセルを含む記憶部と、
   前記記憶部のうちの前記アンチヒューズの状態に応じて選択される領域のみにアクセスするように構成された周辺回路
   とを具備する
   半導体記憶装置。
2. 請求項１に記載の半導体記憶装置であって、
   前記周辺回路は、外部から供給された外部アドレス信号から内部アドレス信号を生成する入力バッファを備え、且つ、前記内部アドレス信号に応答して前記記憶部のアクセスされるメモリセルを選択し、
   前記入力バッファは、前記アンチヒューズの状態に応じて前記内部アドレス信号の値を固定する
   半導体記憶装置。
3. 請求項１に記載の半導体記憶装置であって、
   前記記憶部は、複数のバンクを備え、
   前記周辺回路は、外部から供給された外部バンクアドレス信号から内部バンクアドレス信号を生成する入力バッファを備え、且つ、前記内部アドレス信号に応答して前記複数のバンクのうちアクセスされるバンクを選択し、
   前記入力バッファは、前記アンチヒューズの状態に応じて前記内部バンクアドレス信号の値を固定する
   半導体記憶装置。
4. 請求項１に記載の半導体記憶装置であって、
   更に、
   複数のデータ入出力を具備し、
   前記周辺回路は、
   第１制御信号及び第２制御信号に応答して書き込みデータを前記複数のデータ入出力から前記記憶部に送り、読み出しデータを前記記憶部から複数のデータ入出力に送る書き込み／読み出し回路と、
   切換回路
   とを備え、
   前記書き込み／読み出し回路のうち、前記複数のデータ入出力のうちの第１データ入出力に対応する部分は、前記第１制御信号に応答して動作し、前記複数のデータ入出力のうちの第２データ入出力に対応する部分は、前記第２制御信号に応答して動作し、
   前記切換回路は、前記アンチヒューズの状態に応じて前記第１制御信号又は前記第２制御信号の信号レベルを固定する
   半導体記憶装置。
5. アンチヒューズと、メモリセルアレイを含む記憶部と、周辺回路とを具備する半導体記憶装置の動作方法であって、
   （ａ）テストの結果に応じて、前記アンチヒューズの状態を設定するステップと、
   （ｂ）前記周辺回路を、前記記憶部のうちの、前記アンチヒューズの状態に応じて選択される領域のみにアクセスするように設定するステップ
   とを具備する
   半導体記憶装置の動作方法。
6. 請求項５に記載の半導体記憶装置の動作方法であって、
   前記（ｂ）ステップは、前記メモリセルアレイのローアドレスを前記アンチヒューズの状態に応じて固定するステップを含む
   半導体記憶装置の動作方法。
7. 請求項５に記載の半導体記憶装置の動作方法であって、
   前記記憶部は、複数のバンクを含み、
   前記（ｂ）ステップは、前記メモリセルアレイのバンクアドレスを前記アンチヒューズの状態に応じて固定するステップを含む
   半導体記憶装置の動作方法。
8. 請求項５に記載の半導体記憶装置の動作方法であって、
   前記周辺回路は、第１制御信号及び第２制御信号に応答して書き込みデータを前記複数のデータ入出力から前記記憶部に送り、読み出しデータを前記記憶部から複数のデータ入出力に送る書き込み／読み出し回路を備え、
   前記書き込み／読み出し回路は、前記複数のデータ入出力のうちの第１データ入出力に対応する部分が前記第１制御信号に応答して動作し、前記複数のデータ入出力のうちの第２データ入出力に対応する部分が前記第２制御信号に応答して動作するように構成され、
   前記（ｂ）ステップは、前記アンチヒューズの状態に応じて前記第１制御信号又は前記第２制御信号の信号レベルを固定するステップを含む
   半導体記憶装置の動作方法。

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