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JP2008021364A - 半導体メモリ、コントローラおよび半導体メモリの動作方法 - Google Patents

半導体メモリ、コントローラおよび半導体メモリの動作方法 Download PDF

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Abstract

【課題】 データマスク信号のビット数が多い場合にも、外部端子数を増やすことなくデータ信号のマスク制御を実施する
【解決手段】 アドレス入力回路は、アドレス端子に供給される第１アドレス信号、第２アドレス信号および第１データマスク信号を、クロック信号の遷移エッジにそれぞれ同期して順次受ける。すなわち、第１データマスク信号は、第１および第２アドレス信号の受信タイミングとは別のタイミングを用いて、アドレス端子に供給される。第１アドレス信号、第２アドレス信号および第１データマスク信号は、例えば、半導体メモリをアクセスするコントローラから出力される。データ入出力回路は、データ端子を介してデータを入出力する。データ入出力回路は、メモリセルへの書き込みデータおよびメモリセルからの読み出しデータの少なくともいずれかを、第１データマスク信号の論理に応じてマスクする。
【選択図】 図１

Description

本発明は、半導体メモリおよびこの半導体メモリをアクセスするコントローラに関する。
半導体製造技術の発達によりＡＳＩＣ（Application Specific IC）等のコントローラに搭載可能な素子数は、年々増加してきている。これに伴い、従来別チップで構成されていた様々な機能ブロックが、１つのＡＳＩＣチップに搭載可能になってきている。ＡＳＩＣの高機能化に伴い、外部端子の数は増える傾向にある。また、データ転送レートを上げるため、データ端子の数は増える傾向にある。外部端子であるパッドのサイズは、パッケージング技術に依存して決められるため、半導体製造技術の発達に応じて素子サイズが小さくなる場合にも、素子サイズと同じ比率では小さくできない。また、一般に、素子を静電気から保護する静電保護回路や、外部に対して信号を入出力するバッファ回路は、外部端子毎に必要である。これ等回路の素子サイズは、チップ内の機能ブロックに形成されるトランジスタのサイズに比べて大きい。このため、外部端子の数が増えると、ＬＳＩのチップサイズは大きくなり、チップコストは上昇する傾向にある。
一方、コントローラの外部端子の数を減らすために、コントローラに接続される半導体メモリにおいても、外部端子を削減することが要求されている。例えば、ロウアドレス信号とコラムアドレス信号を時分割で受けるＤＲＡＭにおいて、書き込みデータをマスクするためのデータマスク端子を削減するために、コラムアドレス信号とともにマスク信号を受ける技術が提案されている（例えば、特許文献１）。また、データマスク端子を削減するために、使用していないコラムアドレス端子を利用してデータマスク信号を受ける技術が提案されている。
特開２００５−１８２５３０号公報 特開２０００−１３２９６４号公報
一般に、データは、バイト単位でマスクされる。上述したように、データ端子の数は増える傾向にある。これに伴い、データマスク信号のビット数も増やす必要がある。上述した先行技術では、データマスク信号は、コラムアドレス信号の使用していないビットを用いて供給される。一般に、使用していないビットは、２ビット程度である。この場合２バイトのデータしかマスクできない。データのバイト数が増え、データマスク信号のビット数が増えたときに、外部端子の数を増やすことなくデータをマスクする技術は、提案されていない。
本発明の目的は、データマスク信号のビット数が多い場合にも、外部端子数を増やすことなくデータのマスク制御を実施することである。
本発明では、アドレス入力回路は、アドレス端子に供給される第１アドレス信号、第２アドレス信号および第１データマスク信号を、クロック信号の遷移エッジにそれぞれ同期して順次受ける。すなわち、第１データマスク信号は、第１および第２アドレス信号の受信タイミングとは別のタイミングを用いて、アドレス端子に供給される。第１アドレス信号、第２アドレス信号および第１データマスク信号は、例えば、半導体メモリをアクセスするコントローラから出力される。データ入出力回路は、データ端子を介してデータを入
出力する。データ入出力回路は、メモリセルへの書き込みデータおよびメモリセルからの読み出しデータの少なくともいずれかを、第１データマスク信号の論理に応じてマスクする。これにより、第１データマスク信号のビット数が多い場合にも、外部端子数を増やすことなくデータのマスク制御を実施できる。
本発明では、データマスク信号のビット数が多い場合にも、外部端子数を増やすことなくデータのマスク制御を実施できる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。図中の二重丸は、外部端子を示している。
図１は、本発明の第１の実施形態を示している。半導体メモリＭＥＭは、例えば、外部クロックＣＬＫに同期して動作するクロック同期式のＦＣＲＡＭ（Fast Cycle RAM）である。このＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＤＲＡＭのインタフェースを有する擬似ＳＲＡＭである。メモリＭＥＭは、クロック入力回路１０、コマンドデコーダ１２、モードレジスタ１４、アドレス入力回路１６、マスク制御回路１８、データ入出力回路２０およびバンクＢＫ０、ＢＫ１を有している。各バンクＢＫ０、ＢＫ１は、メモリコア２２および動作制御回路２４を有しており、互いに独立に動作する。
クロック入力回路１０は、相補のクロック信号ＣＬＫ、／ＣＬＫをクロック端子で受け、受けたクロックＣＬＫ、／ＣＬＫを内部クロック信号ＩＣＬＫ、／ＩＣＬＫとして各回路ブロックに供給する。なお、クロック入力回路１０にクロックイネーブル信号ＣＫＥを供給し、クロックイネーブル信号ＣＫＥが低論理レベルの間に内部クロック信号ＩＣＬＫ、／ＩＣＬＫの生成を停止してもよい。
コマンドコーダ１２は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを、クロック信号ＣＬＫの立ち上がりエッジに同期して受ける。コマンドコーダ１２は、受けた信号の論理レベルに応じて認識したコマンドを、例えば、バンクＢＫ０−１のアクセス動作を実行するためのアクセスコマンドＣＭＤとして出力する。以降の説明では、チップセレクト信号／ＣＳを／ＣＳ信号、ライトイネーブル信号／ＷＥを／ＷＥ信号のように略す場合がある。アクセスコマンドＣＭＤとして、読み出しコマンドＲＤ、書き込みコマンドＷＲ、オートリフレッシュコマンドＡＲＥＦおよびモードレジスタ設定コマンドＭＲＳ等がある。
モードレジスタ１４は、モードレジスタ設定コマンドＭＲＳに同期して供給されるアドレス信号ＡＤ０−７（後述するＲＡＤ０−１２）に応じて設定される。モードレジスタ１４には、読み出しレイテンシＲＣＬ、書き込みレイテンシＷＣＬおよびバースト長ＢＬ等が設定される。読み出しレイテンシＲＣＬは、読み出しコマンドＲＤの受け付けから読み出しデータが出力されるまでのクロックサイクル数を示す。書き込みレイテンシＷＣＬは、書き込みコマンドＷＲの受け付けから書き込みデータを受けるまでのクロックサイクル数を示す。バースト長ＢＬは、１回の書き込みコマンドまたは読み出しコマンドで入出力されるデータＤＱの回数を示す。
アドレス入力回路１６は、バンクアドレス端子に供給されるバンクアドレス信号ＢＡをクロック信号ＣＬＫの立ち上がりエッジに同期して受け、受けたバンクアドレス信号ＢＡ
をバンクＢＫ０−１に出力する。また、アドレス入力回路１６は、アドレス端子に供給されるアドレス信号ＡＤ０−７をクロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期して順次に受け、受けた信号を内部アドレス信号ＩＡＤ０−７として出力する。内部アドレス信号ＩＡＤ０−７は、後述するように、ロウアドレス信号ＲＡＤ０−１２（第１アドレス信号）、コラムアドレス信号ＣＡＤ０−７（第２アドレス信号）およびデータマスク信号ＢＤＭ０−７（第１データマスク信号）のいずれかである。
この実施形態のメモリＭＥＭは、ロウアドレス信号ＲＡＤ０−１２およびコラムアドレス信号ＣＡＤ０−７を、共通のアドレス端子ＡＤ０−７で順次受けるアドレスマルチプレクスタイプの半導体メモリである。従来のＳＤＲＡＭは、アドレス信号ＡＤをクロック信号ＣＬＫの立ち上がりエッジのみに同期して受ける。これに対して、本発明のメモリＭＥＭは、アドレス信号ＡＤをクロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジの両方に同期して受ける。このため、例えば、ロウアドレス信号ＲＡＤ０−１２を２回に分けて受けても、アドレス信号ＡＤの供給頻度を従来と同じにできる。また、コラムアドレス信号ＣＡＤ０−７の供給頻度を従来と同じにして、さらにデータマスク信号ＢＤＭ０−７を受けることができる。なお、アドレス信号ＲＡＤ、ＣＡＤのビット数は、この例に限定されない。
アドレス端子ＡＤ０−７のビット数は、コラムアドレス信号ＣＡＤ０−７のビット数に合わせて設定されている。ロウアドレス信号ＲＡＤ０−１２のビット数は、コラムアドレス信号ＣＡＤ０−７のビット数より多い。このため、ロウアドレス信号ＲＡＤは、２回に分けてメモリＭＥＭに供給される。一方、データマスク信号ＢＤＭの最大のビット数は、コラムアドレス信号ＣＡＤのビット数まで拡張できる。このため、データマスク信号ＢＤＭ０−７のビット数を従来に比べて大幅に増やすことができる。
マスク制御回路１８は、書き込みコマンドＷＲまたは読み出しコマンドＲＤを受けたクロック信号ＣＬＫの立ち下がりエッジに同期してデータマスク信号ＢＤＭ０−７を受け、受けた信号を、データマスク信号ＤＱＭ０−７としてデータ入出力回路２０に出力する。
データ入出力回路２０は、読み出し動作時に、メモリセルアレイＡＲＹからデータバスＤＢを介して順次転送される読み出しデータを、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期して、データ端子ＤＱ０−６３に出力する。データ入出力回路２０は、書き込み動作時に、データ端子ＤＱ０−６３に順次供給される書き込みデータを、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期して受信し、受信した書き込みデータを、データバスＤＢを介してメモリセルアレイＡＲＹに供給する。すなわち、この実施形態のメモリＭＥＭは、ＤＤＲ（Double Data Rate）方式の半導体メモリである。なお、読み出しデータを、メモリＭＥＭが生成するデータストローブ信号ＤＱＳに同期して出力し、書き込みデータを、メモリＭＥＭに供給されるデータストローブ信号ＤＱＳに同期して受けもよい。
さらに、データ入出力回路２０は、メモリセルＭＣへの書き込みデータおよびメモリセルＭＣからの読み出しデータを、データマスク信号ＢＤＭ０−７の論理に応じてマスクする。ここで、書き込みデータＤＱ０−６３および読み出しデータＤＱ０−６３は、８つのデータグループＤＱ０−７、ＤＱ８−１５、ＤＱ１６−２３、ＤＱ２４−３１、ＤＱ３２−３９、ＤＱ４０−４７、ＤＱ４８−５５、ＤＱ５６−６３で構成される。各データグループは、１バイト（８ビット）である。データマスク信号ＢＤＭ０−７の各ビット（マスクビット）は、データグループＤＱ０−７、ＤＱ８−１５、ＤＱ１６−２３、ＤＱ２４−３１、ＤＱ３２−３９、ＤＱ４０−４７、ＤＱ４８−５５、ＤＱ５６−６３のデータをそれぞれマスク／非マスクするために使用される。
各バンクＢＫ０−１のメモリコア２２は、ロウアドレスデコーダＲＤＥＣ、コラムアドレスデコーダＣＤＥＣ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡ、ライトアンプＷＡ、メモリセルアレイＡＲＹおよび図示しないプリチャージ回路を有している。メモリセルアレイＡＲＹは、ダイナミックメモリセルＭＣと、ダイナミックメモリセルＭＣに接続されたワード線ＷＬおよびビット線対ＢＬ、／ＢＬを有している。メモリセルＭＣは、ワード線ＷＬとビット線対ＢＬ、／ＢＬとの交差部分に形成される。
ロウアドレスデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、ロウアドレス信号ＲＡＤ０−１２をデコードする。コラムアドレスデコーダＣＤＥＣは、ビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤ０−７をデコードする。センスアンプＳＡは、読み出し動作時および書き込み動作時に、ビット線対ＢＬ、／ＢＬに読み出されたデータの信号量の差を増幅する。
コラムスイッチＣＳＷは、コラムアドレス信号ＣＡＤ０−７に対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータ信号を増幅する。ライトアンプＷＡは、書き込み動作時に、データバスＤＢを介して供給される相補の書き込みデータ信号を増幅し、増幅したデータ信号をビット線対ＢＬ、／ＢＬに供給する。
各バンクＢＫ０−１の動作制御回路２４は、読み出しコマンドＲＤおよび書き込みコマンドＷＲに応答してメモリコア２４の読み出し動作および書き込み動作を実行するための制御信号ＣＮＴを出力する。制御信号ＣＮＴは、ワード線ＷＬの活性化タイミングを決めるワード線活性化信号、センスアンプＳＡの活性化タイミングを決めるセンスアンプ活性化信号、コラムスイッチＣＳＷのオンタイミングを決めるコラム制御信号、およびビット線ＢＬ、／ＢＬのプリチャージタイミングを決めるプリチャージ制御信号等がある。
図２は、図１に示したメモリセルアレイＡＲＹの詳細を示している。メモリセルアレイＡＲＹは、例えば、３２個のメモリブロックＢＬＫ０−３１で構成されている。各メモリブロックＢＬＫ０−３１は、２５６本のワード線ＷＬを有し、データ端子ＤＱ０−６３毎に２５６組のビット線対ＢＬ、／ＢＬを有している。ロウアドレス信号ＲＡＤ８−１２は、メモリブロックＢＬＫ０−３１のいずれかを選択するために使用される。ロウアドレス信号ＲＡＤ０−７は、各メモリブロックＢＬＫ０−３１のワード線ＷＬのいずれかを選択するために使用される。コラムアドレス信号ＣＡＤ０−７は、ビット線ＢＬ、／ＢＬを選択するために使用される。
図３は、本発明が適用されるシステムの概要を示している。例えば、システムＳＹＳは、コントローラＣＮＴＬおよびメモリＭＥＭをパッケージ基板上に搭載して、システムインパッケージＳＩＰとして形成されている。コントローラＣＮＴＬは、例えば、メモリＭＥＭをアクセスするためのＣＰＵを有するＡＳＩＣチップである。システムＳＹＳに接続される外部ソースは、コントローラＣＮＴＬを介してメモリＭＥＭをアクセスする。このため、メモリＭＥＭの外部端子は、ＳＩＰの外部端子に接続されない。
コントローラＣＮＴＬは、アドレス出力回路ＡＯＣおよびデータ入出力回路ＤＩＯＣを有している。アドレス出力回路ＡＯＣは、バンクアドレス信号ＢＡ、ロウアドレス信号ＲＡＤ８−１２、ＲＡＤ０−７、コラムアドレス信号ＣＡＤ０−７およびデータマスク信号ＢＭＤ０−７を、クロック信号ＣＬＫの遷移エッジに同期してメモリＭＥＭのアドレス端子ＡＤ０−７に順次出力する。データ入出力回路ＤＩＯＣは、メモリＭＥＭのデータ端子ＤＱ０−６３を介して書き込みデータを出力し、読み出しデータを入力する。なお、クロック信号ＣＬＫ、／ＣＬＫは、コントローラＣＮＴＬで生成するのではなく、システムＳ
ＹＳの外部から受けてもよい。
図４は、第１の実施形態の動作を示している。この例では、１６進数で”５５”を示すデータマスク信号ＢＤＭ０−７が供給される。また、読み出しレイテンシＲＣＬは”２”、書き込みレイテンシＷＣＬは”１”、バースト長ＢＬは”４”に設定されている。実線のクロック波形は、クロック信号ＣＬＫを示し、破線のクロック波形は、クロック信号／ＣＬＫを示す。図中のクロック番号１、２を付したクロック信号ＣＬＫ、／ＣＬＫは、連続しなくてもよい。メモリＭＥＭに供給される信号は、図３に示したコントローラＣＮＴＬから出力され、メモリＭＥＭから出力される読み出しデータＤ１０−Ｄ４７は、コントローラＣＮＴＬに出力される。
読み出し動作ＲＤの読み出しデータにおいて、太枠のデータは、マスクされないデータを示し、破線のデータは、マスクされるデータを示す。マスクされる読み出しデータは、図１に示したデータ入出力回路２０から出力されない。このため、図３に示したＳＩＰのデータバスＤＱ０−６３は、破線のデータ期間に高インピーダンス状態になる。書き込み動作ＷＲの書き込みデータにおいて、太枠のデータは、マスクされないデータを示し、網掛けのデータは、マスクされるデータを示す。マスクされる書き込みデータは、データ入出力回路２０に供給されるが、メモリセルＭＣには書き込まれない。
まず、１番目のクロック信号ＣＬＫの立ち上がりエッジに同期して、コマンド端子ＣＭＤにアクティブコマンドＡＣＴが供給され、バンクアドレス端子ＢＡにバンクアドレス信号ＢＡが供給され、アドレス端子ＡＤ０−７に最初のロウアドレス信号Ｒ１（ＲＡＤ８−１２）が供給される。バンクアドレス信号ＢＡに対応するバンクＢＫの動作制御回路２４は、アクティブコマンドＡＣＴに応答してメモリコア２２を活性化するために制御信号ＣＮＴを出力する。そして、例えば、ワード線ＷＬの高レベル電圧に使用される昇圧電圧が、ロウアドレス信号ＲＡＤ８−１２により選択されるメモリブロックＢＬＫに供給される。すなわち、最初のロウアドレス信号ＲＡＤ８−１２の供給に応答して、メモリブロックＢＬＫのアクセス動作の準備が行われる。最初に供給されるロウアドレス信号ＲＡＤの一部を用いて、メモリブロックＢＬＫを予め選択し、アクセス動作の準備をすることにより、ロウアドレス信号ＲＡＤ０−１２を複数回に分けて受ける場合にも、アクセス時間が遅れることを防止できる。
次に、１番目のクロック信号ＣＬＫの立ち下がりエッジに同期して、２番目のロウアドレス信号Ｒ２（ＲＡＤ０−７）が供給される。そして、ロウアドレス信号ＲＡＤ０−７により予め選択されたメモリブロックＢＬＫのワード線ＷＬのいずれかが活性化される。すなわち、バンクＢＫ０−１のいずれかが、アクセス可能な状態に活性化される。なお、この後、活性化されていない残りのバンクＢＫを活性化するために、アクティブコマンドＡＣＴを供給してもよい。
３番目のクロック信号ＣＬＫの立ち上がりエッジに同期して、コマンド端子ＣＭＤに読み出しコマンドＲＤまたは書き込みコマンドＷＲが供給され、バンクアドレス端子ＢＡにアクセス動作を実行するバンクＢＫを示すバンクアドレス信号ＢＡが供給され、アドレス端子ＡＤ０−７にコラムアドレス信号Ｃ１（ＣＡＤ０−７）が供給される。動作制御回路２４は、読み出しコマンドＲＤまたは書き込みコマンドＷＲに応じて、メモリコア２２に読み出し動作または書き込み動作を実行するための制御信号ＣＮＴを出力する。この時点では、読み出しデータはメモリセルアレイＡＲＹから出力されず、書き込みデータもデータ端子ＤＱ０−６３に供給されない。このため、メモリＭＥＭは、データマスク信号ＢＤＭ０−７を、コラムアドレス信号ＣＡＤ０−７とともに受ける必要はない。
データマスク信号ＢＤＭ０−７は、３番目のクロック信号ＣＬＫの立ち下がりエッジに
同期して供給される。本発明では、全てのアドレス端子ＡＤ０−７を用いてデータマスク信号ＢＤＭ０−７を供給できる。換言すれば、アドレス端子ＡＤ０−７は、３番目のクロック信号ＣＬＫの立ち下がりエッジにおいて、データマスク信号ＢＤＭ０−７を受ける専用端子として機能する。このため、データ端子ＤＱ０−６３のビット数が多く、データマスク信号ＢＤＭ０−７のビット数が多い場合にも、外部端子数を増やすことなくデータＤＱ０−６３のマスク制御を実施できる。
コントローラＣＮＴＬは、データマスク信号ＢＤＭ０−７を、コラムアドレス信号ＣＡＤ０−７の供給から半クロック後に供給すればよい。このため、コントローラＣＮＴＬ内でのデータのマスク制御を、時間的な余裕を持って実施できる。換言すれば、コントローラＣＮＴＬにおいて、データのマスク制御を実施する制御回路のタイミングマージンを大きくでき、コントローラＣＮＴＬの設計を容易にできる。
この例では、データマスク信号ＢＤＭ０−７の論理は、１６進数で”５５”である。この実施形態では、論理１を示すビットＢＤＭに対応するデータグループＤＱ０−７、ＤＱ１６−２３、ＤＱ３２−３９、ＤＱ４８−５５のデータはマスクされる。論理０を示すビットＢＤＭに対応するデータグループＤＱ８−１５、ＤＱ２４−３１、ＤＱ４０−４７、ＤＱ５６−６３のデータはマスクされない。読み出し動作ＲＤでは、読み出しコマンドＲＤを受けてから２クロック後である５番目のクロック信号ＣＬＫの立ち上がりエッジに同期して最初の読み出しデータＤ１０−Ｄ１７が出力される。この後、クロック信号ＣＬＫの立ち下がりエッジ、立ち上がりエッジおよび立ち下がりエッジにそれぞれ同期して、読み出しデータＤ２０−Ｄ２７、Ｄ３０−Ｄ３７およびＤ４０−４７が順次出力される（但し、マスクされるデータは出力されない）。
書き込み動作ＷＲでは、書き込みコマンドＷＲを受けてから１クロック後である４番目のクロック信号ＣＬＫの立ち上がりエッジに同期して最初の書き込みデータＤ１０−Ｄ１７が、メモリＭＥＭに供給される。この後、クロック信号ＣＬＫの立ち下がりエッジ、立ち上がりエッジおよび立ち下がりエッジにそれぞれ同期して、書き込みデータＤ２０−Ｄ２７、Ｄ３０−Ｄ３７およびＤ４０−４７が、メモリＭＥＭに順次供給される（但し、マスクされるデータはメモリセルＭＣに書き込まれない）。
以上、第１の実施形態では、メモリＭＥＭは、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジにそれぞれ同期して、コラムアドレス信号ＣＡＤ０−７およびデータマスク信号ＢＤＭ０−７をそれぞれ受ける。すなわち、データマスク信号ＢＤＭ０−７は、コラムアドレス信号ＣＡＤ０−７の受信タイミングとは別のタイミングで、アドレス端子ＡＤ０−７に供給される。したがって、データ端子ＤＱ０−６３のビット数が多く、データマスク信号ＢＤＭ０−７のビット数が多い場合にも、外部端子数を増やすことなくデータＤＱ０−６３のマスク制御を実施できる。具体的には、ロウアドレス信号ＲＡＤ８−１２を供給するための端子（５本）と、データマスク信号ＢＤＭ０−７を供給する端子（８本）を、従来に比べて削減できる。この結果、メモリＭＥＭおよびコントローラＣＮＴＬのチップサイズを削減でき、システムコストを削減できる。
アドレス入力回路１６は、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期してロウアドレス信号ＲＡＤ０−１２を受け、クロック信号ＣＬＫの別の立ち上がりエッジおよび立ち下がりエッジに同期してコラムアドレス信号ＣＡＤ０−７およびデータマスク信号ＢＤＭ０−７を受ける。このため、ロウアドレス信号ＲＡＤ０−１２およびコラムアドレス信号ＣＡＤ０−７の供給頻度を従来と同じにして、さらにデータマスク信号ＢＤＭ０−７を受けることができる。
図５は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一
の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、プログラム回路２６および冗長判定回路２８を有している。また、後述する図６に示すように、メモリセルアレイＡＲＹが第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。すなわち、メモリＭＥＭは、クロック同期式のＦＣＲＡＭである。メモリＭＥＭは、図３に示したように、ＳＩＰを構成するコントローラＣＮＴＬによりアクセスされる。
プログラム回路２６は、例えば、不良のメモリブロックＢＬＫを示す不良ブロックアドレスＢＡＤがプログラムされるヒューズ回路を有しており、不良ブロックアドレスＢＡＤ８−１２を出力する。不良ブロックアドレスＢＡＤ８−１２は、ロウアドレス信号ＲＡＤ８−１２に対応する。プログラム回路２６は、不良ブロックアドレスＢＡＤを記憶する不良アドレス記憶回路として機能する。
冗長判定回路２８は、ロウアドレス信号ＲＡＤ８−１２の値が不良ブロックアドレスＢＡＤ８−１２に一致するときに、冗長活性化信号ＲＡＣＴを高論理レベルに活性化する。メモリブロックの不良は、図４に示した１番目のクロック信号ＣＬＫの立ち上がりエッジに同期して供給される最初のロウアドレス信号ＲＡＤ８−１２により判定できる。
ロウアドレスデコーダＲＤＥＣは、活性化された冗長活性化信号ＲＡＣＴを受けたときに、ロウアドレス信号ＲＡＤ８−１２により選択されるメモリブロックＢＬＫのアクセスを禁止し、冗長メモリブロックＲＢＬＫ（図６）をアクセスする。すなわち、不良の通常メモリブロックＢＬＫは、冗長メモリブロックＲＢＬＫに置き換えられる。メモリブロックＢＬＫの置き換え制御は、図４に示した１番目のクロック信号ＣＬＫの立ち上がりエッジに同期して実施できる。このため、冗長メモリブロックＲＢＬＫのアクセス動作のアクセス時間が遅くなることはない。
なお、冗長判定回路２８の判定時間が、アクセス時間に影響する場合、１番目のクロック信号ＣＬＫの立ち上がりエッジに同期して、ロウアドレス信号ＲＡＤ８−１２により選択されるメモリブロックＢＬＫと冗長メモリブロックＲＢＬＫの両方のアクセス動作の準備を開始し、冗長判定後に一方のアクセス動作をキャンセルしてもよい。
図６は、図５に示したメモリセルアレイＡＲＹの詳細を示している。メモリセルアレイＡＲＹは、３２個の通常メモリブロックＢＬＫ０−３１と、１つの冗長メモリブロックＲＢＬＫで構成されている。各メモリブロックＢＬＫ０−３１は、第１の実施形態と同じ構成である。冗長メモリブロックＲＢＬＫは、各メモリブロックＢＬＫ０−３１と同じ構成である。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、２回に分けて供給されるロウアドレス信号ＲＡＤ０−１２のうち、最初のロウアドレス信号ＲＡＤ８−１２により冗長判定を実施できる。このため、不良のメモリブロックＢＬＫに対するアクセス要求が発生したとき場合にも、冗長メモリブロックＲＢＬＫのアクセス動作を早く開始でき、アクセス時間が長くなることを防止できる。
図７は、本発明の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のマスク制御回路１８の代わりにマスク制御回路１８Ａが形成されている。また、１ビットのデータマスク信号ＤＭ（第２データマスク信号）を受けるデータマスク端子ＤＭが形成されている。その他の構成は、第１の実施形態と同じである。すなわち、メモリＭＥＭは、クロック同期式のＦＣＲＡＭである。メモリＭＥＭは
、図３に示したように、ＳＩＰを構成するコントローラＣＮＴＬによりアクセスされる。コントローラＣＮＴＬは、データマスク信号ＤＭを生成するマスク制御回路と、データマスク信号ＤＭを出力するデータマスク端子ＤＭとを有している。
マスク制御回路１８Ａは、データマスク信号ＢＤＭ０−７の各ビットの値と、データマスク信号ＤＭの値のＯＲ論理を演算し、演算結果をデータマスク信号ＤＱＭ０−７として出力する。データ入出力回路２０は、データマスク信号ＤＱＭ０−７の各ビットの論理に応じて、データグループ毎に読み出しデータおよび書き込みデータをマスクする。
図８は、第３の実施形態の動作を示している。上述した図４と同じ動作については、詳細な説明を省略する。この実施形態では、読み出し動作において、読み出しコマンドＲＤを受けた次のクロック信号ＣＬＫの立ち下がりエッジおよび立ち上がりエッジにそれぞれ同期して、データマスク信号ＤＭがメモリＭＥＭに供給される。書き込み動作において、書き込みデータの供給タイミングにそれぞれ同期してデータマスク信号ＤＭがメモリＭＥＭに供給される。この例では、データマスク信号ＤＭは、１回の読み出しコマンドＲＤまたは１回の書き込みコマンドＷＲに応答して、バースト長に対応する数（この例では”４”）だけ供給される。
３番目のクロックサイクルまでの動作は、図４と同じである。読み出し動作では、読み出しデータＤ１０−１７、Ｄ２０−Ｄ２７、Ｄ３０−Ｄ３７、Ｄ４０−４７の出力の１クロック前にそれぞれ合わせて、低論理レベルＬ、高論理レベルＨ、高論理レベルＨ、低論理レベルＬのデータマスク信号ＤＭがそれぞれ供給される。書き込み動作では、書き込みデータＤ１０−１７、Ｄ２０−Ｄ２７、Ｄ３０−Ｄ３７、Ｄ４０−４７の入力に合わせて、低論理レベルＬ、高論理レベルＨ、高論理レベルＨ、低論理レベルＬのデータマスク信号ＤＭがそれぞれ供給される。
マスク制御回路１８Ａは、データマスク信号ＢＤＭ０−７、ＤＭのＯＲ論理をデータマスク信号ＤＱＭ０−７として出力する。このため、データマスク信号ＢＤＭ０−７の高論理レベルのビットに対応するデータグループＤＱ０−７、ＤＱ１６−２３、ＤＱ３２−３９、ＤＱ４８−５５のデータは、常にマスクされる。一方、データマスク信号ＢＤＭ０−７の低論理レベルのビットに対応するデータグループＤＱ８−１５、ＤＱ２４−３１、ＤＱ４０−４７、ＤＱ５６−６３のデータは、データマスク信号ＤＭが高論理レベルＨのときのみマスクされる。
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、データマスク信号ＤＭを受けるデータマスク端子ＤＭを形成することにより、外部端子の増加を最小限にして、より複雑なマスク制御を実施できる。
図９は、本発明の第４の実施形態を示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のマスク制御回路１８の代わりにマスク制御回路１８Ｂが形成されている。また、１ビットのデータマスク信号ＤＭ（第２データマスク信号）を受けるデータマスク端子ＤＭが形成されている。さらに、メモリＭＥＭは、オートプリチャージ端子ＡＰとプリチャージ入力回路３０Ｂを有している。その他の構成は、第１の実施形態と同じである。すなわち、メモリＭＥＭは、クロック同期式のＦＣＲＡＭである。メモリＭＥＭは、読み出しコマンドＲＤおよび書き込みコマンドＷＲとともに高論理レベルのオートプリチャージ信号ＡＰを受けたとき、読み出し動作および書き込み動作の完了後、プリチャージ動作を自動的に実行する。
メモリＭＥＭは、図３に示したように、ＳＩＰを構成するコントローラＣＮＴＬによりアクセスされる。コントローラＣＮＴＬは、データマスク信号ＤＭを生成するマスク制御回路、データマスク信号ＤＭを出力するデータマスク端子、オートプリチャージ信号ＡＰを生成するプリチャージ制御回路、およびオートプリチャージ信号ＡＰを出力するオートプリチャージ端子を有している。なお、オートプリチャージ端子ＡＰは、データマスク信号ＢＸを受けるデータマスク端子としても機能する。
プリチャージ入力回路３０Ｂは、オートプリチャージ端子ＡＰに供給される１ビットのオートプリチャージ信号ＡＰおよび１ビットのデータマスク信号ＢＸ（第３データマスク信号）をクロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジにそれぞれ同期して順次受ける。マスク制御回路１８Ｂは、データマスク信号ＢＤＭ０−７の各ビットの値と、データマスク信号ＤＭの値と、データマスク信号ＢＸの値の論理演算を実施し、演算結果をデータマスク信号ＤＱＭ０−７として出力する。データ入出力回路２０は、データマスク信号ＤＱＭの論理に応じて、データグループ毎に読み出しデータおよび書き込みデータをマスクする。
図１０は、第４の実施形態の動作を示している。上述した図４および図８と同じ動作については、詳細な説明を省略する。オートプリチャージ端子ＡＰに供給される信号を除き、３番目のクロックサイクルまでの動作は、図４と同じである。プリチャージ入力回路３０Ｂは、コラムアドレス信号Ｃ１（ＣＡＤ０−７）を受けるクロック信号ＣＬＫの遷移エッジ（立ち上がりエッジ）に同期して、オートプリチャージ信号ＡＰを受け、データマスク信号ＢＤＭ０−７を受けるクロック信号ＣＬＫの遷移エッジ（立ち下がりエッジ）に同期して、データマスク信号ＢＸを受ける。この例では、データマスク信号ＢＸは、高論理レベルＨであり、データマスク信号ＢＤＭ０−７は、１６進数で”ＣＣ”である。データマスク信号ＤＭの供給仕様は、第３の実施形態と同じである。
データマスク信号ＢＸが高論理レベルＨのとき、マスク制御回路１８Ｂは、データマスク信号ＢＤＭ０−７の各ビットの値と、データマスク信号ＤＭの値とのＯＲ論理を演算し、演算結果をデータマスク信号ＤＱＭ０−７として出力する。このため、高論理レベルのデータマスク信号ＤＭまたは高論理レベルのデータマスク信号ＢＤＭ０−７に対応する読み出しデータおよび書き込みデータは、マスクされる。
図１１は、第４の実施形態の別の動作を示している。上述した図４、図８および図１０と同じ動作については、詳細な説明を省略する。この例では、データマスク信号ＢＸは、低論理レベルＬであり、データマスク信号ＢＤＭ０−７は、１６進数で”ＣＣ”である。データマスク信号ＤＭの供給仕様は、第３の実施形態と同じである。
データマスク信号ＢＸが低論理レベルＬのとき、マスク制御回路１８Ｂは、データマスク信号ＢＤＭ０−７の各ビットの値と、データマスク信号ＤＭの値とのＯＲ論理を演算し、演算結果を反転してデータマスク信号ＤＱＭ０−７として出力する。このため、高論理レベルのデータマスク信号ＤＭまたは高論理レベルのデータマスク信号ＢＤＭ０−７に対応する読み出しデータおよび書き込みデータは、マスクされない。換言すれば、低論理レベルのデータマスク信号ＤＭおよび低論理レベルのデータマスク信号ＢＤＭ０−７に対応する読み出しデータおよび書き込みデータのみが、マスクされる。
以上、第４の実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、データマスク信号ＢＸにより、さらに複雑なマスク制御を実施できる。具体的には、バースト読み出しデータおよびバースト書き込みデータの１バイトのみマスクすることができ、あるいは、バースト読み出しデータおよびバースト書き込みデータの１バイトを除きマスクすることができる。これにより、バ
イト単位でマスク／非マスクを設定することが多い画像処理データ等のマスク制御を容易に実施できる。また、データマスク信号ＢＸを、オートプリチャージ端子ＡＰを使用して受けることにより、外部端子の増加を最小限にして、複雑なマスク制御を実施できる。
図１２は、本発明の第５の実施形態を示している。第１、第３および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第４の実施形態のマスク制御回路１８Ｂの代わりにマスク制御回路１８Ｃが形成されている。また、１ビットのデータマスク信号／ＤＭ（第２データマスク信号）を受けるデータマスク端子／ＤＭが新たに形成されている。その他の構成は、第４の実施形態と同じである。すなわち、メモリＭＥＭは、クロック同期式のＦＣＲＡＭである。
マスク制御回路１８Ｃは、データマスク信号ＢＤＭ０−７の各ビットの値と、データマスク信号ＤＭ、／ＤＭの値と、データマスク信号ＢＸの値の論理演算を実施し、演算結果をデータマスク信号ＤＱＭ０−７として出力する。データ入出力回路２０は、データマスク信号ＤＱＭの論理に応じて、データグループ毎に読み出しデータおよび書き込みデータをマスクする。
図１３は、第５の実施形態の動作を示している。上述した図４、図８および図１０と同じ動作については、詳細な説明を省略する。３番目のクロックサイクルまでの動作は、図１０と同じである。この例では、データマスク信号ＢＸは、高論理レベルＨであり、データマスク信号ＢＤＭ０−７は、１６進数で”ＣＣ”である。データマスク信号ＤＭの供給仕様は、第３の実施形態と同じである。データマスク信号／ＤＭは、データマスク信号ＤＭに同期して供給される。
マスク制御回路１８Ｃは、データマスク信号ＢＤＭ０−７の各ビットの値が低論理レベルのとき、データマスク信号ＤＱＭ０−７の各ビットをデータマスク信号ＤＭの論理と同じ論理に設定する。すなわち、マスク制御回路１８Ｃは、データマスク信号ＢＤＭ０−７の各ビットの値が低論理レベルのとき、データマスク信号ＤＭを選択し、データマスク信号ＤＱＭ０−７の各ビットとデータマスク信号ＤＭとのＯＲ論理を演算し、演算結果をデータマスク信号ＤＱＭ０−７として出力する。
また、マスク制御回路１８Ｃは、データマスク信号ＢＤＭ０−７の各ビットの値が高論理レベルのとき、データマスク信号ＤＱＭ０−７の各ビットをデータマスク信号／ＤＭの論理と反対の論理に設定する。すなわち、マスク制御回路１８Ｃは、データマスク信号ＢＤＭ０−７の各ビットの値が高論理レベルのとき、データマスク信号／ＤＭを選択し、データマスク信号ＤＱＭ０−７の各ビットとデータマスク信号／ＤＭとのＮＡＮＤ論理（負論理のＯＲ論理）を演算し、演算結果をデータマスク信号ＤＱＭ０−７として出力する。
図１４は、第５の実施形態の別の動作を示している。上述した図４、図８および図１１と同じ動作については、詳細な説明を省略する。３番目のクロックサイクルまでの動作は、図１１と同じである。この例では、データマスク信号ＢＸは、高論理レベルＬであり、データマスク信号ＢＤＭ０−７は、１６進数で”ＣＣ”である。データマスク信号ＤＭ、／ＤＭの供給仕様は、第５の実施形態と同じである。
マスク制御回路１８Ｃは、データマスク信号ＢＤＭ０−７の各ビットの値が低論理レベルのとき、データマスク信号ＤＱＭ０−７の各ビットをデータマスク信号ＤＭの論理と反対の論理に設定する。すなわち、マスク制御回路１８Ｃは、データマスク信号ＢＤＭ０−７の各ビットの値が低論理レベルのとき、データマスク信号ＤＭを選択し、データマスク信号ＤＱＭ０−７の各ビットとデータマスク信号ＤＭとのＮＯＲ論理（負論理のＡＮＤ論
理）を演算し、演算結果をデータマスク信号ＤＱＭ０−７として出力する。
また、マスク制御回路１８Ｃは、データマスク信号ＢＤＭ０−７の各ビットの値が高論理レベルのとき、データマスク信号ＤＱＭ０−７の各ビットをデータマスク信号／ＤＭの論理と同じ論理に設定する。すなわち、マスク制御回路１８Ｃは、データマスク信号ＢＤＭ０−７の各ビットの値が高論理レベルのとき、データマスク信号／ＤＭを選択し、データマスク信号ＤＱＭ０−７の各ビットとデータマスク信号／ＤＭとのＡＮＤ論理を演算し、演算結果をデータマスク信号ＤＱＭ０−７として出力する。
以上、第５の実施形態においても、上述した第１、第３および第４の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、本発明を、ＤＤＲ方式のＦＣＲＡＭ（擬似ＳＲＡＭ）に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、ＤＤＲ方式のＳＤＲＡＭ、あるいはＳＤＲ（Single Data Rate）方式のＦＣＲＡＭ、ＳＤＲＡＭに適用してもよい。
上述した実施形態では、本発明を、ＤＲＡＭインタフェース（／ＲＡＳ、／ＣＡＳによるアドレスマルチプレクス方式）の半導体メモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、ＳＲＡＭインタフェース（チップイネーブル信号／ＣＥ等によるアドレスノンマルチプレクス方式）の半導体メモリに適用しても、上述と同様の効果を得ることができる。この場合、例えば、ロウアドレス信号ＲＡＤ０−１２は、８ビットのロウアドレス端子を介して２回に分けて供給される。コラムアドレス信号ＣＡＤ０−７は、８ビットのコラムアドレス端子を介して１回で供給される。また、コラムアドレス端子には、データマスク信号ＢＤＭ０−７が供給される。
上述した実施形態では、メモリＭＥＭが、ロウアドレス信号ＲＡＤ０−１２を上位の５ビット（ＲＡＤ８−１２）と下位の８ビット（ＲＡＤ０−７）とに分けて受ける例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリＭＥＭは、上位の８ビット（ＲＡＤ５−１２）と下位の５ビット（ＲＡＤ０−４）とに分けて受けてもよい。この場合、最初のクロック信号ＣＬＫの立ち上がりエッジに同期して、より多くのロウアドレスビットを受けることができる。このため、ロウアドレス信号ＲＡＤに関連する回路の動作を早く開始することが可能になる。
上述した実施形態では、メモリＭＥＭがロウアドレス信号ＲＡＤ０−１２を２回に分けて受け、コラムアドレス信号ＣＡＤ０−７およびデータマスク信号ＢＤＭ０−７をそれぞれ１回で受ける例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリＭＥＭは、ロウアドレス信号ＲＡＤを３回以上に分けて受けてもよく、コラムアドレス信号ＣＡＤを２回以上に分けて受けてもよい。さらに、データマスク信号ＢＤＭを２回以上に分けて受けてもよい。
上述した実施形態では、データマスク信号ＢＤＭ０−７を、書き込みデータおよび読み出しデータのマスクに使用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、データマスク信号ＢＤＭ０−７を、書き込みデータのみをマスクするために使用してもよく、読み出しデータのみをマスクするために使用してもよい。
さらに、第２の実施形態における不良を救済するためのプログラム回路２６、冗長判定回路２８および冗長メモリブロックＲＢＬＫを、第３−第５の実施形態のメモリＭＥＭに形成してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
メモリセルと、メモリセルに接続されたワード線およびビット線とを有するメモリセルアレイと、
アドレス端子に供給される第１アドレス信号、第２アドレス信号および第１データマスク信号を、クロック信号の遷移エッジにそれぞれ同期して順次受けるアドレス入力回路と、
データ端子を介してデータを入出力するとともに、前記メモリセルへの書き込みデータおよび前記メモリセルからの読み出しデータの少なくともいずれかを、前記第１データマスク信号の論理に応じてマスクするデータ入出力回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記メモリセルアレイを構成する複数のメモリブロックを備え、
前記アドレス入力回路は、前記第１アドレス信号を前記クロック信号の遷移エッジにそれぞれ同期して複数回に分けて受け、
前記アドレス端子に最初に供給される前記第１アドレス信号の一部は、前記メモリブロックを選択するために使用されることを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記メモリセルアレイを構成する複数の通常メモリブロックおよび冗長メモリブロックと、
不良の通常メモリブロックを示す不良ブロックアドレスを記憶する不良アドレス記憶回路と、
前記第１アドレス信号のうち前記通常メモリブロックを選択するためのブロック選択アドレスが前記不良ブロックアドレスと一致するときに、不良の通常メモリブロックを冗長メモリブロックに置き換えるために冗長活性化信号を出力する冗長判定回路とを備え、
前記アドレス入力回路は、前記第１アドレス信号を前記クロック信号の遷移エッジにそれぞれ同期して複数回に分けて受け、
前記アドレス端子に最初に供給される前記第１アドレス信号の一部は、前記ブロック選択アドレスを含むことを特徴とする半導体メモリ。
（付記４）
付記１記載の半導体メモリにおいて、
前記第１アドレス信号のビット数は、前記第２アドレス信号のビット数より多く、
前記アドレス入力回路は、前記クロック信号の互いに隣接する遷移エッジに同期して前記第１アドレス信号の一部のビットと残りのビットとを受け、前記クロック信号の互いに隣接する遷移エッジに同期して前記第２アドレス信号と前記第１データマスク信号とを受けることを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
前記書き込みデータおよび前記読み出しデータは、複数のデータグループでそれぞれ構成され、
前記第１データマスク信号は、前記データグループにそれぞれ対応してマスク／非マスクを設定するための複数のマスクビットで構成されること特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
前記第１データマスク信号と、データマスク端子で受ける第２データマスク信号のビット値の論理演算を実施するマスク制御回路を備え、
前記データ入出力回路は、前記マスク制御回路の演算により得られた論理に応じて、前
記書き込みデータおよび前記読み出しデータの少なくともいずれかをマスクすることを特徴とする半導体メモリ。
（付記７）
付記６記載の半導体メモリにおいて、
前記データ入出力回路は、前記第２アドレス信号に対応して前記書き込みデータを複数回受け、
前記マスク制御回路は、前記各書き込みデータに対応して前記第２データマスク信号を受け、前記書き込みデータ毎に論理演算を実施することを特徴とする半導体メモリ。
（付記８）
付記６記載の半導体メモリにおいて、
前記データ入出力回路は、前記第２アドレス信号に対応して、前記読み出しデータを複数回出力し、
前記マスク制御回路は、前記各読み出しデータに対応して前記第２データマスク信号を受け、前記読み出しデータ毎に論理演算を実施することを特徴とする半導体メモリ。
（付記９）
付記６記載の半導体メモリにおいて、
オートプリチャージ信号および第３データマスク信号をクロック信号の遷移エッジにそれぞれ同期して順次受けるプリチャージ入力回路を備え、
前記マスク制御回路は、前記第１、第２および第３データマスク信号のビット値の論理演算を実施し、
前記データ入出力回路は、前記マスク制御回路の演算により得られた論理に応じて、前記書き込みデータおよび前記読み出しデータの少なくともいずれかをマスクすることを特徴とする半導体メモリ。
（付記１０）
付記１記載の半導体メモリにおいて、
前記第１アドレス信号は、前記ワード線を選択するためのロウアドレス信号であり、前記第２アドレス信号は、前記ビット線を選択するためのコラムアドレス信号であることを特徴とする半導体メモリ。
（付記１１）
メモリセルを含むメモリセルアレイを有する半導体メモリのアクセスを制御するコントローラであって、
第１アドレス信号および第２アドレス信号と、前記メモリセルへの書き込みデータおよび前記メモリセルからの読み出しデータの少なくともいずれかを前記半導体メモリ内でマスクするための第１データマスク信号とを、クロック信号の遷移エッジにそれぞれ同期して前記半導体メモリのアドレス端子に順次出力するアドレス出力回路と、
前記半導体メモリのデータ端子を介して前記書き込みデータを出力し、前記読み出しデータを入力するデータ入出力回路とを備えていることを特徴とするコントローラ。
（付記１２）
付記１１記載のコントローラにおいて、
前記アドレス出力回路は、前記第１アドレス信号を前記クロック信号の遷移エッジにそれぞれ同期して複数回に分けて出力し、
前記アドレス端子に最初に出力する前記第１アドレス信号の一部は、前記メモリセルアレイを構成する複数のメモリブロックを選択するために使用されることを特徴とするコントローラ。
（付記１３）
付記１１記載のコントローラにおいて、
前記第１アドレス信号のビット数は、前記第２アドレス信号のビット数より多く、
前記アドレス出力回路は、前記クロック信号の互いに隣接する遷移エッジに同期して前記第１アドレス信号の一部のビットと残りのビットとを出力し、前記クロック信号の互いに隣接する遷移エッジに同期して前記第２アドレス信号と前記第１データマスク信号とを
出力することを特徴とするコントローラ。
（付記１４）
メモリセルを選択するための第１アドレス信号および第２アドレス信号と、前記メモリセルに入出力されるデータをマスクするための第１データマスク信号とを、クロック信号の遷移エッジにそれぞれ同期してアドレス端子で順次受け、
データ端子を介してデータを入出力するとともに、前記メモリセルへの書き込みデータおよび前記メモリセルからの読み出しデータの少なくともいずれかを、前記第１データマスク信号の論理に応じてマスクすることを特徴とする半導体メモリの動作方法。
（付記１５）
付記１４記載の半導体メモリの動作方法において、
前記メモリセルアレイを構成する複数のメモリブロックを備え、
前記第１アドレス信号を前記クロック信号の遷移エッジにそれぞれ同期して複数回に分けて受け、
前記アドレス端子に最初に供給される前記第１アドレス信号の一部を用いて、前記メモリセルアレイを構成する複数のメモリブロックを選択することを特徴とする半導体メモリの動作方法。
（付記１６）
付記１４記載の半導体メモリの動作方法において、
前記クロック信号の互いに隣接する遷移エッジに同期して前記第１アドレス信号の一部のビットと残りのビットとを受け、
前記クロック信号の互いに隣接する遷移エッジに同期して前記第２アドレス信号と前記第１データマスク信号とを受け、
前記第１アドレス信号のビット数は、前記第２アドレス信号のビット数より多いことを特徴とする半導体メモリの動作方法。
（付記１７）
付記１４記載の半導体メモリの動作方法において、
前記第１データマスク信号と、データマスク端子で受ける第２データマスク信号のビット値の論理演算を実施し、
前記論理演算により得られた論理に応じて、前記書き込みデータおよび前記読み出しデータの少なくともいずれかをマスクすることを特徴とする半導体メモリの動作方法。
本発明は、半導体メモリおよびこの半導体メモリをアクセスするコントローラに適用可能である。
本発明の第１の実施形態を示すブロック図である。 図１に示したメモリセルアレイの詳細を示すブロック図である。 本発明が適用されるシステムの概要を示すブロック図である。 第１の実施形態の動作を示すタイミング図である。 本発明の第２の実施形態を示すブロック図である。 図５に示したメモリセルアレイの詳細を示すブロック図である。 本発明の第３の実施形態を示すブロック図である。 第３の実施形態の動作を示すタイミング図である。 本発明の第４の実施形態を示すブロック図である。 第４の実施形態の動作を示すタイミング図である。 第４の実施形態の別の動作を示すタイミング図である。 本発明の第５の実施形態を示すブロック図である。 第５の実施形態の動作を示すタイミング図である。 第６の実施形態の別の動作を示すタイミング図である。
符号の説明
１０‥クロック入力回路；１２‥コマンドデコーダ；１４‥モードレジスタ；１６‥アドレス入力回路；１８‥マスク制御回路；２０‥データ入出力回路；２２‥メモリコア；２４‥動作制御回路；ＢＤＭ０−７‥データマスク信号；ＢＫ０、ＢＫ１‥バンク；ＢＸ‥データマスク信号；ＣＡＤ０−７‥コラムアドレス信号；ＣＮＴＬ‥コントローラ；ＤＭ、／ＤＭ‥データマスク信号；ＭＥＭ‥メモリ；ＲＡＤ０−１２‥ロウアドレス信号

Claims (10)

  1. メモリセルと、メモリセルに接続されたワード線およびビット線とを有するメモリセルアレイと、
    アドレス端子に供給される第１アドレス信号、第２アドレス信号および第１データマスク信号を、クロック信号の遷移エッジにそれぞれ同期して順次受けるアドレス入力回路と、
    データ端子を介してデータを入出力するとともに、前記メモリセルへの書き込みデータおよび前記メモリセルからの読み出しデータの少なくともいずれかを、前記第１データマスク信号の論理に応じてマスクするデータ入出力回路とを備えていることを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    前記メモリセルアレイを構成する複数のメモリブロックを備え、
    前記アドレス入力回路は、前記第１アドレス信号を前記クロック信号の遷移エッジにそれぞれ同期して複数回に分けて受け、
    前記アドレス端子に最初に供給される前記第１アドレス信号の一部は、前記メモリブロックを選択するために使用されることを特徴とする半導体メモリ。
  3. 請求項１記載の半導体メモリにおいて、
    前記メモリセルアレイを構成する複数の通常メモリブロックおよび冗長メモリブロックと、
    不良の通常メモリブロックを示す不良ブロックアドレスを記憶する不良アドレス記憶回路と、
    前記第１アドレス信号のうち前記通常メモリブロックを選択するためのブロック選択アドレスが前記不良ブロックアドレスと一致するときに、不良の通常メモリブロックを冗長メモリブロックに置き換えるために冗長活性化信号を出力する冗長判定回路とを備え、
    前記アドレス入力回路は、前記第１アドレス信号を前記クロック信号の遷移エッジにそれぞれ同期して複数回に分けて受け、
    前記アドレス端子に最初に供給される前記第１アドレスの一部は、前記ブロック選択アドレスを含むことを特徴とする半導体メモリ。
  4. 請求項１記載の半導体メモリにおいて、
    前記第１アドレス信号のビット数は、前記第２アドレス信号のビット数より多く、
    前記アドレス入力回路は、前記クロック信号の互いに隣接する遷移エッジに同期して前記第１アドレス信号の一部のビットと残りのビットとを受け、前記クロック信号の互いに隣接する遷移エッジに同期して前記第２アドレス信号と前記第１データマスク信号とを受けることを特徴とする半導体メモリ。
  5. 請求項１記載の半導体メモリにおいて、
    前記書き込みデータおよび前記読み出しデータは、複数のデータグループでそれぞれ構成され、
    前記第１データマスク信号は、前記データグループにそれぞれ対応してマスク／非マスクを設定するための複数のマスクビットで構成されること特徴とする半導体メモリ。
  6. 請求項１記載の半導体メモリにおいて、
    前記第１データマスク信号と、データマスク端子で受ける第２データマスク信号のビット値の論理演算を実施するマスク制御回路を備え、
    前記データ入出力回路は、前記マスク制御回路の演算により得られた論理に応じて、前記書き込みデータおよび前記読み出しデータの少なくともいずれかをマスクすることを特
    徴とする半導体メモリ。
  7. 請求項６記載の半導体メモリにおいて、
    前記データ入出力回路は、前記第２アドレス信号に対応して前記書き込みデータを複数回受け、
    前記マスク制御回路は、前記各書き込みデータに対応して前記第２データマスク信号を受け、前記書き込みデータ毎に論理演算を実施することを特徴とする半導体メモリ。
  8. 請求項６記載の半導体メモリにおいて、
    オートプリチャージ信号および第３データマスク信号をクロック信号の遷移エッジにそれぞれ同期して順次受けるプリチャージ入力回路を備え、
    前記マスク制御回路は、前記第１、第２および第３データマスク信号のビット値の論理演算を実施し、
    前記データ入出力回路は、前記マスク制御回路の演算により得られた論理に応じて、前記書き込みデータおよび前記読み出しデータの少なくともいずれかをマスクすることを特徴とする半導体メモリ。
  9. メモリセルを含むメモリセルアレイを有する半導体メモリのアクセスを制御するコントローラであって、
    第１アドレス信号および第２アドレス信号と、前記メモリセルへの書き込みデータおよび前記メモリセルからの読み出しデータの少なくともいずれかを前記半導体メモリ内でマスクするための第１データマスク信号とを、クロック信号の遷移エッジにそれぞれ同期して前記半導体メモリのアドレス端子に順次出力するアドレス出力回路と、
    前記半導体メモリのデータ端子を介して前記書き込みデータを出力し、前記読み出しデータを入力するデータ入出力回路とを備えていることを特徴とするコントローラ。
  10. メモリセルを選択するための第１アドレス信号および第２アドレス信号と、前記メモリセルに入出力されるデータをマスクするための第１データマスク信号とを、クロック信号の遷移エッジにそれぞれ同期してアドレス端子で順次受け、
    データ端子を介してデータを入出力するとともに、前記メモリセルへの書き込みデータおよび前記メモリセルからの読み出しデータの少なくともいずれかを、前記第１データマスク信号の論理に応じてマスクすることを特徴とする半導体メモリの動作方法。
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