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JPH11176164A - 半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置 - Google Patents

半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置

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Publication number
JPH11176164A
JPH11176164A JP10270254A JP27025498A JPH11176164A JP H11176164 A JPH11176164 A JP H11176164A JP 10270254 A JP10270254 A JP 10270254A JP 27025498 A JP27025498 A JP 27025498A JP H11176164 A JPH11176164 A JP H11176164A
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JP
Japan
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data
signal
masking
semiconductor memory
memory device
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JP10270254A
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Jae-Hyeong Lee
李在▲ひょん▼
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH11176164A publication Critical patent/JPH11176164A/ja
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Publication of JP4070051B2 publication Critical patent/JP4070051B2/ja
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

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Abstract

(57)【要約】 【課題】 データマスキング信号が入力されるピン数を
増やさずにデータをマスキングする半導体メモリ装置の
データマスキング方法とその回路、及び該回路を有する
半導体メモリ装置を提供する。 【解決手段】 データマスキング回路は、クロックＣＬ
Ｋに同期されたアドレスＡＤＤとコマンドＣＭＤ、及び
データストローブ信号ＤＳに同期されたデータマスキン
グ信号ＤＱＭとデータＤＱ中一部を入力にし、第１及び
第２カラム選択線信号ＣＳＬ−ＥＶＥＮ，ＣＳＬ−ＯＤ
Ｄを出力するカラム選択線信号発生部４５、データスト
ローブ信号ＤＳに同期されたデータＰＤＱを入力にし、
奇数番目の第１データＤ−ＥＶＥＮと偶数番目の第２デ
ータＤ−ＯＤＤを出力するデータ伝達部４６、及び第１
及び第２カラム選択線信号に各々応答し第１データと第
２データを各々第１及び第２内部データラインに伝達す
るカラム選択部４７とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に半導体メモリ装置のデータマスキング方法と
その回路、及び該回路を有する半導体メモリ装置に関す
るものである。
【０００２】
【従来の技術】コンピュータシステムの性能が向上され
るに従って、半導体メモリ装置の速度がシステム性能を
制限する要因になっており、これを解決するために、シ
ンクＤＲＡＭ(SDRAM)、ＲＡＭバスＤＲＡＭ(RAM BUS DR
AM)、シンク-リンクＤＲＡＭ(Sync-Link DRAM)のような
高性能ＤＲＡＭが出現している。
【０００３】シンクＤＲＡＭは、ＳＤＲ(Single Data R
ate)シンクＤＲＡＭからＤＤＲ(Double Data Rate)シン
クＤＲＡＭに変化してきている。ＳＤＲシンクＤＲＡＭ
は、クロックの立上りエッジまたは立下りエッジでのみ
データの入出力が可能なのに比べ、ＤＤＲシンクＤＲＡ
Ｍは、クロックの立上りエッジのみならず立下りエッジ
でもデータの入出力ができるので、クロック周波数の２
倍のデータ伝送幅を有するようになる。また、シンクＤ
ＲＡＭは、データ読出し/書込みコマンドが発生する時
に、望まないデータをマスキングするためのデータ入出
力マスキングピン(DQM Pin：Data input/output maskin
g Pin)を具備しており、データマスキング信号がアクチ
ベーションされる時には、定められた待ち時間によって
データの入出力をディスエーブルする。
【０００４】図１は、従来の技術によるＳＤＲシンクＤ
ＲＡＭのデータマスキング方法を説明するために示した
タイミング図である。
【０００５】前記図１を参照すれば、データＤＱ、コマ
ンドＣＭＤ、及びデータマスキング信号ＤＱＭは、クロ
ックＣＬＫの立上りエッジに同期され、この時の前記デ
ータＤＱを読出す場合のマスキング待ち時間は２（クロ
ック）であり、前記データＤＱを書込む場合のマスキン
グ待ち時間は０（クロック）である。
【０００６】したがって、書込みコマンドＣＭＤが発生
する場合、データマスキング信号ＤＱＭが論理ハイにア
クチベーションされる時のデータＤＱ、すなわち第１番
入力データＤＩＮ１がマスキングされ、読出しコマンド
ＣＭＤが発生する場合、前記データマスキング信号ＤＱ
Ｍが論理ハイにアクチベーションされた後の前記クロッ
クＣＬＫの２周期後のデータ、すなわち第１番出力デー
タＤＯＵＴ１がマスキングされる。図中、前記データＤ
Ｑ中マスキングされた第１番入力データＤＩＮ１及び第
１番出力データＤＯＵＴ１は斜線で示した。
【０００７】半導体メモリ装置はチップセットのコント
ロールによりデータの入出力がなされるが、データ読出
し命令ではメモリセルからＣＰＵにデータを伝達するの
で、ＤＲＡＭでデータをマスキングする必要はなくチッ
プセット自体でマスキングできるが、データ書込み命令
ではＣＰＵからメモリセルにデータを伝達するので、使
いたくないデータをマスキングしなければならない。し
たがって、ＤＲＡＭではデータ書込み命令によるデータ
入力時にのみデータマスキングが必要であり、データ読
出し命令によるデータ出力ではデータマスキングが必要
でない。
【０００８】ところが、ＤＤＲシンクＤＲＡＭではデー
タがクロックの立上りエッジと立下りエッジでサンプリ
ングされ、データを除いた全ての命令はクロックの立上
りエッジでサンプリングされるので、クロックの１周期
の間、データマスキング信号が論理ハイにアクチベーシ
ョンされる時には、２個の連続されるデータがマスキン
グされ、データのサンプリングウィンドウがＳＤＲシン
クＤＲＡＭに比べ１／２になり、短い時間でデータをフ
ェッチ(fetch)しなければならない問題点がある。
【０００９】前記のような問題点を解決するための方法
として、入出力データをフェッチするためのデータスト
ローブ(data strobe)信号を利用し、データを前記デー
タストローブ信号に同期させて入出力する。
【００１０】図２は、従来の技術によるＤＤＲシンクＤ
ＲＡＭのデータマスキング方法を説明するために示した
タイミング図である。
【００１１】前記図２を参照すれば、データマスキング
信号ＤＱＭはクロックＣＬＫの立上りエッジに同期さ
れ、データＤＱはクロックＣＬＫに同期せず、前記デー
タＤＱをフェッチするためのデータストローブ信号ＤＳ
の立上りエッジと立下りエッジに同期する。したがっ
て、前記データストローブ信号ＤＳの一周期の間に、２
個のデータＤＱが書込まれる。
【００１２】前記データマスキング信号ＤＱＭは前記ク
ロックＣＬＫの立上りエッジに同期して、偶数番号デー
タＤＱをマスキングするための第１データマスキング信
号ＤＱＭ_ＥＶＥＮと、奇数番号データＤＱをマスキン
グするための第２データマスキング信号ＤＱＭ_ＯＤＤ
とに区分される。前記第１及び第２データマスキング信
号ＤＱＭ_ＥＶＥＮ、ＤＱＭ_ＯＤＤによりマスキングさ
れたデータは斜線で示した。
【００１３】
【発明が解決しようとする課題】しかしながら、上記の
方法では、データマスキング信号が２個に増えることに
よって前記データマスキング信号が入力されるピン数を
２倍に増やさなければならないので、これに伴いチップ
セットのピン数も増やさなければならないという問題点
が発生する。例えば、現PCチップセットはデータマスキ
ング信号が入力されるデータマスキングピンを８個具備
しているが、ここにシンクＤＲＡＭパッケージでデータ
マスキングピンを１６個に増やせれば、チップセットの
データマスキングピンも１６個に増やさなければならな
い。
【００１４】本発明の目的は、データマスキング信号が
入力されるピン数を増やさずデータをマスキングする半
導体メモリ装置のデータマスキング方法とその回路、及
び該回路を有する半導体メモリ装置を提供することにあ
る。
【００１５】
【課題を解決するための手段】前記目的を達成するため
に、本発明ではクロックに同期されたアドレスとデータ
を書込むためのコマンド、及びデータストローブ信号に
同期されたデータマスキング信号中の一部を入力にし、
第１及び第２カラム選択線信号を出力するカラム選択線
信号発生部、前記データストローブ信号に同期されたデ
ータを入力し、奇数番目の第１データと偶数番目の第２
データを出力するデータ伝達部、及び前記第１及び第２
カラム選択線信号に各々応答し、前記第１データと第２
データを各々第１及び第２データラインに伝達するカラ
ム選択部とを含むことを特徴とする半導体メモリ装置の
データマスキング回路を提供する。
【００１６】前記他の目的を達成するための本発明の一
実施の形態は、次の通りである。
【００１７】まず、クロックに同期されたアドレスとデ
ータを書込むためのコマンドを発生する。データストロ
ーブ信号に同期されたデータを入力する。前記データス
トローブ信号に同期されたデータマスキング信号を発生
する。前記アドレス、コマンド、及び前記データマスキ
ング信号を組合せてマスキングされた第１カラム選択線
信号と第２カラム選択線信号を発生する。前記データを
前記データストローブ信号の立上りエッジ及び立下りエ
ッジ中のいずれか１つに同期された第１データと前記デ
ータストローブ信号の立上りエッジ及び立下りエッジ中
の他の１つに同期された第２データとに区分する。前記
第１カラム選択線信号がアクチベーションされれば前記
第１データを伝送し、前記第２カラム選択線信号がアク
チベーションされれば前記第２データを伝送する。
【００１８】前記他の目的を達成するための本発明の他
の実施の形態は、次の通りである。
【００１９】クロックに同期されたアドレスとデータを
書込むためのコマンドを発生する。データストローブ信
号に同期されたデータを入力する。前記データストロー
ブ信号に同期されたデータマスキング信号を発生する。
前記アドレス及びコマンドを組合せて第１カラム選択線
信号と第２カラム選択線信号を発生する。前記データを
前記データストローブ信号の立上りエッジ及び立下りエ
ッジ中のいずれか１つに同期され、前記データマスキン
グ信号によりマスキングされた第１データと前記データ
ストローブ信号の立上りエッジ及び立下りエッジ中の他
の１つに同期され、前記データストローブ信号に同期さ
れたデータマスキング信号によりマスキングされた第２
データに区分する。前記第１カラム選択線信号がアクチ
ベーションされれば前記第１データを伝送し、前記第２
カラム選択線信号がアクチベーションされれば前記第２
データを伝送する。
【００２０】かかる構成によれば、データマスキング信
号ＤＱＭとデータＤＱのすべてがデータストローブ信号
ＤＳに同期されるので、電圧、温度、工程変化などの条
件に同一に反応しデータのサンプリングウィンドウが大
きくなり、またデータマスキング信号ＤＱＭを入力する
ためのピンを増やす必要がない。
【００２１】
【発明の実施の形態】以下、添附した図面を参照して本
発明の望ましい実施の形態を詳細に説明する。
【００２２】図３は、本発明による半導体メモリ装置の
データマスキング回路の一実施の形態を示す図である。
【００２３】前記図３を参照すれば、データマスキング
回路は、アドレスバッファ４１、コマンドバッファ４
２、データ入出力バッファ４３、データマスキングバッ
ファ４４、カラム選択線信号発生部４５、データ伝達部
４６、及びカラム選択部４７とからなる。
【００２４】前記アドレスバッファ４１は、半導体メモ
リ装置の外部からの外部アドレスＡＤＤとクロックＣＬ
Ｋを入力にし、前記クロックＣＬＫに同期してバッファ
リングされた内部アドレスＰＡＤＤを出力し、前記コマ
ンドバッファ４２は、半導体メモリ装置の外部からデー
タを読出しまたは書込むためのコマンドＣＭＤとクロッ
クＣＬＫを入力にし、前記クロックＣＬＫに同期してバ
ッファリングされた内部コマンドＰＣＭＤを出力する。
【００２５】そして、前記データ入出力バッファ４３
は、外部データＤＱとデータストローブ信号ＤＳを入力
にし、前記データストローブ信号ＤＳに同期してバッフ
ァリングされた内部データＰＤＱを出力する。この時、
前記データストローブ信号ＤＳは、前記外部データＤＱ
をフェッチするために半導体メモリ装置の外部から入力
された信号である。
【００２６】前記データマスキングバッファ４４は、前
記外部データＤＱをマスキングするためのデータマスキ
ング信号ＤＱＭと前記データストローブ信号ＤＳを入力
にし、前記データストローブ信号ＤＳに同期してバッフ
ァリングされた内部データマスキング信号ＰＤＱＭを出
力する。
【００２７】前記データ伝達部４６は、前記データスト
ローブ信号ＤＳの立上りエッジと立下りエッジに同期し
た内部データＰＤＱを入力にし、それぞれ次のクロック
ＣＬＫの立上りエッジに応答して所定の遅延時間後に同
時に第１データＤ_ＥＶＥＮ及び第２データＤ_ＯＤＤを
出力する。
【００２８】前記カラム選択線信号発生部４５は、前記
内部アドレスＰＡＤＤ、内部コマンドＰＣＭＤ、及び内
部データマスキング信号ＰＤＱＭを入力にし、前記内部
アドレスＰＡＤＤと前記内部データマスキング信号ＰＤ
ＱＭを組合せて、前記第１データＤ_ＥＶＥＮを出力す
るための第１カラム選択線信号ＣＳＬ_ＥＶＥＮと、前
記第２データＤ_ＯＤＤを出力するための第２カラム選
択線信号ＣＳＬ_ＯＤＤを発生する。前記第１及び第２
カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤは、
前記内部データマスキング信号ＰＤＱＭがアクチベーシ
ョンされる時にはアクチベーションされないように、上
記次のクロックＣＬＫ立上りエッジに応答して内部デー
タマスキング信号ＰＤＱＭを受けて選択的に出力され
る。
【００２９】前記カラム選択部４７は、第１ＮＭＯＳト
ランジスタＱ１と第２ＮＭＯＳトランジスタＱ２とで構
成されるが、前記第１ＮＭＯＳトランジスタＱ１は前記
第１カラム選択線信号ＣＳＬ_ＥＶＥＮが論理ハイにな
る時ターンオンされ前記第１データＤ_ＥＶＥＮを伝送
し、前記第２ＮＭＯＳトランジスタＱ２は前記第２カラ
ム選択線信号ＣＳＬ_ＯＤＤが論理ハイになる時ターン
オンされ前記第２データＤ_ＯＤＤを伝送する。しか
し、前記第１カラム選択線信号ＣＳＬ_ＥＶＥＮがアク
チベーションされないと前記第１データＤ_ＥＶＥＮは
マスキングされ、前記第２カラム選択線信号ＣＳＬ_Ｏ
ＤＤがアクチベーションされないと前記第２データＤ_
ＯＤＤがマスキングされる。この時、前記第１及び第２
カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤは、
前記データＤＱを書込むための外部コマンドＣＭＤより
前記クロックＣＬＫの１周期以上後に発生されるのが望
ましい。
【００３０】言い換えれば、本実施の形態では、外部デ
ータＤＱと外部データマスキング信号ＤＱＭを、クロッ
クＣＬＫではなくデータストローブ信号ＤＳに同期さ
せ、前記内部アドレスＰＡＤＤと前記内部データマスキ
ング信号ＰＤＱＭを組合せて、第１及び第２カラム選択
線信号ＣＳＬ_ＥＶＥＮ、ＣＳＬ_ＯＤＤを発生し、前記
第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳ
Ｌ_ＯＤＤにより前記データＤＱの一部がマスキングさ
れた第１及び第２データＤ_ＥＶＥＮ、Ｄ_ＯＤＤを、各
々第１及び第２データラインＤＬ_ＥＶＥＮ、ＤＬ_ＯＤ
Ｄに伝送する。したがって、データマスキング信号ＤＱ
ＭとデータＤＱのすべてがデータストローブ信号ＤＳに
同期するので、電圧、温度、工程変化などの条件に同一
に反応してデータのサンプリングウィンドウが大きくな
り、またデータマスキング信号ＤＱＭを入力するための
ピンを増やす必要がないという長所がある。
【００３１】図４は、前記図３に示した回路の各部の信
号のタイミング図である。
【００３２】前記図４を参照すれば、外部データＤＱは
データストローブ信号ＤＳの立上りエッジと立下りエッ
ジに同期し、外部データマスキング信号ＤＱＭは前記デ
ータＤＱ中２番及び５番データ２、５をマスキングする
場合あって、この時、前記データストローブ信号ＤＳは
外部データＤＱを書込むためのコマンドＣＭＤが入力さ
れた後に入力される。
【００３３】第１データＤ_ＥＶＥＮは前記データスト
ローブ信号ＤＳの立上りエッジに同期されたデータ０、
２、４、６により構成され、第２データＤ_ＯＤＤは前
記データストローブ信号ＤＳの立下りエッジに同期され
たデータ１、３、５、７からなる。
【００３４】第１及び第２カラム選択線信号ＣＳＬ_Ｅ
ＶＥＮ、ＣＳＬ_ＯＤＤは、前記データストローブ信号
ＤＳの立上りエッジに同期し、前記データマスキング信
号ＤＱＭが論理ハイにアクチベーションされる時にはア
クチベーションされない。前記第１カラム選択線信号Ｃ
ＳＬ_ＥＶＥＮがアクチベーションされる時、前記第１
データＤ_ＥＶＥＮは第１データラインＤＬ_ＥＶＥＮに
出力され、前記第２カラム選択線信号ＣＳＬ_ＯＤＤが
アクチベーションされる時、前記第２データＤ_ＯＤＤ
は第２データラインＤＬ_ＯＤＤに出力される。したが
って、前記第１データラインＤＬ_ＥＶＥＮでは前記第
１データＤ_ＥＶＥＮ中の２番データ２がマスキングさ
れ、前記第２データラインＤＬ_ＯＤＤでは前記第２デ
ータＤ_ＯＤＤ中の５番データ５がマスキングされる。
【００３５】図５は、本発明による半導体メモリ装置の
データマスキング回路の他の実施の形態を示す図であ
る。
【００３６】前記図５を参照すれば、データマスキング
回路は、アドレスバッファ６１、コマンドバッファ６
２、データ入出力バッファ６３、データマスキングバッ
ファ６４、カラム選択線信号発生部６５、データ伝達部
６６、及びカラム選択部６７からなる。
【００３７】前記アドレスバッファ６１、前記コマンド
バッファ６２、前記データ入出力バッファ６３、及び前
記データマスキングバッファ６４は、図３に示されたア
ドレスバッファ４１、コマンドバッファ４２、データ入
出力バッファ４３、及びデータマスキングバッファ４４
と同様な構成要素である。
【００３８】前記データ伝達部６６は、前記データスト
ローブ信号ＤＳの立上りエッジと立下りエッジに同期し
た内部データＰＤＱ及び内部データマスキング信号ＰＤ
ＱＭを入力にし、第１データＤ_ＥＶＥＮと第２データ
Ｄ_ＯＤＤとを出力する。前記第１及び第２データＤ_Ｅ
ＶＥＮ、Ｄ_ＯＤＤは、前記内部データマスキング信号
ＰＤＱＭが論理ハイにアクチベーションされる時にはマ
スキングされ、それぞれ次のクロックＣＬＫの立上りエ
ッジに応答して所定の遅延時間後に同時に出力される。
【００３９】前記カラム選択線信号発生部６５は、前記
アドレスバッファ６１から出力された内部アドレスＰＡ
ＤＤ及び前記コマンドバッファ６２から出力された内部
コマンドＰＣＭＤを入力にし、第１カラム選択線信号Ｃ
ＳＬ_ＥＶＥＮ及び第２カラム選択線信号ＣＳＬ_ＯＤＤ
を発生する。前記第１カラム選択線信号ＣＳＬ_ＥＶＥ
Ｎは、上記次のクロックＣＬＫの立上りエッジに応答し
てアクチベーションされ、前記データＤＱを書込むため
のコマンドＣＭＤより前記クロックＣＬＫの１周期以上
後に発生する。
【００４０】前記カラム選択部６７は、第１ＮＭＯＳト
ランジスタＱ１と第２ＮＭＯＳトランジスタＱ２とで構
成されるが、前記第１ＮＭＯＳトランジスタＱ１は前記
第１カラム選択線信号ＣＳＬ_ＥＶＥＮが論理ハイにな
る時ターンオンされ、第１データラインＤＬ_ＥＶＥＮ
に前記第１データＤ_ＥＶＥＮを伝送し、前記第２ＮＭ
ＯＳトランジスタＱ２は前記第２カラム選択線信号ＣＳ
Ｌ_ＯＤＤが論理ハイになる時ターンオンされ、前記第
２データラインＤＬ_ＯＤＤに前記第２データＤ_ＯＤＤ
を伝送する。
【００４１】図６は、前記図５に示した回路の各部の信
号のタイミング図である。
【００４２】前記図６を参照すれば、外部データＤＱは
データストローブ信号ＤＳの立上りエッジと立下りエッ
ジに交互に同期し、外部データマスキング信号ＤＱＭは
前記データＤＱ中の２番及び５番データ２、５をマスキ
ングする場合であって、この時、前記データストローブ
信号ＤＳは前記外部データＤＱを書込むためのコマンド
ＣＭＤが入力された後に入力される。
【００４３】第１及び第２データＤ_ＥＶＥＮ、Ｄ_ＯＤ
Ｄは上記次のクロックＣＬＫの立上りエッジに応答し、
前記データマスキング信号ＤＱＭがアクチベーションさ
れない場合にのみ発生する。したがって、前記第１デー
タＤ_ＥＶＥＮでは２番データ２がマスキングされ、第
２データＤ_ＯＤＤでは５番データ５がマスキングされ
る。
【００４４】第１及び第２カラム選択線信号ＣＳＬ_Ｅ
ＶＥＮ、ＣＳＬ_ＯＤＤは、上記次のクロックＣＬＫの
立上りエッジに応答してアクチベーションされる。前記
第１及び第２カラム選択線信号ＣＳＬ_ＥＶＥＮ、ＣＳ
Ｌ_ＯＤＤがアクチベーションされる時、前記第１及び
第２データＤ_ＥＶＥＮ、Ｄ_ＯＤＤは各々第１及び第２
データラインＤＬ_ＥＶＥＮ、ＤＬ_ＯＤＤに出力され
る。
【００４５】以上、本発明はこれに限らず、多くの変形
が本発明の技術的思想内で当分野において通常の知識を
有する者によって可能であることは明白である。
【００４６】
【発明の効果】前記のように、本発明による半導体メモ
リ装置のデータマスキング方法とその回路、及び該回路
を有する半導体メモリ装置は、データマスキング信号Ｄ
ＱＭとデータＤＱのすべてがデータストローブ信号ＤＳ
に同期されるので、電圧、温度、工程変化などの条件に
同一に反応し、データのサンプリングウィンドウが大き
くなり、またデータマスキング信号ＤＱＭを入力するた
めのピンを増やす必要がないという効果が得られる。
【００４７】
【図面の簡単な説明】
【図１】従来の技術によるＳＤＲシンクＤＲＡＭのデー
タマスキング方法を説明するために示したタイミング図
である。
【図２】従来の技術によるＤＤＲシンクＤＲＡＭのデー
タマスキング方法を説明するために示したタイミング図
である。
【図３】本発明による半導体メモリ装置のデータマスキ
ング回路の一実施の形態を示す図である。
【図４】前記図３に示した回路の各部の信号のタイミン
グ図である。
【図５】本発明による半導体メモリ装置のデータマスキ
ング回路の他の実施の形態を示す図である。
【図６】前記図５に示した回路の各部の信号のタイミン
グ図である。
【符号の説明】
４１，６１ アドレスバッファ ４２，６２ コマンドバッファ ４３，６３ データ入出力バッファ ４４，６４ データマスキングバッファ ４５，６５ カラム選択線信号発生部 ４６，６６ データ伝達部 ４７，６７ カラム選択部 ＡＤＤ 外部アドレス ＣＬＫ クロック ＣＭＤ コマンド ＣＳＬ_ＥＶＥＮ 第１データＤ_ＥＶＥＮを出力するた
めの第１カラム選択線信号 ＣＳＬ_ＯＤＤ 第２データＤ_ＯＤＤを出力するための
第２カラム選択線信号 Ｄ_ＥＶＥＮ データストローブ信号ＤＳの立上りエッ
ジに同期された第１データ Ｄ_ＯＤＤ データストローブ信号ＤＳの立下りエッジ
に同期された第２データ ＤＱ 外部データ ＤＱＭ マスキングするためのデータマスキング信号 ＤＳ データストローブ信号 ＰＡＤＤ バッファリングされた内部アドレス ＰＣＭＤ バッファリングされた内部コマンド ＰＤＱ 立上りエッジと立下りエッジに同期された内部
データ ＰＤＱＭ バッファリングされた内部データマスキング
信号

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 クロックに同期されたアドレスとデータ
    を書込むためのコマンド、及びデータストローブ信号に
    同期されたデータマスキング信号中の一部を入力にし、
    第１及び第２カラム選択線信号を出力するカラム選択線
    信号発生部と、 前記データストローブ信号に同期されたデータを入力
    し、奇数番目の第１データと偶数番目の第２データを出
    力するデータ伝達部と、 前記第１及び第２カラム選択線信号に各々応答し、前記
    第１データと第２データを各々第１及び第２データライ
    ンに伝達するカラム選択部とを含むことを特徴とする半
    導体メモリ装置のデータマスキング回路。
  2. 【請求項２】 前記データ伝達部は、前記データを入力
    にし前記第１データと前記第２データを出力し、 前記カラム選択線信号発生部は、前記アドレス、コマン
    ド、及びデータマスキング信号を入力にし、前記第１デ
    ータをマスキングするための第１カラム選択線信号と前
    記第２データをマスキングするための第２カラム選択線
    信号を出力することを特徴とする請求項１に記載の半導
    体メモリ装置のデータマスキング回路。
  3. 【請求項３】 前記データ伝達部は、前記データ及びデ
    ータマスキング信号を入力し前記データマスキング信号
    によりマスキングされた第１データと第２データを出力
    し、 前記カラム選択線信号発生部は、前記アドレスとコマン
    ドを入力にし、前記第１データを前記第１データライン
    に伝達するための第１カラム選択線信号と前記第２デー
    タを前記第２データラインに伝達するための第２カラム
    選択線信号を出力することを特徴とする請求項１に記載
    の半導体メモリ装置のデータマスキング回路。
  4. 【請求項４】 前記アドレスは、前記半導体メモリ装置
    の外部からアドレスとクロックを入力してバッファリン
    グするアドレスバッファから出力されることを特徴とす
    る請求項１に記載の半導体メモリ装置のデータマスキン
    グ回路。
  5. 【請求項５】 前記コマンドは、前記半導体メモリ装置
    の外部からコマンドとクロックを入力してバッファリン
    グするコマンドバッファから出力されることを特徴とす
    る請求項１に記載の半導体メモリ装置のデータマスキン
    グ回路。
  6. 【請求項６】 前記データは、前記半導体メモリ装置の
    外部からデータとデータストローブ信号を入力にしバッ
    ファリングするデータ入出力バッファから出力されるこ
    とを特徴とする請求項１に記載の半導体メモリ装置のデ
    ータマスキング回路。
  7. 【請求項７】 前記データマスキング信号は、前記半導
    体メモリ装置の外部からデータマスキング信号とデータ
    ストローブ信号を入力にしバッファリングするデータマ
    スキングバッファから出力されることを特徴とする請求
    項１に記載の半導体メモリ装置のデータマスキング回
    路。
  8. 【請求項８】 前記カラム選択部は、 前記第１カラム選択線信号がアクチベーションされる時
    にターンオンされ前記第１データを伝送する第１トラン
    ジスタと、 前記第２カラム選択線信号がアクチベーションされる時
    にターンオンされ前記第２データを伝送する第２トラン
    ジスタとを含むことを特徴とする請求項１に記載の半導
    体メモリ装置のデータマスキング回路。
  9. 【請求項９】 前記半導体メモリ装置にデータを書込む
    ためのコマンドが入力された後に前記データストローブ
    信号が入力されることを特徴とする請求項１に記載の半
    導体メモリ装置のデータマスキング回路。
  10. 【請求項１０】 前記第１及び第２カラム選択線信号
    は、前記半導体メモリ装置にデータを書込むためのコマ
    ンドが入力された後の前記クロックの１周期以上後に発
    生されることを特徴とする請求項１に記載の半導体メモ
    リ装置のデータマスキング回路。
  11. 【請求項１１】 クロックに同期されたアドレス及びデ
    ータを書込むためのコマンドを発生する段階と、 データストローブ信号に同期されたデータを入力する段
    階と、 前記データストローブ信号に同期されたデータマスキン
    グ信号を発生する段階と、 前記アドレス、コマンド、及びデータマスキング信号を
    組合せて、マスキングされた第１カラム選択線信号と第
    ２カラム選択線信号を発生する段階と、 前記データを前記データストローブ信号の立上りエッジ
    及び立下りエッジ中のいずれか１つに同期された第１デ
    ータと、前記データストローブ信号の立上りエッジ及び
    立下りエッジ中の他の１つに同期された第２データとに
    区分する段階と、 前記第１カラム選択線信号がアクチベーションされれば
    前記第１データを伝送し、前記第２カラム選択線信号が
    アクチベーションされれば前記第２データを伝送する段
    階とを具備することを特徴とする半導体メモリ装置のデ
    ータマスキング方法。
  12. 【請求項１２】 前記アドレスは、前記半導体メモリ装
    置の外部からアドレスとクロックを入力にしバッファリ
    ングするアドレスバッファから出力することを特徴とす
    る請求項１１に記載の半導体メモリ装置のデータマスキ
    ング方法。
  13. 【請求項１３】 前記コマンドは、前記半導体メモリ装
    置の外部からコマンドとクロックを入力にしバッファリ
    ングするコマンドバッファから出力することを特徴とす
    る請求項１１に記載の半導体メモリ装置のデータマスキ
    ング方法。
  14. 【請求項１４】 前記データは、前記半導体メモリ装置
    の外部からデータとデータストローブ信号を入力しバッ
    ファリングするデータ入出力バッファから出力すること
    を特徴とする請求項１１に記載の半導体メモリ装置のデ
    ータマスキング方法。
  15. 【請求項１５】 前記データマスキング信号は、前記半
    導体メモリ装置の外部からデータマスキング信号とデー
    タストローブ信号を入力しバッファリングするデータマ
    スキングバッファから出力することを特徴とする請求項
    １１に記載の半導体メモリ装置のデータマスキング方
    法。
  16. 【請求項１６】 前記第１及び第２カラム選択線信号
    は、前記半導体メモリ装置にデータを書込むためのコマ
    ンドを入力した後の前記クロックの１周期以上後に発生
    することを特徴とする請求項１１に記載の半導体メモリ
    装置のデータマスキング方法。
  17. 【請求項１７】 クロックに同期されたアドレス及びデ
    ータを書込むためのコマンドを発生する段階と、 データストローブ信号に同期されたデータを入力する段
    階と、 前記データストローブ信号に同期されたデータマスキン
    グ信号を発生する段階と、 前記アドレス及びコマンドを組合せて第１カラム選択線
    信号と第２カラム選択線信号を発生する段階と、 前記データを前記データストローブ信号の立上りエッジ
    及び立下りエッジ中のいずれか１つに同期され前記デー
    タマスキング信号によりマスキングされた第１データ
    と、前記データストローブ信号の立上りエッジ及び立下
    りエッジ中の他の１つに同期され前記データストローブ
    信号に同期されたデータマスキング信号によりマスキン
    グされた第２データとに区分する段階と、 前記第１カラム選択線信号がアクチベーションされれば
    前記第１データを伝送し、前記第２カラム選択線信号が
    アクチベーションされれば前記第２データを伝送する段
    階とを具備することを特徴とする半導体メモリ装置のデ
    ータマスキング方法。
  18. 【請求項１８】 前記アドレスは、前記半導体メモリ装
    置の外部からアドレスとクロックを入力にしバッファリ
    ングするアドレスバッファから出力することを特徴とす
    る請求項１７に記載の半導体メモリ装置のデータマスキ
    ング方法。
  19. 【請求項１９】 前記コマンドは、前記半導体メモリ装
    置の外部からコマンドとクロックを入力にしバッファリ
    ングするコマンドバッファから出力することを特徴とす
    る請求項１７に記載の半導体メモリ装置のデータマスキ
    ング方法。
  20. 【請求項２０】 前記データは、前記半導体メモリ装置
    の外部からデータとデータストローブ信号を入力にしバ
    ッファリングするデータ入出力バッファから出力するこ
    とを特徴とする請求項１７に記載の半導体メモリ装置の
    データマスキング方法。
  21. 【請求項２１】 前記データマスキング信号は、前記半
    導体メモリ装置の外部からデータマスキング信号とデー
    タストローブ信号を入力にしバッファリングするデータ
    マスキングバッファから出力することを特徴とする請求
    項１７に記載の半導体メモリ装置のデータマスキング方
    法。
  22. 【請求項２２】 前記第１及び第２カラム選択線信号
    は、前記半導体メモリ装置にデータを書込むためのコマ
    ンドを入力した後前記クロックの１周期以上後に発生す
    ることを特徴とする請求項１７に記載の半導体メモリ装
    置のデータマスキング方法。
  23. 【請求項２３】 データマスキング回路を有する半導体
    メモリ装置であって、 該データマスキング回路が、 クロックに同期されたアドレスとデータを書込むための
    コマンド、及びデータストローブ信号に同期されたデー
    タマスキング信号中の一部を入力にし、第１及び第２カ
    ラム選択線信号を出力するカラム選択線信号発生部と、 前記データストローブ信号に同期されたデータを入力
    し、奇数番目の第１データと偶数番目の第２データを出
    力するデータ伝達部と、 前記第１及び第２カラム選択線信号に各々応答し、前記
    第１データと第２データを各々第１及び第２データライ
    ンに伝達するカラム選択部とを含むことを特徴とする半
    導体メモリ装置。
  24. 【請求項２４】 前記データ伝達部は、前記データを入
    力にし前記第１データと前記第２データを出力し、 前記カラム選択線信号発生部は、前記アドレス、コマン
    ド、及びデータマスキング信号を入力にし、前記第１デ
    ータをマスキングするための第１カラム選択線信号と前
    記第２データをマスキングするための第２カラム選択線
    信号を出力することを特徴とする請求項２３に記載の半
    導体メモリ装置。
  25. 【請求項２５】 前記データ伝達部は、前記データ及び
    データマスキング信号を入力し前記データマスキング信
    号によりマスキングされた第１データと第２データを出
    力し、 前記カラム選択線信号発生部は、前記アドレスとコマン
    ドを入力にし、前記第１データを前記第１データライン
    に伝達するための第１カラム選択線信号と前記第２デー
    タを前記第２データラインに伝達するための第２カラム
    選択線信号を出力することを特徴とする請求項１に記載
    の半導体メモリ装置。
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