JP2008171481A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】ゲート絶縁膜破壊型アンチヒューズ素子を記憶素子として利用した不揮発性半導体記憶装置において、書き込み動作から生じる低抵抗化の要求と、読み出し動作から生じる低容量化の要求とに応える。
【解決手段】メモリセルアレイ２には、メモリセル１を行方向において選択するため複数のワード線ＷＬｐが配列されると共にと、メモリセル１からのデータ読み出しを行うためワード線ＷＬｐと直交する方向に読み出しビット線対ＲＢＬｔ、ＲＢＬｃが配列される。さらに、メモリセル１へのデータ書き込みを行うため書き込みビット線ＷＢＬｎも配列されている。読み出しビット線対ＲＢＬｔ、ＲＢＬｃはセンスアンプ４に入力される。ビット線方向に並ぶ複数のメモリセル１のうち、偶数番目のものは読み出しビット線対ＲＢＬｔ、ＲＢＬｃのうち前者に接続され、奇数番目のものは後者に接続される。
【選択図】図１

Description

本発明は、ゲート絶縁膜破壊型アンチヒューズ素子をメモリセルに用いた不揮発性半導体記憶装置に関する。

大容量の半導体記憶装置、高機能な半導体論理回路装置、及び高性能なアナログ回路装置には、大容量の半導体記憶装置に内在する不良記憶素子の番地、高機能な半導体論理回路装置の管理に必要なチップ固有番号、高性能なアナログ回路の特性を均一に保つための調整情報等を格納するため、比較的小容量の不揮発性半導体記憶装置が混載されている。その一例として、いわゆるゲート絶縁膜破壊型アンチヒューズ素子を記憶素子として利用した一度だけ書き込みが可能（ライトワンス）な不揮発性半導体記憶装置がある（例えば、非特許文献１参照）。

ゲート絶縁膜破壊型アンチヒューズ素子は、トランジスタのゲート絶縁膜を破壊による導電性の変化に基づいてデータを記憶するものである。このゲート絶縁膜破壊型アンチヒューズ素子を利用した不揮発性半導体記憶装置は、製造工程の追加を必要としないため、安価に製造できるという特徴があり、さらに、同一チップ上に混載される半導体記憶装置、半導体論理回路装置あるいはアナログ回路装置の性能劣化を招かないという利点がある。

ゲート絶縁膜破壊型アンチヒューズ素子への情報を書き込み動作および読み出し動作は次のような手順により行われる。まず、書き込み動作において、ゲート絶縁膜の両端電極に６Ｖ程度の高電圧を印加する。その状態を保持することにより、やがてゲート絶縁膜が局所的にブレークダウンし、そこに弱い電流経路が形成される。この微小なブレークダウンスポットに対して、さらに、高電圧を印加し続けて２ｍＡ程度の比較的大きな電流を流す。この書き込み動作により、ブレークダウンスポットやその周囲の組成が変成し、比較的低抵抗の導通経路が形成される。これにより、書き込み動作が完了する。

一方、読み出し動作では、たとえば１Ｖ程度のアンチヒューズ素子を破壊しない程度の低電圧を印加して、そのとき得られる読み出し電流の大きさの違いにより、蓄えられたデータが０であるか、１であるかを判定する。

ゲート絶縁膜破壊型アンチヒューズ素子を用いた半導体記憶装置を安定して動作させるためには、書き込み動作時に十分に大きな書き込み電流を供給して、ゲート絶縁膜のブレークダウンスポットやその周辺を十分に変成させることが重要である。そのための書き込み電流量は約２ｍＡ以上が要求される。

この要求を満たすため、ゲート絶縁膜破壊型アンチヒューズ素子に接続される電流経路（電源線、信号線、記憶素子と信号線を接続する選択ゲートトランジスタ、信号線を駆動する書き込みバッファ等）が十分に低抵抗でなければならない。

また、たとえ書き込み時に適切な書き込み電流を供給したとしても、読み出し時に得られるセル電流は決して大きくない。その読み出し電流の中心値は１００μＡ程度であり、しかもバラツキが大きく、電圧電流特性が非線形性を示す場合もある。例えば、１Ｖ印加時の読み出し電流が１μＡ程度となってしまう場合もある。１μＡという読み出し電流はその他の半導体記憶装置で用いられる記憶素子、たとえばＳＲＡＭセルのものに比べると、１０分の１から１００分の１に相当するほど微弱なものである。

この微弱な読み出し電流は、ゲート絶縁膜破壊型アンチヒューズ素子の書き込み後の導通経路が破壊現象により形成されることを考慮すると、許容されなければならない。つまり、蓄えられた情報が０であるか１であるかを正確にかつ高速に判定するためには、記憶素子に接続される信号線や、アンチヒューズ素子と信号線を接続する選択ゲートや、読み出された微小信号を増幅するセンスアンプなどに寄生する容量を如何に小さく抑えるかが重要な課題である。

以上の説明から明らかなように、書き込み特性の向上のためには、信号線幅を太くすることが有効であり、選択ゲートを構成するトランジスタのサイズを大きくすることが有効である。一方で、読み出し特性の向上のためには、信号線幅を細くすることが有効であり、選択ゲートを構成するトランジスタのサイズを小さくすることが有効である。このように、ゲート絶縁膜破壊型アンチヒューズ素子を記憶素子として利用したライトワンス不揮発性半導体記憶装置においては、書き込み動作から生じる低抵抗化の要求と、読み出し動作から生じる低容量化の要求が相反する。
H. Ito et al. "Pure CMOS One-time Programmable Memory using Gate-OX Antifuse", Proceedings of the IEEE 2004 Custom Integrated Circuits Conference, PP. 469-472

本発明は、ゲート絶縁膜破壊型アンチヒューズ素子を記憶素子として利用したライトワンス不揮発性半導体記憶装置において、書き込み動作から生じる低抵抗化の要求と、読み出し動作から生じる低容量化の要求とに応えることができるものである。

本発明の一態様に係る不揮発性半導体記憶装置は、メモリセルをマトリクス状に配置して構成されるメモリセルアレイと、前記メモリセルを行方向において選択するため前記メモリセルアレイに配列された複数のワード線と、前記メモリセルからのデータ読み出しを行うため前記ワード線と直交する方向に配列された読み出しビット線対と、前記メモリセルへのデータ書き込みを行うため前記ワード線と直交する方向に配列された書き込みビット線と、前記読み出しビット線対に生じる電位差を増幅するセンスアンプとを備え、前記読み出しビット線対を構成する正補の読み出しビット線のうち、いずれか一方が偶数番地のワード線に接続された前記メモリセルに接続される一方、他方が奇数番地のワード線に接続された前記メモリセルに接続されたことを特徴とする。

この発明によれば、ゲート絶縁膜破壊型アンチヒューズ素子を記憶素子として利用したライトワンス不揮発性半導体記憶装置において、書き込み動作から生じる低抵抗化の要求と、読み出し動作から生じる低容量化の要求とに応えることができる。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

［第１の実施の形態］
図１に本発明の第１の実施の形態に係る不揮発性半導体装置の概略構成を示す概略図である。この実施の形態では、この不揮発性半導体装置は、複数のメモリセル１をマトリックス状に配置してなるメモリセルアレイ２を備えている。図１では、上下方向（ロウ方向）に８個、左右方向（カラム方向）に８個、計６４個のメモリセルが配置されているが、本発明がこれに限られないことは言うまでもない。メモリセル１の具体的構造に関しては後述する。

メモリセルアレイ２には、図１中の上下方向（ロウ方向）に延びるよう、ワード線ＷＬｐ＜ｉ＞（図１ではｉ＝０〜７）が複数本配列されている。また、メモリセルアレイ２には、図１の左右方向（カラム方向）に延びるよう書き込みビット線ＷＢＬｎ＜ｊ＞、読み出しビット線対ＲＢＬ＜ｊ＞、ＲＢＬ＜ｊ＞（図１ではｊ＝０〜７）が設けられている。

書き込みビット線ＷＢＬｎ＜ｊ＞は、データ書き込みの際に用いられる単線構造の配線（シングルエンド配線）であり、一方、読み出しビット線対ＲＢＬ＜ｊ＞、ＲＢＬ＜ｊ＞は、データ読み出しの際に用いられる一対の正補配線（信号読み出し時に互いに論理の異なる信号が現れる一対の配線）である。なお、メモリセル１には書き込み時に６Ｖ程度の高電圧を印加し、読み出し時に１Ｖ程度の低電圧を印加するためのプレート電極（図示せず）が設けられている。

１本のワード線ＷＬｐ＜ｉ＞は、ロウ方向に並ぶ複数個（ここでは８個）のメモリセル１に共通接続されている。複数のワード線ＷＬｐ＜ｉ＞はロウデコーダ３により駆動されており、ロウデコーダ３に与えられるロウアドレスＲＡ＜２：０＞により選択的に活性化される。

一方、１本の書き込みビット線ＷＢＬｎ＜ｊ＞は、カラム方向に並ぶ複数個（ここでは８個）のメモリセル１に共通接続されている。書き込みビット線ＷＢＬ＜ｊ＞は、書き込みバッファ５により駆動される。

この書き込みビット線ＷＢＬｎ＜ｊ＞と平行にカラム方向に延びる読み出しビット線対ＲＢＬｔ＜ｊ＞、ＲＢＬｃ＜ｊ＞のそれぞれには、カラム方向に並ぶ複数個（図１では８個）のメモリセル１のうち半数が接続される。正の読み出しビット線ＲＢＬｔ＜ｉ＞には、カラム方向に並ぶ複数個のメモリセル１のうち偶数番目のメモリセル１が共通に接続され、補の読み出しビット線ＲＢＬｃ＜ｉ＞には奇数番目のメモリセル１が共通に接続される。これとは逆に、正の読み出しビット線ＲＢＬｔ＜ｉ＞には奇数番目のメモリセル１が共通に接続され、補の読み出しビット線ＲＢＬｃ＜ｉ＞には偶数番目のメモリセル１が共通に接続されるのでもよい。

この読み出しビット線対ＲＢＬｔ＜ｊ＞、ＲＢＬｃ＜ｊ＞は、それぞれセンスアンプ４の正入力端子（＋）と補入力端子（−）に接続されている。

センスアンプ４の出力端子と、前述の書き込みバッファ５の入力端子とはデータバッファ６に接続されている。データバッファ６は、データ出力端子ＤＯｐとデータ入力端子ＤＩｐとを備えており、メモリセルアレイ２とその外部と間のデータのやり取りを制御する。

図２にメモリセル１の詳細な構造を示す。メモリセル１は、記憶素子としての絶縁破壊型アンチヒューズ素子７、書き込み制御素子８、書き込み選択素子９、バリア素子１０、及び読み出し用選択素子１１により構成される。アンチヒューズ素子７は、例えばｐ型ＭＯＳトランジスタのソース・ドレイン端子及び基板を短絡させた構成を有し、ソース・ドレイン端子に書き込み電源ＶＢＰに高電圧を印加してゲート絶縁膜を破壊することにより、不可逆的にゲート絶縁膜の抵抗値を変化させ、情報を書き込むことが可能な構成を有している。

書き込み制御素子８及び書き込み選択素子９は、アンチヒューズ素子７のゲート端子と書き込みビット線ＷＢＬｎとの間に直列接続されている。ここでは、書き込み制御素子８及び書き込み選択素子９はいずれもｎ型ＭＯＳトランジスタから構成されているものとする。書き込み制御素子８は、書き込み制御信号ＷＥが立ち上がることによりＯＮとなり、また、書き込み選択素子９は、ワード線ＷＬｐが選択されることによりＯＮとなる。

また、バリア素子１０、及び読み出し選択素子１１は、アンチヒューズ素子７のゲート端子と、読み出しビット線対ＲＢＬｔ、ＲＢＬｃのいずれか一方との間に直列接続されている（いずれとなるかは、そのメモリセルがカラム方向において偶数番目のものか、奇数番目のものかによって異なる）。ここでは、バリア素子１０及び読み出し選択素子１１はいずれもｎ型ＭＯＳトランジスタから構成されているものとする。バリア素子１０は、そのゲートにバリア電源ＶＢＴが印加され読み出し選択素子１１に書き込み電源ＶＢＰから与えられる高電圧が印加されることを防止する役割を有する。書き込み電源ＶＢＰ、バリア電源ＶＢＴ、及び書き込み制御信号ＷＥは全てのメモリセル１に共通に供給されているが、図１では煩雑になることを防ぐため図示されていない。また、読み出し選択素子１１は、ワード線ＷＬｐが選択されることによりＯＮとなる。

次に、図２に示すようなメモリセル１への書き込み動作、読み出し動作について説明する。図２のアンチヒューズ素子７は、ｐ型ＭＯＳトランジスタから構成されたアンチヒューズ素子であり、そのゲート絶縁膜破壊前の通常状態において高抵抗であるが、高電圧印加によりゲート絶縁膜が破壊されると低抵抗になる。高抵抗状態では例えばデータ”０”を、低抵抗状態ではデータ”１”を保持する。

書き込み動作は、例えば次のような手順で実行される。まず、書き込み電源ＶＢＰを、アンチヒューズ素子７のゲート絶縁膜が破壊されるのに十分なほどの高電位にする。このとき、アンチヒューズ素子７、書き込み制御素子８、書き込み選択素子９、バリア素子１０、および読み出し選択素子１１に対して不要な高電圧ストレスが印加されないように、バリア電源ＶＢＴ、書き込み制御信号ＷＥ、行選択信号ＷＬ、書き込みビット線ＷＢＬ、読み出しビット線ＲＢＬｔ、ＲＢＬｃを同時にある程度高電位とする。例えば、通常１．２Ｖの電源で用いられるｐ型ＭＯＳトランジスタをアンチヒューズ素子７に用い、通常３Ｖの電源で用いられるｎ型ＭＯＳトランジスタをその他の制御素子に用いるならば、書き込み電源ＶＢＰの電位を６Ｖとし、その他（ＷＥ、ＷＬ、ＷＢＬ、線ＲＢＬｔ、ＲＢＬｃ）の電位を３Ｖとすることが適当である。

次に、書き込みを行うメモリセル１に接続されたワード線ＷＬを選択状態すなわち高電位３Ｖにし、書き込みを行わないメモリセル１に接続されたその他のワードＷＬを非選択状態すなわち低電位０Ｖとする。さらに、書き込みを行うメモリセル１に接続された書き込みビット線ＷＢＬを書き込みを指示するため低電位の０Ｖとし、その他の書き込みビット線ＷＢＬを高電位３Ｖのままとする。

このとき、読み出しビット線対ＲＢＬｔ、ＲＢＬｃも同様に、書き込みを行うメモリセル１に接続されるものは低電位０Ｖに、書き込みを行わないメモリセル１に接続されるものは高電位３Ｖとする。或いは、全ての読み出しビット線対ＲＢＬｔ、ＲＢＬｃをハイインピーダンスとしてもよい。このようにして、高電位状態のワード線ＷＬｐと、低電位状態の書き込みビット線ＷＢＬｐが接続されたメモリセル１が選択され、書き込みが実行される。

選択されたメモリセル１のアンチヒューズ素子７の両端子間には書き込み電源ＶＢＰで与えられる電圧６Ｖが印加される。この状態を保持し続けることにより、約１００μｓ後には、選択されたメモリセル１のアンチヒューズ素子７のゲート絶縁膜はブレークダウン（破壊）する。ブレークダウンは局所的に発生し、その形状は直径５０ｎｍ程度のピンホールである。この微小なブレークダウンスポットに対して、さらに、高電圧を印加し続けることにより、２ｍＡ以上の比較的大きな電流を流す。この書き込み動作により、ブレークダウンスポットやその周囲の組成が変成し、比較的低抵抗の導通経路が形成される。このあと、書き込み電源ＶＢＰの印加を遮断し、書き込み動作を終了する。

次に、図２のメモリセル１からのデータ読み出し動作について説明する。まず、全てのワード線ＷＬおよび書き込み制御信号ＷＥを０Ｖに保った状態で、書き込み電源ＶＢＰを、ゲート絶縁膜を破壊しない程の電位例えば１．２Ｖとする。また、バリア素子１０が導通状態となるように、バリア電源ＶＢＴを高電位、例えば１．８Ｖとする。この状態で、読み出しビット線ＲＢＬの電位を初期化する。その電位は、アンチヒューズ素子７に十分な電圧が印加されるよう比較的低電位、例えば０．２Ｖ程度であることが望ましい。

次に、読み出しビット線ＲＢＬｔ、ＲＢＬｃをハイインピーダンス状態もしくは１μＡ程度のバイアス電流を流す状態として、選択的にワード線ＷＬを高電位、例えば１．８Ｖにする。なお、読み出し動作において、書き込みビット線ＷＢＬは低電位０Ｖであってもよいし、素子を破壊しない範囲で高電位（例えば１．８Ｖ程度）としてもよい。この状態を保つと、アンチヒューズ素子７に蓄えられたデータが１の場合には、アンチヒューズ素子７が低抵抗であることから、読み出しビット線対ＲＢＬｔ、ＲＢＬｃの一方の電位は初期電位０．２Ｖより高電位となる。逆にアンチヒューズ素子７に蓄えられたデータが０の場合には、アンチヒューズ素子７が高抵抗であることから、読み出しビット線対ＲＢＬｔ、ＲＢＬｃの一方の電位は初期電位０．２Ｖのままとなるか、又はバイアス電流に引かれて低電位となる。この電位差を検知することにより、メモリセル１に蓄えられたデータが０か１かを判断することができる。

本実施の形態では、図１で示されるように、書き込みビット線ＷＢＬn＜ｊ＞は単線構造（シングルエンド配線）であるのに対して、読み出しビット線対ＲＢＬｔ＜ｊ＞、ＲＢＬｃ＜ｊ＞は、一対の差動配線になっている。以下でその効果を説明する。

書き込み動作においては、アンチヒューズ素子７のブレークダウンスポットおよびその周辺の組成を変化させるため、大電流をメモリセル１に供給する必要がある。その電流はビット線ＷＢＬｎ＜ｊ＞を経由して供給されており、したがって、ビット線ＷＢＬｎ＜ｊ＞の配線抵抗を抑えなければならない。そのためには、ビット線ＷＢＬｎ＜ｊ＞の線幅を太くする必要が生じる。

十分に太いビット線幅が得られない場合には、ビット線長が制限されてしまう。例えば、書き込み電流を１０ｍＡとし、この電流を単位面積当たりの抵抗値が０．２Ωの配線材料を用いて、配線幅０．５μｍ、配線長０．５ｍｍの書き込みビット線により供給する場合を考える。この書き込みビット線ＷＢＬｎ＜ｊ＞の抵抗値は２００Ωであるから、そこに１０ｍＡの電流を流したときに生じる電位降下は２Ｖになる。書き込み電源ＶＢＰの電圧を６Ｖとするならば、全体の３分の１のエネルギをビット線で消費することになる。これでは、アンチヒューズ素子７の組成を適切に変化させることができず、良好な電気特性を得ることができない。

これに対して、配線幅を４倍の２μｍにするならば、ビット線の抵抗値は５０Ωに抑えることができ、そこで生じる電位降下を５００ｍＶにまで軽減することが可能である。このように、書き込みビット線の配線幅を太くすることが求められ、それを限られた配線面積で実現するためには、書き込みビット線をシングルエンド構造とすることが有効である。

一方、読み出し動作において、メモリセル１から得られる読み出し電流が数μＡと小さいことから、その情報を高速に読み出すためには読み出しビット線の寄生容量を抑えることが要求される。さらに、読み出しビット線に生じる微小な電位差を高速に読み出すためには、参照電源を用いてその間に生じる電位差を増幅する差動増幅器の利用が不可欠である。例えば、配線幅０．２μｍ、配線長０．５ｍｍの読み出しビット線にメモリセル１が２５６個接続されていたとする。その読み出しビット線の寄生容量は２ｐＦに達する。情報が蓄えられたメモリセル１から得られる読み出し電流、すなわち、低抵抗状態のアンチヒューズ素子７の読み出し電流を２μＡとすると、ワード線を活性化してから１０ｎＳ後に読み出しビット線に現れる電位差は高々１０ｍＶに過ぎない。この電位差を検知するためには、１０ｍＶよりさらに正確に制御された参照電位が必要となる。その参照電位を得るために、読み出しビット線と同じ構造の参照ビット線を用意することが効果的である。しかし、専用の参照ビット線を用意するのでは面積効率が悪い。

そこで、本実施の形態の不揮発性半導体記憶装置では、読み出しビット線を対として２本用意し、偶数番目のメモリセル１を正の読み出しビット線ＲＢＬｔ＜ｊ＞に接続し、奇数番目のメモリセル１を補の読み出しビット線ＲＢＬｃ＜ｊ＞に接続することにより、参照ビット線を用意している。

偶数番目のメモリセル１が選択された場合には、補の読み出しビット線ＲＢＬｃ＜ｊ＞を参照電位として、正の読み出しビット線ＲＢＬｔ＜ｊ＞の電位差を検知する。逆に、奇数番目のメモリセル１が選択された場合には、正の読み出しビット線ＲＢＬｔ＜ｊ＞を参照電位として、補の読み出しビット線ＲＢＬｃ＜ｊ＞の電位差を検知する。この様に、一対の読み出しビット線ＲＢＬｔ＜ｊ＞、ＲＢＬｃ＜ｊ＞を敷設して互いの電位差を検知することによりメモリセル１から出る電気信号を増幅する手段はＤＲＡＭなどで一般的に用いられている。このような構造の場合、センスアンプ４に簡易な差動増幅器を用いることができる。

また、このような差動配線構造を採用することにより、一本の読み出しビット線に接続されるメモリセルの数が半減し、読み出しビット線の寄生容量を軽減する効果を期待することも出来る。前出の例では、接続されるメモリセル１の個数は２５６個の半分の１２８個になるため、その寄生容量は１．５ｐＦ程度にまで軽減される。この効果により、読み出しビット線に生じる電位差は１３ｍＶまで増加させることができる。

図３は第１の実施の形態で用いることができるセンスアンプ４の構成例を示している。このセンスアンプ４は、読み出しビット線対ＲＢＬｔとＲＢＬｃとを短絡し同電位に設定するためのイコライズ回路１２を備えている。イコライズ回路１２は、３つのｎ型ＭＯＳトランジスタ１２ａ、１２ｂ、１２ｃで構成される。トランジスタ１２ａは、読み出しビット線対ＲＢＬｔとＲＢＬｃとの間に接続され、トランジスタ１２ｂ、１２ｃはその一端をトランジスタ１２ａに接続されている。３つのトランジスタ１２ａ〜ｃは、そのゲートにセンスアンプ４を活性化させるためのセンスアンプ活性化信号ＳＡＥｎを印加される。また、トランジスタ１２ｂ、１２ｃは、その他端にイコライズ電源ＶＢＬＥＱを与えられる。

また、読み出しビット線対ＲＢＬｔとＲＢＬｃのそれぞれと接地電位との間には、ｎ型ＭＯＳトランジスタで構成される定電流バイアス回路１３ｔ、１３ｃが接続されている。

正の定電流バイアス回路１３ｔのゲートには後述する正のバイアス電流制御回路１４ｔから出力される制御信号が入力される。また、補の定電流バイアス回路１３ｃのゲートには後述する補のバイアス電流制御回路１４ｃから出力される制御信号が入力される。

正のバイアス電流制御回路１４ｔには、ロウアドレスの最下位信号ＲＡ＜０＞とセンスアンプ活性化信号ＳＡＥｎとを入力される。正のバイアス電流制御回路１４ｔは、偶数番目のメモリセル１が選択されたと判定されるとき、正の読み出しビット線ＲＢＬｔに対して１μＡのバイアス電流を流す機能を果たす。

また、補のバイアス電流制御回路１４ｃには、ロウアドレスの最下位信号ＲＡ＜０＞とセンスアンプ活性化信号ＳＡＥｎとが入力されている。補の定電流バイアス回路１３ｃは、奇数番目のメモリセル１が選択されたと判定されるとき、補の読み出しビット線ＲＢＬｃに対して１μＡのバイアス電流を流す機能を果たす。

このセンスアンプ４はさらに、差動増幅器１５を備えている。この差動増幅器１５は、ｐ型ＭＯＳトランジスタからなる定電流源１７と、ｐ型ＭＯＳトランジスタからなる差動入力素子１６ｔ、１６ｃと、ｐ型ＭＯＳトランジスタからなるｐ型ダイナミック負荷抵抗１７ｔ、１７ｃと、ｎ型のＭＯＳトランジスタからなるｎ型ダイナミック負荷抵抗１８ｔ、１８ｃとを備えている。

定電流源１７は、ソースに電源電圧Ｖｄｄを与えられ、ドレインは差動入力素子１６ｔ、１６ｃのソースに接続され、ゲートにはセンスアンプ活性化信号ＳＡＥｎを与えられるように構成されている。

差動入力素子１６ｔ、１６ｃのゲートは、それぞれ読み出しビット線対ＲＢＬｔ、ＲＢＬｃに接続されている。差動入力素子１６ｔ、１６ｃのドレインは、それぞれｐ型ダイナミック負荷抵抗１７ｔ、１７ｃの一端（ソース）に、ノードｎ１、ｎ２において接続されている。

ｐ型ダイナミック負荷抵抗１７ｔ、１７ｃの他端（ドレイン）は、それぞれｎ型ダイナミック負荷抵抗１８ｔ、１８ｃの一端（ドレイン）に、ノードｎ３、ｎ４において接続される。ｎ型ダイナミック負荷抵抗１８ｔ、１８ｃの他端（ソース）は接地されている。

ｐ型ダイナミック負荷抵抗１７ｔとｎ型ダイナミック負荷抵抗１８ｔの接続ノードｎ３（後述する信号Ｄｃの出力ノード）は、それぞれｐ型ダイナミック負荷抵抗１７ｃ、ｎ型ダイナミック負荷抵抗１８ｃのゲートに接続される。同様に、ｐ型ダイナミック負荷抵抗１７ｃとｎ型ダイナミック負荷抵抗１８ｃの接続ノードｎ４（後述する信号Ｄｔの出力ノード）は、それぞれｐ型ダイナミック負荷抵抗１７ｔ、ｎ型ダイナミック負荷抵抗１８ｔのゲートに接続される。

また、差動増幅回路１５は、各ノードｎ１〜ｎ４の電位を接地電位Ｖｓｓに初期化するためのディスチャージ回路１９ｔ１、１９ｔ２、１９ｃ１、１９ｃ２を備えている。各ディスチャージ回路１９ｔ１、１９ｔ２、１９ｃ１、１９ｃ２は、いずれもｎ型ＭＯＳトランジスタから構成され、ドレインを各ノードに接続され、ソースを接地電位に接続されている。これらのディスチャージ回路は、センスアンプ活性化信号ＳＡＥｎが“Ｈｉ”となることにより活性化される。

差動増幅器１５はセンスアンプ活性化信号ＳＡＥｎにより制御され、センスアンプ活性化信号ＳＡＥｎがＨｉ状態（非活性化状態）のとき、その内部状態が初期化される。その後、センスアンプ活性化信号ＳＡＥｎがＬｏｗ状態（活性化状態）になると、差動増幅器１５は、差動入力素子１６ｔ、１６ｃに接続された読み出しビット線ＲＢＬｔとＲＢＬｃの電位差を差動増幅して信号ＤｔとＤｃを出力する。

正の読み出しビット線ＲＢＬｔの電位が補の読み出しビット線ＲＢＬｃの電位より高い場合に信号ＤｔがＨｉ状態となり、逆の場合には信号ＤｃがＨｉ状態となる。この信号ＤｔとＤｃは、センスアンプ活性化信号ＳＡＥｎがＬｏｗ状態のときにのみ有効な信号であり、センスアンプ活性化信号ＳＡＥｎがＨｉ状態になると、両者ともＬｏｗ状態に初期化される。

このノードｎ３及びｎ４には、ラッチ回路２０が接続されている。ラッチ回路２０は、２つのＮＯＲ回路２０１、２０２を備え、一方の出力端子を他方の入力端子に相互接続することにより入力信号をラッチすることが可能に構成されている。

ラッチ回路２０の相補出力信号は、選択スイッチ２１に入力される。選択スイッチ２１は、論理ゲート２１１〜２１３を備えている。論理ゲート２１１は、一方の入力端子にラッチ回路２０の出力信号（正又は補）を、他方の入力端子にロウアドレスの最下位信号ＲＡ＜０＞を入力されている。論理ゲート２１２は、一方の入力端子にラッチ回路２０の出力信号（補又は正）を、他方の入力端子にロウアドレスの最下位信号ＲＡ＜０＞を入力されている。論理ゲート２１３は、論理ゲート２１１、２１２の出力信号の論理和を出力する。

選択スイッチ２１はロウアドレス最下位信号ＲＡ＜０＞がＬｏｗすなわち偶数番地のメモリセルが選択されている場合には、出力信号Ｑとして正論理のデータ（ラッチ回路２０のラッチデータに対応するデータ）を出力する。一方、ロウアドレス最下位信号ＲＡ＜０＞がＨｉのときすなわち奇数番地のメモリセルが選択されている場合には、選択スイッチ２１は出力信号Ｑとして負論理のデータ（ラッチ回路２０のラッチデータを反転したデータ）を出力する。

この選択スイッチ２１の機能により、偶数番地のメモリセル１、奇数番地のメモリセル１のいずれが選択された場合にも、当該メモリセル１を構成するアンチヒューズ素子７がプログラムされていないときには、出力信号ＱはＬｏｗすなわち０となる。一方、アンチヒューズ素子７がプログラムされているときには出力信号ＱはＨｉすなわち１となる。換言すると、この選択スイッチ２１が無い場合、出力信号Ｑ（ラッチ回路２０の出力信号）は、偶数番目の“１”を記憶したメモリセル１が読まれる場合と、奇数番目の“１”を記憶したメモリセル１が読まれる場合とで異なってしまうことになるが、選択スイッチ２１が設けられたことにより、そのような事態は回避されている。

図４にメモリセル１の他の構成例を示す。このメモリセル１の構造と図２でされるメモリセル１の構造のとの相違点は、アンチヒューズ素子７としてｎ型ＭＯＳトランジスタが使用されていることである。また、書き込み電圧ＶＢＰはゲート端子に印加され、ソース・ドレイン・基板は書き込み制御素子８に接続されている。この場合でも、ソース・ドレインとゲートとの間に高電圧を印加することにより、アンチヒューズ素子７のゲート絶縁膜を破壊して、データ書き込みを行なうことができる。

さらに、図５にメモリセル１の更に別の構成例を示す。このメモリセル１の構造と図４のメモリセル１の構造の違いは、書き込みビット線ＷＢＬに接続される書き込み制御素子８と書き込み選択素子９が複数並列に（図５では２個）接続されていることにある。複数の書き込み制御素子８と書き込み選択素子９とは、それぞれ書き込み制御信号ＷＥとワード線ＷＬとをゲートに共通に接続されている。これにより、図４のメモリセル１に比べ大きな電流駆動能力を得ることができる。

なお、図２及び図４に示されるメモリセル１においても、書き込み時により大きな電流駆動能力を得る必要があることから、書き込み制御素子８と書き込み選択素子９のトランジスタサイズは、バリア素子１０と読み出し選択素子１１のトランジスタサイズに比べて大きく設定することが好ましい。

図６Ａ、６Ｂ及び６Ｃに、図５に示されるメモリセル１のレイアウトを示す。このメモリセルは、図６Ａに示されるように、下層側（半導体基板側）から上層に向けて、次の６層を順に形成して構成される。
（１）アクティブエリアＡＡ；
（２）ゲート配線ＧＣ；
（３）アクティブエリアＡＡ又はゲート配線ＧＣと１層目の金属配線Ｍ１とを接続するコンタクトホールＣＤ；
（４）１層目の金属配線Ｍ１；
（５）２層目の金属配線Ｍ２と１層目の金属配線Ｍ１を接続するビアＶ１； 及び
（６）２層目の金属配線Ｍ２
図６Ａにおいて、太い点線は１つのメモリセル１が形成される領域を示している。

図６Ｂは、上層の金属配線Ｍ２、及びビアＶ１のみを除去した状態でのレイアウトを示し、図６Ｃは、金属配線Ｍ２及びビアＶ１のみのレイアウトを示している。

図６Ｂでは、図５に示すアンチヒューズ素子７、トランジスタ８〜１１の形成位置を対応する番号により示している。なお、バルク端子は全てのトランジスタの下層に全面に分布しているが、図６Ａ〜Ｃには図示されていない。

次に、各層の構成を説明する。

アクティブエリアＡＡは半導体基板上に形成された各種トランジスタの半導体拡散領域となる領域であり、ここでは、ビット線ＷＢＬ、ＲＢＬの長手方向（カラム方向）を長手方向として連続的に形成されている。隣接するアンチヒューズ素子７、及びトランジスタ８−１１のソース／ドレインは互いに領域を共有しており、アクティブエリアＡＡは一連の形状となっている。

ゲート配線ＧＣは、ワード線ＷＬｐ＜ｉ＞や、書き込み制御信号ＷＥ、バリア電源ＶＢＰを形成するための配線として利用される。これらは、アクティブエリアＡＡ上にゲート絶縁膜を介して形成される。アクティブエリアＡＡとゲート配線ＧＣが重複する重複領域は、アンチヒューズ素子７、及び各種トランジスタ８〜１１のチャネル領域となり、この重複領域に隣接するアクティブエリアＡＡはアンチヒューズ素子７及び各トランジスタ８〜１１のソース／ドレイン領域になる。なお、書き込み電源ＶＢＰ用のゲート配線ＧＣの両側のアクティブエリアＡＡは、金属配線Ｍ１とコンタクトホールＣＤとによって短絡され、さらに図示しないバルク端子が短絡されることによりアンチヒューズ素子７が形成されている。短絡されたアクティブエリアＡＡは、これを共有する書き込み制御素子８に接続されている。

書き込み制御素子８、及び書き込み選択素子９は、アンチヒューズ素子７を挟んで両側の広い領域に設けられている。一方、バリア素子１０および読み出し選択素子１１は、アクティブエリアＡＡの狭領域に形成されている。書き込み制御素子８および書き込み選択素子９のチャネルサイズは、バリア素子１０および読み出し選択素子１１のチャネルサイズに比べて８倍程度の大きさになっている。

メモリセル１は、ビット線方向（図６Ａ〜Ｃ中左右方向）において、書き込み電源ＶＢＰのゲート配線ＧＣを挟んで線対称に配列されている。左右に隣接するメモリセル１のアクティブエリアＡＡは共有され、アクティブエリアＡＡは横方向に一連の形状となり、これにより実装密度の向上させることができる。

また、ワード線方向（同上下方向、行方向）において、読み出しビット線ＲＢＬｔ＜ｊ−１＞、ＲＢＬｔ＜ｊ＞を挟んで対向配置されたメモリセル１も、互いに線対称の関係に配置されている。例えばゲート配線ＧＣは上下方向に一連の形状となっており、そのゲート配線ＧＣにより、ワード線（ＷＬｐ＜ｉ＞）が縦方向に敷設されている。なお、ワード線（ＷＬｐ＜ｉ＞）のアドレスの順番は一様でない。これもまた、アクティブエリアＡＡおよびゲート配線ＧＣを隣接するメモリセル１間で共有化することにより、アクティブエリアＡＡおよびゲート配線ＧＣを一連の形状として、実装密度を向上することができる。

また、書き込み制御信号ＷＥおよびバリア電源ＶＢＴは金属配線Ｍ１によって、縦方向に敷設され、それぞれ書き込み制御素子８およびバリア素子１０のゲート端子に接続されている。さらに、書き込み電源ＶＢＰと書き込み制御信号ＷＥとバリア電源ＶＢＴとは金属配線層Ｍ２によって横方向にも敷設されており、縦方向配線と横方向配線はそれぞれの交点で接続されている。特に書き込み電源ＶＢＰの格子状構造は、書き込み動作時における大電流を効率的に流す効果をもたらす。

図６Ｃに示すように、４本の書き込みビット線ＷＢＬｎ＜ｊ＞は、４対の読み出しビット線ＲＢＬｔ＜ｊ＞、ＲＢＬｃ＜ｊ＞のそれぞれの間に挟まるように、金属配線Ｍ２を横方向に敷設して構成されている。ここで、書き込みビット線ＷＢＬｎ＜ｊ＞と読み出しビット線ＲＢＬｔ＜ｊ＞およびＲＢＬｃ＜ｊ＞の配線幅は１２：１程の比率になっていることが分かる。この構成によれば、書き込みビット線に対する低抵抗の要求と読み出しビット線の寄生抵抗低減の要求という相入れない要求を同時に満たすことができる。すなわち、書き込み時の大電流を供給することが可能となり、良好な書き込み状態を形成することが出来る一方、さらに、読み出し時の微小電流を効率的に増幅することができ、高速で且つ正確な読み出し特性を得ること出来る。

［第２の実施の形態］
図７に本発明の第２の実施の形態を示す。第１の実施の形態と同一の構成要素については図面において同一の符号を付し、その詳細な説明は省略する。

第１の実施の形態との相違点は、ワード線として書き込みワード線ＷＷＬｐ＜ｉ＞と読み出しワード線ＲＷＬｐ＜ｉ＞の２種類が敷設され、それぞれメモリセル１の書き込み選択端子ＷＷＬと読み出し選択端子ＲＷＬに接続されている点である。書き込みワード線ＷＷＬｐ＜ｉ＞は書き込み動作において、ロウアドレス信号ＲＡ＜２：０＞により任意の一行が活性化されるものである。一方、読み出しワード線ＲＷＬｐ＜ｉ＞は読み出し動作において、ロウアドレス信号ＲＡ＜２：０＞により任意の一行が活性化される読み出しワード線である。

このように本実施の形態では、書き込み動作／読み出し動作という２つの動作状態にしたがって異なるワード線を活性化する。このため、ロウデコーダ３には書き込み動作を指示する書き込み制御信号ＷＥが供給される。それ以外の動作については、第１の実施の形態と同様であるので、動作に関する詳細な説明は省略する。

図８に第２の実施の形態で用いることが出来るメモリセル１の一構成例を示す。図８のメモリセル１は、アンチヒューズ素子７、書き込み選択素子９、２つのバリア素子１０、読み出し選択素子１１を備えている。１つのバリア素子１０と書き込み選択素子９とが、アンチヒューズ素子７と書き込みビット線ＷＢＬｎとの間に直列接続されている。また、もう１つのバリア素子１０と読み出し選択素子１１とが、アンチヒューズ素子７と読み出しビット線ＲＢＬｎとの間に直列接続されている。

書き込み選択素子９は、前述の書き込みワード線ＷＷＬｐをそのゲートに接続され書き込み時に選択的に導通状態となる。読み出し選択素子１１は、前述の読み出しワード線ＲＷＬｐをそのゲートに接続され読み出し時に選択的に導通状態となる。

またバリア素子１０は、高電圧ストレスが書き込み選択素子９および読み出し選択素子１１に印加されることを防ぐ目的で設けられており、そのゲートにバリア電源ＶＢＰを接続されている。

なお、各素子７及び素子９〜１１１として様々な半導体素子を使用することができる。特にアンチヒューズ素子７については、高電圧や高電流によるストレス印加の前後で、その電気特性が変化する半導体素子ならばどのようなものでも構わない。

図９に第２の実施の形態で用いることが出来るメモリセル１の別の詳細な例を示す。図９との違いは、高電圧ストレスが書き込み選択素子９および読み出し選択素子１１に印加されることを防ぐバリア素子１０が両素子９、１１により共有されているところである。
また、図１０に第２の実施の形態で用いることが出来るメモリセル１のさらに別の構成例を示す。この例では、図８や図９に示したバリア素子１０が省略され、書き込み選択素子９および読み出し選択素子１１が、直接アンチヒューズ素子７に接続されている。書き込み動作時に印加される高電圧ストレスに素子８、９が十分に耐えられるのであれば、このような構成を採用することが可能である。

［第３の実施の形態］
図１１に本発明の第３の実施の形態を示す。第２の実施の形態との違いは、ワード線ＷＷＬｐ＜ｉ＞、ＲＷＬｐ＜ｉ＞と平行に、書き込み電圧ＰＷＬを選択されたメモリセル１に選択的に供給するための行電源線ＰＷＬｐ＜ｉ＞を設けている点である。その他同様の構成要素については、図面において同じ番号を付し、構成に関する詳細な説明を省略する。

図１２に第３の実施の形態で用いることが出来るメモリセル１の詳細な例を示す。図１２のメモリセル１はアンチヒューズ素子７と、書き込み時に選択的に導通状態となる書き込み選択素子９と読み出し時に選択的に導通状態となる読み出し選択素子１１により構成される。

アンチヒューズ素子７の一方の端子は行電源端子ＰＷＬに接続されており、行電源端子ＰＷＬは図１１において、行電源線ＰＷＬｐ＜ｉ＞に接続されている。アンチヒューズ素子７のもう一方の端子は、書き込み選択素子９を介して書き込みビット線ＷＢＬｎに接続されており、同様に、読み出し選択素子１１を介して読み出しビット線ＲＢＬｎに接続されている。

書き込み選択素子９のゲートには、書き込みワード線ＷＷＬｐ＜ｉ＞のいずれかが接続されており、読み出し選択素子１１のゲートには、読み出しワード線ＲＷＬｐ＜ｉ＞が接続されている。

図１１の行電源線ＰＷＬｐ＜ｉ＞と書き込みワード線ＷＷＬｐ＜ｉ＞と読み出しワード線ＲＷＬｐ＜ｉ＞とは、ロウアドレス信号（ＲＡ＜２：０＞）により任意の一行が活性化される。ただし、その電位は書き込み動作と読み出し動作により異なる。各行信号を必要な電位とするために、ロウデコーダ３には書き込み電源ＶＢＰ、バリア電源ＶＢＴ、ロジック電源ＶＤＤの３つの電源が供給されている。ロジック電源ＶＤＤは、ロジック回路に供給される電源であり、それらを構成する半導体素子の寿命が保証される電圧である。

この第３の実施の形態におけるデータ書き込み動作および読み出し動作は次のような手順により行われる。

まず、書き込み動作開始前のスタンドバイ状態では、全てのワード線ＰＷＬｐ＜ｉ＞、ＷＷＬｐ＜ｉ＞、ＲＷＬｐ＜ｉ＞はスタンドバイ電流削減の目的から好ましくは０Ｖとされる。少なくとも、素子信頼性を保証するため、行電源線ＰＷＬｐ＜ｉ＞はロジック電源ＶＤＤ以下である必要がある。

書き込み時において、行電源線ＰＷＬｐ＜ｉ＞のうち、非選択の行電源線を０Ｖとし、選択された行電源線を書き込み電源ＶＢＰとする。また、書き込みワード線ＷＷＬｐ＜ｊ＞のうち、非選択の書き込みワード線を０Ｖとし、選択された書き込みワード線をバリア電源ＶＢＴとする。

さらに、読み出しワード線ＲＷＬｐ＜ｉ＞についても、読み出し選択素子１１を保護する目的のため、非選択の読み出しワード線を０Ｖとし、選択された読み出しワード線をバリア電源ＶＢＴとする。この状態において、書き込みビット線ＷＢＬｎ＜ｊ＞をバリア電源ＶＢＴ電位に保ち、読み出しビット線ＲＢＬｔ＜ｊ＞又はＲＢＬｃ＜ｊ＞をバリア電源ＶＢＴ、もしくは、ハイインピーダンス状態に保つことにより、全てのメモリセル１を構成するアンチヒューズ素子７およびその他の素子９、１１は破壊を回避して安全に保たれる。

次に、情報を書き込む必要のあるメモリセル１に接続されている書き込みビット線ＷＢＬｎ＜ｊ＞を０Ｖにする。同時に、情報を書き込む必要のあるメモリセル１に接続されている書き込みビット線ＲＢＬｔ＜ｊ＞もしくはＲＢＬｃ＜ｊ＞を、０Ｖもしくはハイインピーダンス状態とする。この動作により、メモリセル１に対して選択的に情報を書き込むことができる。

読み出し時においては、行電源線ＰＷＬｐ＜ｉ＞のうち、非選択の行電源線を０Ｖとし、選択された行電源線をロジック電源ＶＤＤとする。また、読み出しワード線ＲＷＬｐ＜ｉ＞についても、非選択の読み出しワード線を０Ｖとし、選択された読み出しワード線をバリア電源ＶＢＴとする。このとき、書き込みワード線ＷＷＬｐ＜ｉ＞は、選択か非選択か拘らず０Ｖとし、非活性化状態に保持する。この動作により、選択的にメモリセル１から読み出しビット線ＲＢＬｔ＜ｊ＞およびＲＢＬｃ＜ｊ＞に情報を読み出すことができる。また、その際、この半導体記憶装置を構成する全ての素子に対して、過剰なストレスを与えることがない。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施形態において、メモリセルを構成する素子８〜１１はｎ型ＭＯＳトランジスタであるが、これをｐ型のＭＯＳトランジスタにより構成し、ロウデコーダ３及び書き込みバッファ５をそれに伴う回路構成に変更してもよい。また、書き込み電源ＶＢＰ及びバリア電源ＶＢＴを接地電位０Ｖより低い、高電圧の負電位としてもよい。

本発明の第１の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す。 第１の実施の形態のメモリセル１の構成例を示す。 図１のセンスアンプ４の構成例を示す。 第１の実施の形態のメモリセル１の構成例を示す。 第１の実施の形態のメモリセル１の構成例を示す。 第１の実施の形態のメモリセルアレイ２のレイアウトの一例を示す。 第１の実施の形態のメモリセルアレイ２のレイアウトの一例を示す。 第１の実施の形態のメモリセルアレイ２のレイアウトの一例を示す。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す。 第２の実施の形態のメモリセル１の構成例を示す。 第２の実施の形態のメモリセル１の構成例を示す。 第２の実施の形態のメモリセル１の構成例を示す。 本発明の第３の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す。 第３の実施の形態のメモリセル１の構成例を示す。

符号の説明

１・・・メモリセル
２・・・ メモリセルアレイ
３・・・ 行デコーダ
４・・・ センスアンプ
５・・・ 書き込みバッファ
６・・・データバッファ
７・・・アンチヒューズ素子
８・・・ 書き込み制御素子
９・・・書き込み選択素子
１０・・・ バリア素子
１１・・・ 読み出し選択素子

Claims (5)

1. メモリセルをマトリクス状に配置して構成されるメモリセルアレイと、
   前記メモリセルを行方向において選択するため前記メモリセルアレイに配列された複数のワード線と、
   前記メモリセルからのデータ読み出しを行うため前記ワード線と直交する方向に配列された読み出しビット線対と、
   前記メモリセルへのデータ書き込みを行うため前記ワード線と直交する方向に配列された書き込みビット線と、
   前記読み出しビット線対に生じる電位差を増幅するセンスアンプと
   を備え、
   前記読み出しビット線対を構成する正補の読み出しビット線のうち、いずれか一方が偶数番地のワード線に接続された前記メモリセルに接続される一方、他方が奇数番地のワード線に接続された前記メモリセルに接続された
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記センスアンプの出力信号をラッチするラッチ回路と、
   前記ラッチ回路がラッチしたラッチ信号及びロウアドレス信号を入力させて、前記ロウアドレス信号が偶数番目のメモリセルを示す場合と、前記ロウアドレス信号が奇数番目のメモリセルを示す場合とで、前記ラッチ信号を反転させて出力する選択スイッチと
   を更に備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記書き込みビット線は、対応する前記読み出しビット線対に挟まれるように形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記メモリセルは、書き込み電源に一端を接続されこの一端と他端との間に印加される電圧による絶縁破壊の有無によりデータを記憶するアンチヒューズ素子と、
   前記アンチヒューズ素子の他端と前記書き込みビット線との間に接続され前記ワード線の選択により導通状態となる書き込み選択トランジスタと、
   前記アンチヒューズ素子の他端と前記読み出しビット線との間に接続され前記ワード線の選択により導通状態となる読み出し選択トランジスタと
   を少なくとも備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記ワード線は、データ書き込み時に選択される書き込みワード線と、データ読み出し時に選択される読み出しワード線とを含み、
   前記書き込み選択トランジスタは、前記書き込みワード線の選択により導通するようにされ、前記読み出し選択トランジスタは、前記読み出しワード線の選択により導通するようにされた
   ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
   
   
   

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