JP2012195038A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体基板の表面の空き領域が少ない半導体記憶装置を提供する。
【解決手段】このＭＲＡＭの各メモリセルＭＣは、磁気抵抗素子１８と２つのアクセストランジスタ１９ａ，１９ｂを含み、トランジスタ１９ａ，１９ｂのドレインを磁気抵抗素子１８を介して対応のビット線ＢＬに接続し、それらのゲートを対応のワード線ＷＬに接続し、それらのソースをそれぞれソース線ＳＬおよび補助配線ＡＬに接続する。したがって、アクセストランジスタ１９ｂのソースとＤＬドライバ１４に含まれるドライバトランジスタ２３のソースとを共通化することができ、シリコン基板３１の表面の空き領域を減らすことができる。
【選択図】図３

Description

この発明は半導体記憶装置に関し、特に、磁気的にデータ信号を記憶するメモリセルを備えた半導体装置に関する。

近年、低消費電力で不揮発的なデータの記憶が可能な半導体記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）が注目されている（たとえば、非特許文献１参照）。

ＭＲＡＭは、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線とを含む。各メモリセルは、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、対応のビット線と基準電圧のラインとの間に磁気抵抗素子と直列接続され、そのゲートが対応のワード線に接続されたアクセストランジスタとを有する。

書込動作時は、選択されたディジット線に磁化電流を流して、そのディジット線に対応する各メモリセルの磁気抵抗素子を半選択状態にするとともに、選択されたビット線にデータ信号の論理に応じた方向の書込電流を流して、選択されたディジット線とビット線の交差部に配置されたメモリセルの磁気抵抗素子にデータ信号を書込む。

読出動作時は、選択されたワード線を選択レベルにして、そのワード線に対応する各メモリセルのアクセストランジスタを導通させ、選択されたビット線に書込動作時よりも十分に低い電圧を印加し、そのビット線を介して選択されたメモリセルの磁気抵抗素子に流れる電流を検出し、その検出結果に基づいてその磁気抵抗素子の記憶データを読み出す。

また、２つのメモリブロックと２つのディジット線ドライバを備え、各ディジット線ドライバは各ディジット線に対応して設けられたドライバトランジスタを含むＭＲＡＭにおいて、一方のメモリブロックに対応するドライバトランジスタを他方のメモリブロック内に配置し、他方のメモリブロックに対応するドライバトランジスタを一方のメモリブロック内に配置したものもある。このＭＲＡＭでは、アクセストランジスタのサイズを適正化し、空いた領域にドライバトランジスタを配置することにより、レイアウト面積の縮小化を図ることができる（たとえば、特許文献１参照）。

特開２０１０−６７３０９号公報

2004 Symposium on VLSI Circuits Digest of Technical Papers p.450-453 A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture

しかし、特許文献１では、その図６に示されるように、シリコン基板の表面にドライバトランジスタおよびアクセストランジスタのどちらにも使えない空き領域が発生し、ドライバトランジスタおよびアクセストランジスタのサイズを十分に大きくすることができないと言う問題があった。

ドライバトランジスタのサイズが小さいと、磁化電流が不足して歩留が低下してしまう。また、アクセストランジスタのサイズが小さいと、読出動作時において磁気抵抗素子に直列接続される寄生抵抗値が増加し、アクセス時間が長くなって読出性能の劣化やマージン不足を引き起こす。

それゆえに、この発明の主たる目的は、半導体基板の表面の空き領域が少ない半導体記憶装置を提供することである。

この発明に係る半導体記憶装置は、半導体基板の表面に形成された半導体記憶装置であって、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線と、それぞれ複数のディジット線に対応して設けられた複数の補助配線とを含むメモリアレイを備えたものである。各ディジット線の一方端は対応の補助配線に接続される。各メモリセルは、その第１の電極が対応のビット線に接続され、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、それらのドレインがともに磁気抵抗素子の第２の電極に接続され、それらのソースがそれぞれ基準電圧のラインおよび対応の補助配線に接続され、それらのゲートがともに対応のワード線に接続された第１および第２のアクセストランジスタとを有する。この半導体記憶装置は、さらに、複数のメモリセルのうちの選択されたメモリセルにデータ信号を書込む書込回路を備える。この書込回路は、複数のディジット線のうちの選択されたディジット線の他方端と選択されたディジット線に対応する補助配線との間に所定の電圧を印加して磁化電流を流し、選択されたディジット線に対応する各メモリセルの磁気抵抗素子を半選択状態にするディジット線ドライバと、複数のビット線のうちの選択されたビット線にデータ信号に応じた方向の書込電流を流すビット線ドライバとを含む。

この発明に係る半導体記憶装置では、各メモリセルが第１および第２のアクセストランジスタを含み、第１のアクセストランジスタのソースが基準電圧のラインに接続され、第２のアクセストランジスタのソースが対応の補助配線に接続される。したがって、第２のアクセストランジスタのソースとディジット線ドライバに含まれるドライバトランジスタのソースとを共通化することができ、ドライバトランジスタおよびアクセストランジスタのどちらにも使えない空き領域を減らすことができる。よって、ドライバトランジスタおよびアクセストランジスタのサイズを大きくすることができ、歩留および読出性能の向上を図ることができる。

この発明の実施の形態１によるＭＲＡＭの構成を示すブロック図である。 図１に示したＭＲＡＭの要部を示すブロック図である。 図２に示したメモリブロックおよびＤＬドライバの一部分の構成を示す回路図である。 図２に示したメモリブロックおよびＤＬドライバの残りの部分の構成を示す回路図である。 図２に示したＢＬドライバの構成を示す回路図である。 図３に示したメモリセルおよびトランジスタのレイアウトを示す図である。 この発明の実施の形態２によるＭＲＡＭのメモリブロックおよびＤＬドライバの一部分の構成を示す回路図である。 図７に示したメモリブロックおよびＤＬドライバの残りの部分の構成を示す回路図である。 図７に示したメモリセルのレイアウトを示す図である。

［実施の形態１］
本発明の実施の形態１によるＭＲＡＭは、図１に示すように、メモリアレイ１、行デコーダ２、列デコーダ３、書込回路４、および読出回路５を備える。メモリアレイ１は、２つのメモリブロックＭＢ１，ＭＢ２を含む。メモリブロックＭＢ１，ＭＢ２の各々は、複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルを含む。

行デコーダ２は、行アドレス信号に従って、メモリブロックＭＢ１，ＭＢ２のうちのいずれかのメモリブロックＭＢと、そのメモリブロックＭＢの複数行のうちのいずれかの行を選択する。列デコーダ３は、列アドレス信号に従って、メモリブロックＭＢ１，ＭＢ２のうちの行デコーダ２によって選択されたメモリブロックＭＢの複数列のうちのいずれかの列を選択する。

書込回路４は、書込動作時に、デコーダ２，３によって選択されたメモリブロックＭＢのメモリセルにデータ信号を書込む。読出回路５は、読出動作時に、デコーダ２，３によって選択されたメモリブロックＭＢのメモリセルからデータ信号を読み出す。

図２は、図１に示したＭＲＡＭの要部を示すブロック図である。図２において、メモリブロックＭＢ１，ＭＢ２の各々は、複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数行に対応して設けられた複数のディジット線ＤＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬとを含む。

各メモリセルＭＣは、図３に示すように、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子１８と、アクセストランジスタ（ＮチャネルＭＯＳトランジスタ）１９ａ，１９ｂとを含む。アクセストランジスタ１９ａ，１９ｂのゲートは対応のワード線ＷＬに接続され、それらのソースはそれぞれソース線ＳＬおよび補助配線ＡＬに接続され、それらのドレインはともに磁気抵抗素子１８を介して対応のビット線ＢＬに接続される。ソース線ＳＬは接地電圧ＶＳＳを受ける。補助配線ＡＬは、読出動作時は接地電圧ＶＳＳを受け、書込動作時は選択的に接地電圧ＶＳＳを受ける。補助配線ＡＬについては、後で詳細に説明する。

図２に戻って、メモリブロックＭＢ１に対応してＤＬドライバ１０、ＢＬドライバ１１，１２、およびＷＬドライバ１３が設けられ、メモリブロックＭＢ２に対応してＤＬドライバ１４、ＢＬドライバ１５，１６、およびＷＬドライバ１７が設けられる。ＤＬドライバ１０，１４およびＢＬドライバ１１，１２，１５，１６は図１の書込回路４に含まれ、ＷＬドライバ１３，１７は図１の読出回路５に含まれる。

ＤＬドライバ１０は、書込動作時に、行デコーダ２によって対応のメモリブロックＭＢ１が選択されたことに応じて活性化され、行デコーダ２によって選択された行のディジット線ＤＬに磁化電流を流して、そのディジット線ＤＬに対応する各メモリセルＭＣの磁気抵抗素子１８を半選択状態にする。

ＤＬドライバ１４は、書込動作時に、行デコーダ２によって対応のメモリブロックＭＢ２が選択されたことに応じて活性化され、行デコーダ２によって選択された行のディジット線ＤＬに磁化電流を流して、そのディジット線ＤＬに対応する各メモリセルＭＣの磁気抵抗素子１８を半選択状態にする。

ＢＬドライバ１１，１２は、書込動作時に、行デコーダ２によって対応のメモリブロックＭＢ１が選択されたことに応じて活性化され、列デコーダ３によって選択されたビット線ＢＬに書込データ信号の論理に応じた方向の電流を流して、半選択状態にされた複数の磁気抵抗素子１８のうちのそのビット線ＢＬに対応する磁気抵抗素子１８にデータ信号を書込む。

ＢＬドライバ１５，１６は、書込動作時に、行デコーダ２によって対応のメモリブロックＭＢ２が選択されたことに応じて活性化され、列デコーダ３によって選択されたビット線ＢＬに書込データ信号の論理に応じた方向の電流を流して、半選択状態にされた複数の磁気抵抗素子１８のうちのそのビット線ＢＬに対応する磁気抵抗素子１８にデータ信号を書込む。

ＷＬドライバ１３，１７は、読出動作時に、行デコーダ２によって選択されたメモリブロックＭＢの選択されたワード線ＷＬを選択レベルの「Ｈ」レベルにし、そのワード線ＷＬに対応する各メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂを導通させる。読出回路５は、列デコーダ３によって選択されたビット線ＢＬから接地電圧ＶＳＳのラインに流れる電流を検出し、その検出結果に基づいて選択されたメモリセルＭＣの磁気抵抗素子１８の記憶データを読み出す。

図３および図４は、メモリブロックＭＢ１，ＭＢ２およびＤＬドライバ１０，１４の構成およびレイアウトを示す図である。図３および図４において、メモリブロックＭＢ１，ＭＢ２の各々は、４行４列のメモリセルＭＣを含む。実際には、メモリブロックＭＢ１，ＭＢ２の各々は多数のメモリセルＭＣを含むが、図面の簡単化を図るため、４行４列のメモリセルＭＣが示されている。

各行に対応してワード線ＷＬ、ディジット線ＤＬ、ソース線ＳＬ、補助配線ＡＬ、およびゲート線ＧＬが設けられ、各列に対応してビット線ＢＬが設けられる。各ワード線ＷＬは、複数のリング部を含む。複数のリング部は、それぞれ対応の行の複数のメモリセルＭＣに対応して配置される。ワード線ＷＬの各リング部は、対応のメモリセルＭＣの２つのアクセストランジスタ１９ａ，１９ｂの共通のゲートを構成している。

各ディジット線ＤＬは、対応の行の複数の磁気抵抗素子１８に沿うように配置されている。メモリブロックＭＢ１の各ディジット線ＤＬの一方端はノードＮ１に接続され、その他方端はメモリブロックＭＢ２の対応の行の補助配線ＡＬに接続されている。メモリブロックＭＢ２の各ディジット線ＤＬの一方端はノードＮ２に接続され、その他方端はメモリブロックＭＢ１の対応の行の補助配線ＡＬに接続されている。

また、各ソース線ＳＬは、対応のメモリセル行の一方側（図中の右側）に配置され、対応の各メモリセルＭＣのアクセストランジスタ１９ａのソースに接続されている。また、ソース線ＳＬは、図中の左端のメモリセル行の他方側（図中の左側）にも配置される。各ソース線ＳＬは、接地電圧ＶＳＳを受ける。また、各補助配線ＡＬは、対応のメモリセル行の他方側（図中の左側）に配置され、対応の各メモリセルＭＣのアクセストランジスタ１９ｂのソースに接続されている。

すなわち、各メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂのゲートは対応のワード線ＷＬに接続され、それらのドレインはともに磁気抵抗素子１８を介してビット線ＢＬに接続され、それらのソースはそれぞれ対応のソース線ＳＬおよび補助配線ＡＬに接続される。

ＤＬドライバ１０は、ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＱ１、各行に対応して設けられたドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）２０、およびメモリブロックＭＢ２の各メモリセルＭＣに対応して設けられたドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）２１を含む。

ＰチャネルＭＯＳトランジスタＰ１は、電源電圧ＶＤＤ１のラインとノードＮ１との間に接続され、そのゲートは信号ＤＬＥ１ｎを受ける。ＮチャネルＭＯＳトランジスタＱ１は、ノードＮ１と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは信号ＤＬＥ１を受ける。

ドライバトランジスタ２０は、メモリブロックＭＢ１，ＭＢ２間のメモリブロックＭＢ１側の領域Ａ１に配置される。ドライバトランジスタ２０のドレインはメモリブロックＭＢ１の対応のディジット線ＤＬの他方端に接続され、そのソースは接地電圧ＶＳＳを受け、そのゲートはメモリブロックＭＢ２の対応のゲート線ＧＬに接続される。ドライバトランジスタ２１は、メモリブロックＭＢ２内の対応のメモリセルＭＣの他方側（図中の左側）に配置され、補助配線ＡＬとソース線ＳＬの間に接続され、そのゲートは対応のゲート線ＧＬに接続される。

なお、隣接する２本のソース線ＳＬ同士を複数箇所で接続することにより、ソース線ＳＬの抵抗値を小さくすることができる。この場合、ソース線ＳＬと直交し、かつソース線ＳＬと異なる配線層で形成された配線でソース線ＳＬ同士を接続することが好ましい。

信号ＤＬＥ１ｎ，ＤＬＥ１がともに「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタＰ１が導通するとともにＮチャネルＭＯＳトランジスタＱ１が非導通になり、ノードＮ１に電源電圧ＶＤＤ１が与えられる。また、メモリブロックＭＢ２の複数のゲート線ＧＬのうちのいずれかのゲート線ＧＬが選択レベルの「Ｈ」レベルにされると、そのゲート線ＧＬに対応するドライバトランジスタ２０，２１が導通する。これにより、電源電圧ＶＤＤ１のラインから、そのゲート線ＧＬに対応するメモリブロックＭＢ１のディジット線ＤＬおよびドライバトランジスタ２０，２１を介して接地電圧ＶＳＳのラインに磁化電流が流れる。

ＤＬドライバ１４は、ＰチャネルＭＯＳトランジスタＰ２、ＮチャネルＭＯＳトランジスタＱ２、各行に対応して設けられたドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）２２、およびメモリブロックＭＢ１の各メモリセルＭＣに対応して設けられたドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）２３を含む。

ＰチャネルＭＯＳトランジスタＰ２は、電源電圧ＶＤＤ１のラインとノードＮ２との間に接続され、そのゲートは信号ＤＬＥ２ｎを受ける。ＮチャネルＭＯＳトランジスタＱ２は、ノードＮ２と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは信号ＤＬＥ２を受ける。

ドライバトランジスタ２２は、メモリブロックＭＢ１，ＭＢ２間のメモリブロックＭＢ２側の領域Ａ２に配置される。ドライバトランジスタ２２のドレインはメモリブロックＭＢ２の対応のディジット線ＤＬの他方端に接続され、そのソースは接地電圧ＶＳＳを受け、そのゲートはメモリブロックＭＢ１の対応のゲート線ＧＬに接続される。ドライバトランジスタ２３は、メモリブロックＭＢ１内の対応のメモリセルＭＣの他方側（図中の左側）に配置され、補助配線ＡＬとソース線ＳＬの間に接続され、そのゲートは対応のゲート線ＧＬに接続される。

信号ＤＬＥ２ｎ，ＤＬＥ２がともに「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタＰ２が導通するとともにＮチャネルＭＯＳトランジスタＱ２が非導通になり、ノードＮ２に電源電圧ＶＤＤ１が与えられる。また、メモリブロックＭＢ１の複数のゲート線ＧＬのうちのいずれかのゲート線ＧＬが選択レベルの「Ｈ」レベルにされると、そのゲート線ＧＬに対応するドライバトランジスタ２２，２３が導通する。これにより、電源電圧ＶＤＤ１のラインから、そのゲート線ＧＬに対応するメモリブロックＭＢ２のディジット線ＤＬおよびドライバトランジスタ２２，２３を介して接地電圧ＶＳＳのラインに磁化電流が流れる。

図５は、ＢＬドライバ１１，１２の構成を示す回路図である。図５において、ＢＬドライバ１１は、各ビット線ＢＬに対応して設けられたインバータ２５を備える。インバータ２５は、ＰチャネルＭＯＳトランジスタ２６およびＮチャネルＭＯＳトランジスタ２７を含む。ＰチャネルＭＯＳトランジスタ２６は、電源電圧ＶＤＤ２のラインと対応のビット線ＢＬの一方端との間に接続され、そのゲートは信号φ１を受ける。ＮチャネルＭＯＳトランジスタ２７は、対応のビット線ＢＬの一方端と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは信号φ１を受ける。

ＢＬドライバ１２は、各ビット線ＢＬに対応して設けられたインバータ２８を備える。インバータ２８は、ＰチャネルＭＯＳトランジスタ２９およびＮチャネルＭＯＳトランジスタ３０を含む。ＰチャネルＭＯＳトランジスタ２９は、電源電圧ＶＤＤ２のラインと対応のビット線ＢＬの他方端との間に接続され、そのゲートは信号φ２を受ける。ＮチャネルＭＯＳトランジスタ３０は、対応のビット線ＢＬの他方端と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは信号φ２を受ける。

スタンバイ時は、信号φ１，φ２はともに「Ｈ」レベルにされている。これにより、トランジスタ２６，２９が非導通になり、トランジスタ２７，３０が導通し、各ビット線ＢＬは「Ｌ」レベルに保持される。

書込動作時において書込データ信号が「Ｈ」レベルの場合は、たとえば、選択された列の信号φ１が「Ｌ」レベルに立ち下げられる。これにより、その列のトランジスタ２６が導通するとともにトランジスタ２７が非導通になり、電源電圧ＶＤＤ２のラインからトランジスタ２６、ビット線ＢＬ、およびＮチャネルＭＯＳトランジスタ３０を介して接地電圧ＶＳＳのラインに書込電流が流れる。

書込データ信号が「Ｌ」レベルの場合は、たとえば、選択された列の信号φ２が「Ｌ」レベルに立ち下げられる。これにより、その列のトランジスタ２９が導通するとともにトランジスタ３０が非導通になり、電源電圧ＶＤＤ２のラインからトランジスタ２９、ビット線ＢＬ、およびＮチャネルＭＯＳトランジスタ２７を介して接地電圧ＶＳＳのラインに書込電流が流れる。ＢＬドライバ１５，１６は、それぞれＢＬドライバ１１，１２と同じ構成である。

次に、図１〜図５に示したＭＲＡＭの動作について説明する。読出動作時およびスタンバイ動作時においては、図３および図４の信号ＤＬＥ１ｎ，ＤＬＥ１，ＤＬＥ２ｎ，ＤＬＥ２がともに「Ｈ」レベルにされる。これにより、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２が非導通にされるとともに、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２が導通し、全てのディジット線ＤＬと全ての補助配線ＡＬは接地電圧ＶＳＳとなる。また、ソース線ＳＬは、常に接地電圧ＶＳＳである。したがって、各メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂのソースは、接地電圧ＶＳＳにされる。また、全てのゲート線ＧＬは「Ｌ」レベルにされ、ドライバトランジスタ２０〜２３は非導通にされる。

読出動作時においては、メモリブロックＭＢ１，ＭＢ２のうちの選択された１つのメモリブロックＭＢに属する複数のワード線ＷＬのうちの選択された１本のワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられる。これにより、選択されたワード線ＷＬに対応する各メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂが導通する。また、選択されたメモリブロックＭＢに属する複数のビット線ＢＬのうちの選択された１本のビット線ＢＬに所定の電圧が印加されて、選択されたメモリセルＭＣの磁気抵抗素子１８に流れる電流値が検出される。その電流値と参照電流値との高低が比較され、その比較結果に基いて、メモリセルＭＣの記憶データの論理が判別される。

たとえば、メモリセルＭＣに流れる電流値が参照電流値よりも高い場合は、メモリセルＭＣの記憶データは「Ｈ」レベル（１）であると判別される。逆に、メモリセルＭＣに流れる電流値が参照電流値よりも低い場合は、メモリセルＭＣの記憶データは「Ｌ」レベル（０）であると判別される。

書込動作時において、メモリブロックＭＢ１，ＭＢ２のうちの選択されたメモリブロック（たとえば、ＭＢ１）に属する複数のメモリセルＭＣのうちの選択されたメモリセルＭＣ（たとえば、図３の左端の一番上のメモリセルＭＣ）にデータ信号を書き込む場合は、そのメモリセルＭＣに対応するディジット線ＤＬ（この場合、図３の左端のディジット線ＤＬ）に磁化電流を流す。そのディジット線ＤＬに磁化電流を流すため、選択されていない方のメモリブロック（この場合、ＭＢ２）の対応の行のゲート線ＧＬ（この場合、図４の左端のゲート線ＧＬ）を活性化レベルの「Ｈ」レベルにする。

これにより、図３の左端のドライバトランジスタ２０と、図４の左端の各ドライバトランジスタ２１が導通し、図４の左端の補助配線ＡＬが接地電圧ＶＳＳのラインに接続される。この状態で、図３の信号ＤＬＥ１ｎ，ＤＬＥ１をともに「Ｌ」レベルにすると、ＰチャネルＭＯＳトランジスタＰ１が導通するとともにＮチャネルＭＯＳトランジスタＱ１が非導通になる。これにより、電源電圧ＶＤＤ１のラインからＰチャネルＭＯＳトランジスタＰ１、ノードＮ１、図３の左端のディジット線ＤＬ、ドライバトランジスタ２０，２１を介して接地電圧ＶＳＳのラインに磁化電流が流れる。

次に、選択されたメモリセルＭＣに対応するビット線ＢＬ（この場合、図３の上端のビット線ＢＬ）に、書込データ信号の論理に応じた方向の書込電流を流すことにより、選択されたメモリセルＭＣにデータ信号を書き込むことができる。

図６（ａ）は、メモリブロックＭＢ１のうちの４つのメモリセルＭＣと４つのＮチャネルＭＯＳトランジスタ２３のレイアウトを示す図であり、図６（ｂ）は図６（ａ）のＶＩＢ−ＶＩＢ線断面図である。図６（ａ）（ｂ）において、シリコン基板３１の表面に２本のゲート線ＧＬと２本のワード線ＷＬが平行に形成される。２本のゲート線ＧＬと２本のワード線ＷＬは、１本ずつ交互に配置される。ゲート線ＧＬおよびワード線ＷＬは、ともにＹ方向に延在している。

各ワード線ＷＬは、梯子状に形成されており、各々がＹ方向に延在する２本の配線部ＷＬａ，ＷＬｂと、各々がＸ方向に延在する複数の配線部ＷＬｃとを含む。各配線部ＷＬｃは、隣接する２つのメモリセル列の間に配置され、２本の配線部ＷＬａ，ＷＬｂ間に接続されている。隣接する２本の配線部ＷＬｃと、その両側の２本の配線部ＷＬａ，ＷＬｂによってワード線ＷＬのリング部が形成される。ゲート線ＧＬおよびワード線ＷＬの各々とシリコン基板３１の表面との間には、ゲート酸化膜（図示せず）が形成されている。

２本のゲート線ＧＬおよび２本のワード線ＷＬをマスクとして、シリコン基板３１の表面に不純物拡散領域が形成される。隣接する２つの配線部ＷＬｃと、その両側の２本の配線部ＷＬａ，ＷＬｂによって囲まれた矩形領域は、アクセストランジスタ１９ａ，１９ｂの共通のドレインＤとなる。ワード線ＷＬの配線部ＷＬａとゲート線ＧＬとの間の領域は、アクセストランジスタ１９ａのソースＳと、ドライバトランジスタ２３のソースＳとを兼ねた領域となり、対応のソース線ＳＬを介して接地電圧ＶＳＳのラインに接続される。

ワード線ＷＬの配線部ＷＬｂとゲート線ＧＬとの間の領域は、アクセストランジスタ１９ｂのソースＳと、ドライバトランジスタ２３のドレインＤとを兼ねた領域となり、対応の補助配線ＡＬを介してメモリブロックＭＢ２のディジット線ＤＬに接続される。

各ゲート線ＧＬの上方に、Ｙ方向に延在するディジット線ＤＬが形成される。各メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂのドレインＤの上方から左側のディジット線ＤＬの上方に架けて四角形の電極ＥＬが形成される。アクセストランジスタ１９ａ，１９ｂのドレインＤと、その上方の電極ＥＬとは、コンタクトホールＣＨによって接続される。電極ＥＬとディジット線ＤＬが上下に重なる各領域において、電極ＥＬ上に磁気抵抗素子１８が形成される。磁気抵抗素子１８は、ディジット線ＤＬに磁化電流を流したときに磁気抵抗素子１８の磁化困難軸方向に磁界が発生するように形成される。Ｘ方向に配列された各２つの磁気抵抗素子１８の上に、Ｘ方向に延在するビット線ＢＬが形成される。

選択されたディジット線ＤＬに磁化電流を流すと、その上方の磁気抵抗素子１８が半選択状態にされる。選択されたビット線ＢＬに書込電流を流すと、その下の半選択状態にされた磁気抵抗素子１８にデータ信号が書き込まれる。選択されたワード線ＷＬを「Ｈ」レベルにするとアクセストランジスタ１９ａ，１９ｂが導通し、読出電圧が印加されたビット線ＢＬから磁気抵抗素子１８、電極ＥＬ、コンタクトホールＣＨ、およびトランジスタ１９ａ，１９ｂを介してソース線ＳＬに磁気抵抗素子１８の抵抗値に応じた値の電流が流れる。

この実施の形態１では、ドライバトランジスタ２１，２３のソースＳ（またはドレインＤ）がアクセストランジスタ１９ａ，１９ｂのソースＳと共通化されている。また、読出動作においては、一方のアクセストランジスタ１９ａのソースＳは接地電圧ＶＳＳを常時受け、他方のアクセストランジスタ１９ｂのソースＳはディジット線ＤＬなどを介して接地電圧ＶＳＳを受ける。そのため、アクセストランジスタ１９ａ，１９ｂ（のゲート）の全てがトランジスタとして動作する。また、図６（ａ）において、１メモリセルＭＣに対応するドライバトランジスタ２３は、ゲート幅ＷＤＲのトランジスタとして機能している。したがって、メモリブロックＭＢ内において無駄な空き領域をほとんど無くすことができる。よって、ドライバトランジスタ２０〜２３およびアクセストランジスタ１９ａ，１９ｂのサイズを大きくすることができ、歩留および読出性能の向上を図ることができる。

なお、この実施の形態１では、ＤＬドライバ１０をトランジスタ２０と複数のトランジスタ２１で構成したが、複数のトランジスタ２１のみで十分な磁化電流を流すことができる場合はトランジスタ２０を無くしてもよい。同様に、トランジスタ２２を無くしてＤＬドライバ１４を複数のトランジスタ２３のみで構成してもよい。この場合は、トランジスタ２０，２２を配置する領域Ａ１，Ａ２が不要になるので、さらにレイアウト面積を小さくすることができる。

［実施の形態２］
図７および図８は、この発明の実施の形態２によるＭＲＡＭのメモリブロックＭＢ１，ＭＢ２およびＤＬドライバ１０，１４の構成およびレイアウトを示す図であって、図３および図４と対比される図である。図７および図８において、メモリブロックＭＢ１は上下に２つのサブブロックＳＢ１Ｕ，ＳＢ１Ｄに分割され、メモリブロックＭＢ２は上下に２つのサブブロックＳＢ２Ｕ，ＳＢ２Ｄに分割されている。サブブロックＳＢ１Ｕ，ＳＢ１Ｄ，ＳＢ２Ｕ，ＳＢ２Ｄの各々は、４行２列のメモリセルＭＣを含む。各メモリセルＭＣは、磁気抵抗素子１８と、２つのアクセストランジスタ１９ａ，１９ｂを含む。実際には、サブブロックＳＢ１Ｕ，ＳＢ１Ｄ，ＳＢ２Ｕ，ＳＢ２Ｄの各々は多数のメモリセルＭＣを含むが、図面の簡単化を図るため、４行２列のメモリセルＭＣが示されている。

メモリブロックＭＢ１，ＭＢ２の各々において、各行に対応してディジット線ＤＬが設けられ、各列に対応してビット線ＢＬが設けられ、各ディジット線ＤＬは、対応の行の複数の磁気抵抗素子１８に沿うように配置される。３本のソース線ＳＬは、４つのメモリセル行の両側と中央に配置される。

また、メモリブロックＭＢ１においては、さらに、２本の補助配線ＡＬＵと、２本の補助配線ＡＬＤが設けられる。２本の補助配線ＡＬＵは、メモリブロックＭＢ１の１番目のメモリセル行と２番目のメモリセル行の間と、３番目のメモリセル行と４番目のメモリセル行の間とにそれぞれ配置される。２本の補助配線ＡＬＤは、サブブロックＳＢ１Ｄの１番目のメモリセル行と２番目のメモリセル行の間と、３番目のメモリセル行と４番目のメモリセル行の間とにそれぞれ配置される。

また、メモリブロックＭＢ２においては、さらに、２本の補助配線ＡＬＵと、２本の補助配線ＡＬＤが設けられる。２本の補助配線ＡＬＤは、メモリブロックＭＢ２の１番目のメモリセル行と２番目のメモリセル行の間と、３番目のメモリセル行と４番目のメモリセル行の間とにそれぞれ配置される。２本の補助配線ＡＬＵは、サブブロックＳＢ１Ｄの１番目のメモリセル行と２番目のメモリセル行の間と、３番目のメモリセル行と４番目のメモリセル行の間とにそれぞれ配置される。

メモリブロックＭＢ１の奇数番のディジット線ＤＬの一方端はノードＮ１に接続され、その他方端はメモリブロックＭＢ２の対応の行に隣接する補助配線ＡＬＵに接続されている。メモリブロックＭＢ１の偶数番のディジット線ＤＬの一方端はノードＮ１に接続され、その他方端はメモリブロックＭＢ２の対応の行に隣接する補助配線ＡＬＤに接続されている。

メモリブロックＭＢ２の奇数番のディジット線ＤＬの一方端はノードＮ２に接続され、その他方端はメモリブロックＭＢ１の対応の行に隣接する補助配線ＡＬＵに接続されている。メモリブロックＭＢ２の偶数番のディジット線ＤＬの一方端はノードＮ２に接続され、その他方端はメモリブロックＭＢ１の対応の行に隣接する補助配線ＡＬＤに接続されている。

また、サブブロックＳＢ１Ｕ，ＳＢ２Ｕの各々において、各行に対応してワード線ＷＬＵが設けられる。サブブロックＳＢ１Ｄ，ＳＢ２Ｄの各々において、各行に対応してワード線ＷＬＤが設けられる。各ワード線ＷＬ（ＷＬＵまたはＷＬＤ）は、複数のリング部を含む。複数のリング部は、それぞれ対応の行の複数のメモリセルＭＣに対応して配置される。ワード線ＷＬの各リング部は、対応のメモリセルＭＣの２つのアクセストランジスタ１９ａ，１９ｂの共通のゲートを構成している。

また、左端のソース線ＳＬは、隣接する各メモリセルＭＣのアクセストランジスタ１９ｂのソースに接続されている。中央のソース線ＳＬは、隣接する各メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂのソースに接続されている。右端のソース線ＳＬは、隣接する各メモリセルＭＣのアクセストランジスタ１９ａのソースに接続されている。各ソース線ＳＬは、接地電圧ＶＳＳを受ける。

また、サブブロックＳＢ１Ｕ，ＳＢ２Ｕの各々において、各補助配線ＡＬＵは、隣接する各メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂのソースに接続されている。サブブロックＳＢ１Ｄ，ＳＢ２Ｄの各々において、各補助配線ＡＬＤは、隣接する各メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂのソースに接続されている。

すなわち、各メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂのゲートは対応のワード線ＷＬに接続され、それらのドレインはともに磁気抵抗素子１８を介して対応のビット線ＢＬに接続され、それらのソースは隣接するソース線ＳＬまたは補助配線ＡＬに接続される。

ＤＬドライバ１０は、ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＱ１、各補助配線ＡＬＵに対応して設けられたドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）２０Ｕ、各補助配線ＡＬＤに対応して設けられたドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）２０Ｄ、およびメモリブロックＭＢ２のアクセストランジスタ１９ａ，１９ｂを含む。すなわち、メモリブロックＭＢ２のアクセストランジスタ１９ａ，１９ｂは、ＤＬドライバ１０のドライバトランジスタを兼ねている。

ＰチャネルＭＯＳトランジスタＰ１は、電源電圧ＶＤＤ１のラインとノードＮ１との間に接続され、そのゲートは信号ＤＬＥ１ｎを受ける。ＮチャネルＭＯＳトランジスタＱ１は、ノードＮ１と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは信号ＤＬＥ１を受ける。

ドライバトランジスタ２０Ｕ，２０Ｄは、メモリブロックＭＢ１，ＭＢ２間のメモリブロックＭＢ２側の領域Ａ２に配置される。ドライバトランジスタ２０ＵのドレインはメモリブロックＭＢ２の対応の補助配線ＡＬＵに接続され、そのソースは接地電圧ＶＳＳを受ける。ドライバトランジスタ２０ＤのドレインはメモリブロックＭＢ２の対応の補助配線ＡＬＤに接続され、そのソースは接地電圧ＶＳＳを受ける。

信号ＤＬＥ１ｎ，ＤＬＥ１がともに「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタＰ１が導通するとともにＮチャネルＭＯＳトランジスタＱ１が非導通になり、ノードＮ１に電源電圧ＶＤＤ１が与えられる。また、メモリブロックＭＢ１の選択されたディジット線ＤＬに対応する補助配線ＡＬ（ＡＬＵまたはＡＬＤ）に接続されたドライバトランジスタ２０（２０Ｕまたは２０Ｄ）が導通状態にされる。

さらに、その補助配線ＡＬに接続され、かつ選択されたディジット線ＤＬに対応するメモリセル行のワード線ＷＬ（ＷＬＵまたはＷＬＤ）が選択レベルの「Ｈ」レベルにされて、そのワード線ＷＬに対応する各メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂが導通状態し、その補助配線ＡＬがアクセストランジスタ１９ａ，１９ｂを介してソース線ＳＬに接続される。これにより、電源電圧ＶＤＤ１のラインからメモリブロックＭＢ１の選択されたディジット線ＤＬおよびトランジスタ２０（２０Ｕまたは２０Ｄ），１９ａ，１９ｂを介して接地電圧ＶＳＳのラインに磁化電流が流れる。

ＤＬドライバ１４は、ＰチャネルＭＯＳトランジスタＰ２、ＮチャネルＭＯＳトランジスタＱ２、各補助配線ＡＬＵに対応して設けられたドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）２２Ｕ、各補助配線ＡＬＤに対応して設けられたドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）２２Ｄ、およびメモリブロックＭＢ１のアクセストランジスタ１９ａ，１９ｂを含む。すなわち、メモリブロックＭＢ１のアクセストランジスタ１９ａ，１９ｂは、ＤＬドライバ１４のドライバトランジスタを兼ねている。

ＰチャネルＭＯＳトランジスタＰ２は、電源電圧ＶＤＤ１のラインとノードＮ２との間に接続され、そのゲートは信号ＤＬＥ２ｎを受ける。ＮチャネルＭＯＳトランジスタＱ２は、ノードＮ２と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは信号ＤＬＥ２を受ける。

ドライバトランジスタ２２Ｕ，２２Ｄは、メモリブロックＭＢ１，ＭＢ２間のメモリブロックＭＢ１側の領域Ａ１に配置される。ドライバトランジスタ２２ＵのドレインはメモリブロックＭＢ１の対応の補助配線ＡＬＵに接続され、そのソースは接地電圧ＶＳＳを受ける。ドライバトランジスタ２２ＤのドレインはメモリブロックＭＢ１の対応の補助配線ＡＬＤに接続され、そのソースは接地電圧ＶＳＳを受ける。

信号ＤＬＥ２ｎ，ＤＬＥ２がともに「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタＰ２が導通するとともにＮチャネルＭＯＳトランジスタＱ２が非導通になり、ノードＮ２に電源電圧ＶＤＤ１が与えられる。また、メモリブロックＭＢ２の選択されたディジット線ＤＬに対応する補助配線ＡＬ（ＡＬＵまたはＡＬＤ）に接続されたドライバトランジスタ２２（２２Ｕまたは２２Ｄ）が導通状態にされる。

さらに、その補助配線ＡＬに隣接し、かつ選択されたディジット線ＤＬに対応するメモリセル行のワード線ＷＬ（ＷＬＵまたはＷＬＤ）が選択レベルの「Ｈ」レベルにされて、そのワード線ＷＬに対応する各メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂが導通状態し、その補助配線ＡＬがアクセストランジスタ１９ａ，１９ｂを介してソース線ＳＬに接続される。これにより、電源電圧ＶＤＤ１のラインからメモリブロックＭＢ１の選択されたディジット線ＤＬおよびトランジスタ２２（２２Ｕまたは２２Ｄ），１９ａ，１９ｂを介して接地電圧ＶＳＳのラインに磁化電流が流れる。

次に、このＭＲＡＭの動作について説明する。読出動作時およびスタンバイ動作時においては、図７および図８の信号ＤＬＥ１ｎ，ＤＬＥ１，ＤＬＥ２ｎ，ＤＬＥ２がともに「Ｈ」レベルにされる。これにより、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２が非導通にされるとともに、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２が導通し、全てのディジット線ＤＬと全ての補助配線ＡＬは接地電圧ＶＳＳとなる。また、ソース線ＳＬは、常に接地電圧ＶＳＳである。したがって、各メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂのソースは、接地電圧ＶＳＳにされる。

読出動作時においては、サブブロックＳＢ１Ｕ，ＳＢ１Ｄ，ＳＢ２Ｕ，ＳＢ２Ｄのうちの選択された１つのサブブロックＳＢに属する複数のワード線ＷＬのうちの選択された１本のワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられる。これにより、選択されたワード線ＷＬに対応する各メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂが導通する。また、選択されたサブブロックＳＢに属する複数のビット線ＢＬのうちの選択された１本のビット線ＢＬに所定の電圧が印加されて、選択されたメモリセルＭＣの磁気抵抗素子１８に流れる電流値が検出される。その電流値と参照電流値との高低が比較され、その比較結果に基いて、メモリセルＭＣの記憶データの論理が判別される。

たとえば、メモリセルＭＣに流れる電流値が参照電流値よりも高い場合は、メモリセルＭＣの記憶データは「Ｈ」レベル（１）であると判別される。逆に、メモリセルＭＣに流れる電流値が参照電流値よりも低い場合は、メモリセルＭＣの記憶データは「Ｌ」レベル（０）であると判別される。

書込動作時において、サブブロックＳＢ１Ｕ，ＳＢ１Ｄ，ＳＢ２Ｕ，ＳＢ２Ｄのうちの選択されたサブブロックに属する複数のメモリセルＭＣのうちの選択されたメモリセルＭＣ（たとえば、図７の左端の一番上のメモリセルＭＣ）にデータ信号を書き込む場合は、そのメモリセルＭＣに対応するディジット線ＤＬ（この場合、図７の左端のディジット線ＤＬ）に磁化電流を流す。

この場合、そのディジット線ＤＬに対応するドライバトランジスタ２０Ｕを導通させるとともに、そのディジット線ＤＬに対応するワード線ＷＬＵ（選択されていない方のメモリブロックＭＢ２のサブブロックＳＢ２Ｕの左端のワード線ＷＬＵ）を選択レベルの「Ｈ」レベルにし、そのワード線ＷＬＵに接続された各メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂを導通させる。このとき、サブブロックＳＢ２Ｕの左端のワード線ＷＬＵに加え、その右側のワード線ＷＬＵも「Ｈ」レベルにして、電流駆動力を増大させてもよい。これにより、図８の左端の補助配線ＡＬＵが接地電圧ＶＳＳのラインに接続される。

この状態で、図３の信号ＤＬＥ１ｎ，ＤＬＥ１をともに「Ｌ」レベルにすると、ＰチャネルＭＯＳトランジスタＰ１が導通するとともにＮチャネルＭＯＳトランジスタＱ１が非導通になる。これにより、電源電圧ＶＤＤ１のラインからＰチャネルＭＯＳトランジスタＰ１、ノードＮ１、図７の左端のディジット線ＤＬ、図８の左端の補助配線ＡＬＵを介して接地電圧ＶＳＳのラインに磁化電流が流れる。

次に、選択されたメモリセルＭＣに対応するビット線ＢＬ（この場合、図７の上端のビット線ＢＬ）に、書込データ信号の論理に応じた方向の書込電流を流すことにより、選択されたメモリセルＭＣにデータ信号を書き込むことができる。

図９（ａ）は、サブブロックＳＢ１Ｕのうちの４つのメモリセルＭＣのレイアウトを示す図であり、図９（ｂ）は図９（ａ）のＩＸＢ−ＩＸＢ線断面図である。図９（ａ）（ｂ）において、シリコン基板３１の表面に２本のワード線ＷＬＵが平行に形成される。各ワード線ＷＬＵは、Ｙ方向に延在している。

各ワード線ＷＬＵは、梯子状に形成されており、各々がＹ方向に延在する２本の配線部ＷＬａ，ＷＬｂと、各々がＸ方向に延在する複数の配線部ＷＬｃとを含む。各配線部ＷＬｃは、隣接する２つのメモリセル列の間に配置され、２本の配線部ＷＬａ，ＷＬｂ間に接続されている。隣接する２本の配線部ＷＬｃと、その両側の２本の配線部ＷＬａ，ＷＬｂによってワード線ＷＬＵのリング部が形成される。ワード線ＷＬＵとシリコン基板３１の表面との間には、ゲート酸化膜（図示せず）が形成されている。

２本のワード線ＷＬＵをマスクとして、シリコン基板３１の表面に不純物拡散領域が形成される。各ワード線ＷＬＵにおいて、隣接する２つの配線部ＷＬｃと、その両側の２本の配線部ＷＬａ，ＷＬｂによって囲まれた矩形領域は、１つのメモリセルＭＣのアクセストランジスタ１９ａ，１９ｂの共通のドレインＤとなる。

隣接する２本のワード線ＷＬＵのうちの一方のワード線ＷＬＵの配線部ＷＬａと他方のワード線ＷＬＵの配線部ＷＬｂとの間の領域は、隣接する２つのメモリセルＭＣのうちの一方のメモリセルＭＣのアクセストランジスタ１９ａのソースＳと、他方のメモリセルＭＣのアクセストランジスタ１９ｂのソースＳとを兼ねた領域となり、対応のソース線ＳＬを介して接地電圧ＶＳＳのラインに接続される。

左端のワード線ＷＬＵの左側の領域は、アクセストランジスタ１９ｂのソースＳとなり、対応の補助配線ＡＬＵを介してメモリブロックＭＢ２のディジット線ＤＬに接続される。右端のワード線ＷＬＵの右側の領域は、アクセストランジスタ１９ａのソースＳとなり、対応の補助配線（図示せず）を介してメモリブロックＭＢ２のディジット線ＤＬに接続される。

各隣接する２本のワード線ＷＬの間の領域の上方に、Ｙ方向に延在するディジット線ＤＬが形成される。各アクセストランジスタ１９ａ，１９ｂのドレインＤの上方から左側のディジット線ＤＬの上方に架けて四角形の電極ＥＬが形成される。各アクセストランジスタ１９ａ，１９ｂのドレインＤと、その上方の電極ＥＬとは、コンタクトホールＣＨによって接続される。電極ＥＬとディジット線ＤＬが上下に重なる各領域において、電極ＥＬ上に磁気抵抗素子１８が形成される。磁気抵抗素子１８は、ディジット線ＤＬに磁化電流を流したときに磁気抵抗素子１８の磁化困難軸方向に磁界が発生するように形成される。Ｘ方向に配列された各２つの磁気抵抗素子１８の上に、Ｘ方向に延在するビット線ＢＬが形成される。

選択されたディジット線ＤＬに磁化電流を流すと、その上方の磁気抵抗素子１８が半選択状態にされる。選択されたビット線ＢＬに書込電流を流すと、その下の半選択状態にされた磁気抵抗素子１８にデータ信号が書き込まれる。選択されたワード線ＷＬを「Ｈ」レベルにするとアクセストランジスタ１９ａ，１９ｂが導通し、読出電圧が印加されたビット線ＢＬから磁気抵抗素子１８、電極ＥＬ、コンタクトホールＣＨ、およびトランジスタ１９ａ，１９ｂを介してソース線ＳＬに磁気抵抗素子１８の抵抗値に応じた値の電流が流れる。

この実施の形態２では、実施の形態１と同じ効果が得られる他、メモリセルＭＣのアクセストランジスタ１９ａ，１９ｂがＤＬドライバ１０，１４のドライバトランジスタを兼ねるのでレイアウト面積の低減化を図ることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ メモリアレイ、２ 行デコーダ、３ 列デコーダ、４ 書込回路、５ 読出回路、１０，１４ ＤＬドライバ、１１，１２，１５，１６ ＢＬドライバ、１３，１７ ＷＬドライバ、１８ 磁気抵抗素子、１９ａ，１９ｂ アクセストランジスタ、２０〜２３ ドライバトランジスタ、２５，２８ インバータ、Ｐ，２６，２９ ＰチャネルＭＯＳトランジスタ、Ｑ，２７，３０ ＮチャネルＭＯＳトランジスタ、３１ シリコン基板、Ａ１，Ａ２ 領域、ＡＬ 補助配線、ＢＬ ビット線、ＣＨ コンタクトホール、Ｄ ドレイン、ＤＬ ディジット線、ＥＬ 電極、ＧＬ ゲート線、ＭＢ メモリブロック、ＭＣ メモリセル、Ｓ ソース、ＳＢ サブブロック、ＳＬ ソース線、ＷＬ ワード線。

Claims (1)

1. 半導体基板の表面に形成された半導体記憶装置であって、
   複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数行に対応して設けられた複数のディジット線と、それぞれ前記複数列に対応して設けられた複数のビット線と、それぞれ前記複数のディジット線に対応して設けられた複数の補助配線とを含むメモリアレイを備え、
   各ディジット線の一方端は対応の補助配線に接続され、
   各メモリセルは、
   その第１の電極が対応のビット線に接続され、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、
   それらのドレインがともに前記磁気抵抗素子の第２の電極に接続され、それらのソースがそれぞれ基準電圧のラインおよび対応の補助配線に接続され、それらのゲートがともに対応のワード線に接続された第１および第２のアクセストランジスタとを有し、
   さらに、前記複数のメモリセルのうちの選択されたメモリセルにデータ信号を書込む書込回路を備え、
   前記書込回路は、
   前記複数のディジット線のうちの選択されたディジット線の他方端と前記選択されたディジット線に対応する補助配線との間に所定の電圧を印加して磁化電流を流し、前記選択されたディジット線に対応する各メモリセルの前記磁気抵抗素子を半選択状態にするディジット線ドライバと、
   前記複数のビット線のうちの選択されたビット線に前記データ信号に応じた方向の書込電流を流すビット線ドライバとを含む、半導体記憶装置。

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