JP2008167281A - 固体撮像装置及び撮像システム - Google Patents

Abstract

【課題】高速の信号読み出しに有利な固体撮像装置を提供する。
【解決手段】各画素１０１は、光電変換部１０２と、転送スイッチ１０３と、電荷電圧変換ノード１０４と、増幅部１０５と、制御スイッチ１０６とを含む。固体撮像装置１００は、各画素１０１の制御スイッチ１０６を通して各画素１０１の電荷電圧変換ノード１０４の電圧を制御する電圧制御部１３０を備える。電圧制御部に１３０よって制御スイッチ１０６を通して電荷電圧変換ノード１０４に設定される電圧は、当該画素を選択状態とするための第１電圧ＶＤ＿１と、当該画素を非選択状態とするための第２電圧ＶＤ＿２とを含む。各画素１０１の電荷電圧変換ノード１０４の電圧は、水平走査期間の少なくとも一部の期間を利用して、電圧制御部１３０及び各画素の制御スイッチ１０６によって第２電圧ＶＤ＿２に設定される。
【選択図】図１

Description

本発明は、固体撮像装置及びそれを含む撮像システムに関する。

ＣＭＯＳイメージセンサ等の固体撮像装置では、画素サイズの縮小のために、画素を構成する素子（例えば、ＭＯＳトランジスタ）の個数を減らすための検討がなされている。１つの方法として、画素を選択するための選択トランジスタを省略する構成が提案されている（特許文献１）。この構成では、画素の選択は、増幅ＭＯＳトランジスタのゲートと接続されたフローティングディフュージョン（以下、ＦＤと記す）の電圧を制御することによってなされる。特許文献１に記載された構成では、列ごとに設けられたカラム回路に各画素から信号を読み出す読み出し期間においてＦＤの電圧がリセットされる。ここでいう読み出し期間は、水平ブランキング期間である。
特開２００４−３４３５２９号公報

上記のような固体撮像装置では、例えば、読み出し期間（水平ブランキング期間）の増大に伴うフレームレートの低下が問題となる。上記のような画素選択方法では、選択行の画素のＦＤの電圧を高く設定し、選択行ではない行の画素のＦＤの電圧を低くする必要がある。したがって、選択行に属する画素から信号を読み出す前に、全ての画素のＦＤに低電圧（非選択用の電圧）を供給し、その後に、選択行の画素のＦＤに高電圧（選択用の電圧）を供給する必要がある。

ここで、電圧供給線全体の電圧を非選択用の電圧レベルに設定するためには相応の時間を要する。この時間が大きいと、例えば、全画素を読み出すために要する時間における画素非選択期間の占める割合が大きくなることを意味する。この問題は、撮像面が大きくなり電圧供給ラインの抵抗や寄生容量が上昇した場合や、高フレームレートが要求されるアプリケーションにおいて、より深刻になる。特に、ＨＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）規格においては、毎秒６０フレームの出力が必要となるので、この問題の解決が強く望まれる。

本発明は、上記の課題認識を契機としてなされたものであり、例えば、高速の信号読み出しに有利な固体撮像装置を提供することを目的とする。

本発明の１つの側面は、複数の画素が２次元配列された画素アレイと、前記画素アレイの行を選択する垂直走査回路と、前記画素アレイの列を選択する水平走査回路とを備える固体撮像装置に関する。ここで、各画素は、光電変換部と、転送スイッチと、電荷電圧変換ノードと、増幅部と、制御スイッチとを含む。前記転送スイッチは、前記光電変換部から前記電荷電圧変換ノードに電荷を転送する。前記増幅部は、前記電荷電圧変換ノードに転送される電荷に応じた信号を当該画素が属する列の垂直信号線に出力する。前記制御スイッチは、前記電荷電圧変換ノードの電圧を制御する。前記固体撮像装置は、各画素の前記制御スイッチを通して各画素の前記電荷電圧変換ノードの電圧を制御する電圧制御部を備える。前記電圧制御部によって前記制御スイッチを通して前記電荷電圧変換ノードに設定される電圧は、当該画素を選択状態とするための第１電圧と、当該画素を非選択状態とするための第２電圧とを含む。各画素の前記電荷電圧変換ノードの電圧は、水平走査期間の少なくとも一部の期間を利用して、前記電圧制御部及び各画素の前記制御スイッチによって前記第２電圧に設定される。

本発明によれば、例えば、高速の信号読み出しに有利な固体撮像装置を提供することができる。

以下、添付図面を参照しながら本発明の好適な実施形態を説明する。

図１は、本発明の好適な実施形態の固体撮像装置の構成を概略的に示す回路図である。本発明の好適な実施形態の固体撮像装置１００は、複数の画素１０１が２次元配列された画素アレイ９０と、画素アレイ９０の行を選択する垂直走査回路１４０と、画素アレイ９０の列を選択する水平走査回路１５０とを備えている。固体撮像装置１００は、画素アレイ９０の１列ごとに設けられた列アンプ１６０及び容量部１７０と、水平走査回路１５０によって選択される列の容量部から提供される信号を増幅する出力増幅部１２０とを備えている。

図１に示す例では、画素アレイ９０が２行×２列に配置された４つの画素１０１のみで構成されているが、実際の画素アレイ９０は、より多くの画素１０１で構成されうる。各画素１０１は、光電変換部１０２と、転送スイッチ１０３と、増幅部１０５と、制御スイッチ（リセットスイッチ）１０６とを含む。
光電変換部１０２は、入射した光を光電変換により電荷に変換する。光電変換部１０２は、典型的には、フォトダイオードで構成される。転送スイッチ１０３は、光電変換部１０２から電荷電圧変換ノード１０４に電荷を転送する。転送スイッチ１０３は、典型的には、ＭＯＳトランジスタで構成され、垂直走査回路１４０によって駆動される転送パルスＰＴＸの活性化に応じて光電変換部１０２から電荷電圧変換ノード１０４に電荷を転送する。電荷電圧変換ノード１０４は、容量を有し、この容量によって電荷が電圧に変換される。電荷電圧変換ノード１０４は、典型的には、半導体基板に配置された浮遊拡散領域（ＦＤ）を含む。増幅部１０５は、電荷電圧変換ノード１０４に転送される電荷に応じた信号を当該画素が属する列の垂直信号線１０９に出力する。増幅部１０５は、典型的には、ＭＯＳトランジスタ（増幅ＭＯＳトランジスタ）で構成され、ゲートが電荷電圧変換ノード１０４に接続されている。制御スイッチ１０６は、電荷電圧変換ノード１０４の電圧を制御或いはリセットする。制御スイッチ１０６は、典型的には、ＭＯＳトランジスタ（リセットＭＯＳトランジスタ）で構成され、垂直走査回路１４０によって駆動されるリセット信号ＰＲＥＳの活性化に応じてオン状態となって電荷電圧変換ノード１０４の電圧を制御する。

画素１０１は、光電変換部１０２と、転送スイッチ１０３と、電荷電圧変換ノード１０４と、増幅部１０５と、制御スイッチ１０６を含む回路として定義される。ここで、電荷電圧変換ノード１０４、増幅部１０５及び制御スイッチ１０６の少なくとも１つが少なくとも２つの画素で共用されてもよい。
図１に示す例では、増幅部１０５を構成する増幅ＭＯＳトランジスタのドレイン及び制御スイッチ１０６を構成するリセットＭＯＳトランジスタのドレインは、電圧供給線１０８に接続されている。電圧供給線１０８の電圧は、電圧制御部１３０によって駆動される。
垂直信号線１０９には、定電流源１１０が接続されている。定電流源１１０と、選択行に属する画素１０１の増幅部１０５を構成する増幅ＭＯＳトランジスタとによりソースフォロア回路が構成される。
図１に示す例では、奇数列の垂直信号線１０９を通して読み出される信号は、図１において下側の列アンプ１６０によって増幅され、偶数列の垂直信号線１０９を通して読み出される信号は、図１において上側の列アンプ１６０（不図示）によって増幅される。
この実施形態では、電圧制御部１３０によって制御スイッチ１０６を通して電荷電圧変換ノード１０４に設定される電圧は、当該画素を選択状態とするための第１電圧（ＶＤ＿１）と、当該画素を非選択状態とするための第２電圧（ＶＤ＿２）とを含む。そして、水平走査期間の少なくとも一部の期間を利用して、各画素１０１の電荷電圧変換ノード１０４の電圧が電圧制御部１３０及び各画素１０１の制御スイッチ１０６によって第２電圧（ＶＤ＿２）に設定される。なお、リセット信号ＰＲＥＳが活性化されたときの電圧レベルが電圧供給線１０８の電圧レベルよりも制御スイッチ１０６の閾値分だけ高くない場合には、当該ＭＯＳトランジスタにおいて電圧降下が生じうる。ここでは、このような電圧降下が生じないように、リセット信号ＰＲＥＳの電圧レベル及び電圧供給線１０８の電圧レベルが決定されているものとする。
増幅部１０５がＮＭＯＳトランジスタで構成される場合には、第１電圧（ＶＤ＿１）が第２電圧（ＶＤ＿２）よりも高い電圧とされる。増幅部１０５がＰＭＯＳトランジスタで構成される場合には、第１電圧が第２電圧よりも低い電圧とされる。
電圧制御部１３０は、電圧切替信号ＰＶＤに応じて、電圧供給線１０８に供給すべき電圧を第１電圧（ＶＤ＿１）又は第２電圧（ＶＤ＿２）に切り替える。電圧制御部１３０は、例えば、第１伝送ゲート１３１、第２伝送ゲート１３２及びインバータ１３３を含んで構成される。第１伝送ゲート１３１の入力側には第１電圧（ＶＤ＿１）が提供され、第２伝送ゲート１３２の入力側には第２電圧（ＶＤ＿２）が提供され、第１伝送ゲート１３１及び第２伝送ゲート１３２の各出力は、電圧供給線１０８に接続されている。電圧切替信号ＰＶＤがハイレベルであるときは第１伝送ゲート１３１がオン状態になって第１電圧（ＶＤ＿１）が電圧供給線１０８に供給される。一方、電圧切替信号ＰＶＤがローレベルであるときは第２伝送ゲート１３２がオン状態になって第２電圧（ＶＤ＿２）が電圧供給線１０８に供給される。

列アンプ１６０は、例えば、差動増幅回路１１２、入力容量１１３、帰還容量１１４、クランプ制御スイッチ１１５を含む。この例の列アンプ１６０では、入力容量１１３と帰還容量１１４との比で反転ゲインが得られる。

画素リセット状態に対応するノイズレベル（Ｎ出力）が垂直信号線１０９に出力された状態でクランプパルスＰＣＬＭＰが一定期間だけハイレベルになる。クランプパルスＰＣＬＭＰがハイレベルであるとき、列アンプ１６０から出力される信号は、差動増幅回路１１２の非反転入力端子に提供されている基準電圧ＶＲＥＦと等しい。クランプパルスＰＣＬＭＰがローレベルに戻った後、書き込み信号ＰＴＮが一定期間だけハイレベルに駆動される。これにより、画素１０１のリセット状態に対応するノイズレベル（Ｎ出力）が書き込みスイッチ１１７ｎを介して保持容量１１８ｎに書き込まれる。

その後、転送パルスＰＴＸが活性化されて転送スイッチ１０３が一定期間だけオン状態になる。これにより、光電変換部１０２の電荷が転送スイッチ１０３によって電荷電圧変換ノード１０４に転送される。増幅部１０５は、電荷電圧変換ノード１０４に転送された電荷に応じた信号を垂直信号線１０９に出力する。列アンプ１６０は、クランプパルスＰＣＬＭＰがローレベルである時からの電圧変化に対して前述の反転ゲインを与えた信号レベル（Ｓ出力）を出力する。次いで、書き込み信号ＰＴＳが一定期間だけハイレベルに駆動されて、信号レベル（Ｓ出力）が書き込みスイッチ１１７ｓを介して保持容量１１８ｓに書き込まれる。

次に、水平走査期間において、水平走査による画素信号出力がなされる。即ち、水平走査回路１５０によって順に選択される列のノイズレベル（Ｎ出力）及び信号レベル（Ｓ出力）が保持容量１１８ｎ及び１１８ｓから出力増幅部（差動アンプ）１２０に提供される。出力増幅部（差動アンプ）１２０からは、信号レベル（Ｓ出力）とノイズレベル（Ｎ出力）との差分が演算されて出力される。

垂直走査回路１４０によって選択する行を走査し、上記の読み出し動作を繰り返すことにより、画素アレイ９０内の全ての行からの読み出し出力が得られる。

なお、電源電圧は、例えば３．３Ｖ、第１電圧（ＶＤ＿１）のハイレベルは、例えば３．３Ｖ、第２電圧（ＶＤ＿２）は、例えば０．３Ｖ〜１．０Ｖに設定することができる。
以下、図１に示す固体撮像装置１００の動作を説明する。まず、図２を参照しながら、比較例として、非選択行の画素１０１における電荷電圧変換ノード１０４のリセットを画素読み出し期間（水平ブランキング期間）において実施する例を説明する。画素読み出し期間は、画素アレイ９０から垂直信号線１０９を通して列アンプ１６０によって信号を読み出して容量部１７０に格納するための期間、換言すると、水平走査期間と水平走査期間との間の期間である。よって、画素読み出し期間は、水平ブランキング期間と等価である。
ここで、垂直走査回路１４０によって駆動される第ｎ行、第（ｎ＋１）行の画素を制御するためのリセット信号ＰＲＥＳをそれぞれＰＲＥＳ（ｎ）、ＰＲＥＳ（ｎ＋１）とする。また、垂直走査回路１４０によって駆動される第ｎ行、第（ｎ＋１）行の画素を制御するための転送パルスＰＴＸをそれぞれＰＴＸ（ｎ）、ＰＴＸ（ｎ＋１）とする。また、画素１０１に含まれるＭＯＳトランジスタは、全てＮＭＯＳトランジスタであるものとする。
画素非選択動作期間において、非選択用の第２電圧（ＶＤ＿２）が電圧供給線１０８に供給されるように電圧切替信号ＰＶＤがローレベルに駆動される。また、垂直走査回路１４０によって、全ての行のリセット信号ＰＲＥＳ(ｎ)、ＰＲＥＳ(ｎ+１)がハイレベルに活性化される。これにより、画素アレイ９０内の全画素の電荷電圧変換ノード１０４に電圧供給線１０８及び制御スイッチ１０６を介して第２電圧（ＶＤ＿２）が供給され、全画素の電荷電圧変換ノード１０４が第２電圧（ＶＤ＿２）にリセットされる。

次に、画素選択動作期間では、非選択行のリセット信号ＰＲＥＳ(ｎ+１)がローとなり、非選択行の画素１０１のリセットスイッチ１０６がオフ状態になる。次いで、電圧切替信号ＰＶＤは、行選択用の第１電圧（ＶＤ＿１）が電圧供給線１０８に供給されるようにハイレベルに駆動される。これにより、電圧供給線１０８の電圧が第１電圧（ＶＤ＿Ｈ）となる。このとき、選択行のリセット信号ＰＲＥＳ（ｎ）はハイレベルを維持している。したがって、選択行の画素１０１の電荷電圧変換ノード１０４には、電圧供給線１０８及び制御スイッチ１０６を介して第１電圧（ＶＤ＿１）が供給され、選択行の画素１０１の電荷電圧変換ノード１０４が第１電圧（ＶＤ＿１）にリセットされる。このとき、画素リセット状態に対応する信号が選択行の画素１０１から垂直信号線１０９に出力される。

以下、上記のように、第ｎ行の画素１０１の画素リセット状態に対応する信号（リセット信号）が垂直信号線１０９に出力された状態でクランプパルスＰＣＬＭＰが一定期間だけハイレベルになる。その後、クランプパルスＰＣＬＭＰがローレベルに戻り、書き込み信号ＰＴＮが一定期間だけハイレベルに駆動されて、画素１０１のリセット状態に対応するノイズレベル（Ｎ出力）が書き込みスイッチ１１７ｎを介して保持容量１１８ｎに書き込まれる。

その後、転送パルスＰＴＸ（ｎ）が活性化されて転送スイッチ１０３が一定期間だけオン状態になる。これにより、光電変換部１０２の電荷が転送スイッチ１０３によって電荷電圧変換ノード１０４に転送され、その電荷に応じた信号が垂直信号線１０９に出力される。列アンプ１６０は、クランプパルスＰＣＬＭＰがローレベルである時からの電圧変化に対して前述の反転ゲインを与えた信号レベル（Ｓ出力）を出力する。次いで、書き込み信号ＰＴＳが一定期間だけハイレベルに駆動されて、信号レベル（Ｓ出力）が書き込みスイッチ１１７ｓを介して保持容量１１８ｓに書き込まれる。

次に、水平走査期間において、第ｎ行についての水平走査動作が行われる。即ち、水平走査回路１５０によって順に選択される列のノイズレベル（Ｎ出力）及び信号レベル（Ｓ出力）が保持容量１１８ｎ及び１１８ｓから出力増幅部（差動アンプ）１２０に提供される。信号レベル（Ｓ出力）とノイズレベル（Ｎ出力）との差分が演算されて出力される。

以上のような比較例では、行を非選択状態とするための動作水平ブランキング期間に行なわれる。このため、水平ブランキング期間が長くなり、高速の信号読み出しに不利である。

以下、図３を参照しながら、本発明の好適な実施形態における動作例として、非選択行の画素１０１における電荷電圧変換ノード１０４のリセットを水平走査期間に実施する例を説明する。

図３に例示されているように、本発明の好適な実施形態では、第ｎ行の画素の水平走査期間の少なくとも一部の期間において、非選択用の第２電圧（ＶＤ＿２）が電圧供給線１０８に供給されるように電圧切替信号ＰＶＤがローレベルに駆動される。また、垂直走査回路１４０によって、全ての行のリセット信号ＰＲＥＳ（ｎ）、ＰＲＥＳ（ｎ＋１）がハイレベルに活性化される。これにより、画素アレイ９０内の全画素の電荷電圧変換ノード１０４に電圧供給線１０８及び制御スイッチ１０６を介して第２電圧（ＶＤ＿２）が供給される。つまり、水平走査期間の少なくとも一部の期間において、画素アレイ９０内の全画素の電荷電圧変換ノード１０４が第２電圧（ＶＤ＿２）にリセットされる。
それに続く第（ｎ＋１）行の画素読み出し期間において、電圧切替信号ＰＶＤは、行選択用の第１電圧（ＶＤ＿１）が電圧供給線１０８に供給されるようにハイレベルに駆動される。また、第（ｎ＋１）行の画素読み出し期間において、非選択行のリセット信号ＰＲＥＳ(ｎ)がローに非活性化され、選択行のリセット信号ＰＲＥＳ（ｎ＋１）が一定期間だけハイレベルに活性化される。これにより、非選択行の画素１０１の制御スイッチ１０６がオフ状態になり、選択行の画素１０１の制御スイッチ１０６が一定期間だけオン状態になる。したがって、選択行である第（ｎ＋１）行の画素１０１の電荷電圧変換ノード１０４は、電圧供給線１０８及び制御スイッチ１０６を介して第１電圧（ＶＤ＿１）が供給されて、第１電圧（ＶＤ＿１）にリセットされる。
以下、上記のように、第（ｎ＋１）行の画素１０１の画素リセット状態に対応する信号（リセット信号）が垂直信号線１０９に出力された状態でクランプパルスＰＣＬＭＰが一定期間だけハイレベルになる。その後、クランプパルスＰＣＬＭＰがローレベルに戻り、書き込み信号ＰＴＮが一定期間だけハイレベルに駆動されて、画素１０１のリセット状態に対応するノイズレベル（Ｎ出力）が書き込みスイッチ１１７ｎを介して保持容量１１８ｎに書き込まれる。

その後、転送パルスＰＴＸ（ｎ＋１）が活性化されて転送スイッチ１０３が一定期間だけオン状態になる。これにより、光電変換部１０２の電荷が転送スイッチ１０３によって電荷電圧変換ノード１０４に転送され、その電荷に応じた信号が垂直信号線１０９に出力される。列アンプ１６０は、クランプパルスＰＣＬＭＰがローレベルである時からの電圧変化に対して前述の反転ゲインを与えた信号レベル（Ｓ出力）を出力する。次いで、書き込み信号ＰＴＳが一定期間だけハイレベルに駆動されて、信号レベル（Ｓ出力）が書き込みスイッチ１１７ｓを介して保持容量１１８ｓに書き込まれる。

次に、水平走査期間において、第（ｎ＋１）行についての水平走査動作が行われる。即ち、水平走査回路１５０によって順に選択される列のノイズレベル（Ｎ出力）及び信号レベル（Ｓ出力）が保持容量１１８ｎ及び１１８ｓから出力増幅部（差動アンプ）１２０に提供される。信号レベル（Ｓ出力）とノイズレベル（Ｎ出力）との差分が演算されて出力される。

以上のように、非選択行の画素１０１における電荷電圧変換ノード１０４のリセットを水平走査期間に実施することにより、水平ブランキング期間を短縮することができ、比較例に比べて、高速の信号読み出しが可能になる。これにより、例えば、フレームレートを向上させることができる。
更に、図３に示す例では、各画素の制御スイッチ１０６が水平走査期間の開始から終了までの全期間においてオン状態にされる。したがって、当該全期間において、電圧制御部１３０により各画素の制御スイッチ１０６を通して各画素の電荷電圧変換ノード１０４が第２電圧に駆動される。これにより、非選択動作が水平走査に干渉すること、より具体的には、非選択動作によるノイズが水平走査期間における特定列の画素の信号に混入することを防止し、固定パターンノイズの発生を防止することができる。
電圧切替信号ＰＶＤは、固体撮像装置１００の外部から与えてもよいし、固体撮像装置１００の内部で発生してもよい。前者の場合、回路構成を簡略化することにより、チップサイズの縮小を図ることができる。一方、後者の場合、パッド数を削減することにより実装基板を小型化することができる。

図７は、制御信号ＰＶＤを固体撮像装置１００の内部で発生するための制御信号発生回路の構成例を示す図である。図８は、制御信号発生回路における信号の変化を示すタイミングチャートである。水平走査回路１５０は、シフトレジスタで構成され、走査パルス（走査クロック）ＰＨに従って、走査開始信号ＰＨＳＴをパルス信号として取り込み、走査パルス（走査クロック）ＰＨに従って、このパルス信号をシフトする。水平走査回路１５０は、パルス信号を最終段までシフトすると、走査終了信号Ｄｅｎｄを出力する。ラッチ回路１５２は、走査開始信号ＰＨＳＴの活性化に従ってハイレベルになり、走査終了信号Ｄｅｎｄの活性化に従ってローレベルになる電圧切替信号ＰＶＤを発生する。

図１に例示された画素１０１では、制御スイッチ（リセットＭＯＳトランジスタ）１０６のドレインと増幅部（増幅ＭＯＳトランジスタ）１０５のドレインに共通して電圧供給線１０８が接続されている。このような構成に代えて、次のような変形例を採用することもできる。図４は、第１変形例の画素の構成を示す図である。この変形例では、制御スイッチ（リセットＭＯＳトランジスタ）１０６のドレインが垂直信号線１０９'に接続されている。この構成例では、電圧制御部１３０で垂直信号線１０９'を駆動すればよい。ここで、垂直信号線１０９に画素１０１からの信号を載せる期間は、電圧制御部１３０を垂直信号線１０９'から電気的に切り離す必要がある。増幅部１０５のドレインに接続された電圧供給線１０８'の電圧は固定される。
本発明は、複数の光電変換部１０２が転送スイッチ１０３、制御スイッチ１０６、増幅部１０５及び電荷電圧変換ノード１０４の少なくとも１つを共有する構成にも適用可能である。

図５に示す第２変形例では、２つの光電変換部１０２ａ、１０２ｂで増幅部１０５、制御スイッチ１０６が共有されている。転送スイッチ１０３ａ、１０３ｂは、光電変換部１０２ａ、１０２ｂにそれぞれ対応するように設けられている。

図６に示す第３変形例でも、同様に、２つの光電変換部１０２ａ、１０２ｂで増幅部１０５、制御スイッチ１０６が共有されている。転送スイッチ１０３ａ、１０３ｂは、光電変換部１０２ａ、１０２ｂにそれぞれ対応するように設けられている。

図９は、本発明の好適な実施形態の撮像システムの概略構成を示す図である。撮像システム４００は、前述の固体撮像装置１００を備える。

被写体の光学像は、レンズ１００２によって固体撮像装置１００の撮像面に結像する。レンズ１００２の外側には、レンズ１００２のプロテクト機能とメインスイッチを兼ねるバリア１００１が設けられうる。レンズ１００２には、それから出射される光の光量を調節するための絞り１００３が設けられうる。固体撮像装置１００から出力される撮像信号は、信号処理回路１００５によって各種の補正、クランプ等の処理が施される。信号処理回路１００５から出力される撮像信号は、Ａ／Ｄ変換器１００６でアナログ−ディジタル変換される。Ａ／Ｄ変換器１００６から出力される画像データは、信号処理部１００７によって各種の補正、データ圧縮などがなされる。固体撮像装置１００、信号処理回路１００５、Ａ／Ｄ変換器１００６及び信号処理部１００７は、タイミング発生部１００８が発生するタイミング信号にしたがって動作する。

ブロック１００５〜１００８は、固体撮像装置１００と同一チップ上に形成されてもよい。撮像システム４００の各ブロックは、全体制御・演算部１００９によって制御される。撮像システム４００は、その他、画像データを一時的に記憶するためのメモリ部１０１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部１０１１を備える。記録媒体１０１２は、半導体メモリ等を含んで構成され、着脱が可能である。撮像システム４００は、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１０１３を備えてもよい。

次に、図９に示す撮像システム４００の動作について説明する。バリア１００１のオープンに応じて、メイン電源、コントロール系の電源、Ａ／Ｄ変換器１００６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部１００９が絞り１００３を開放にする。固体撮像装置１００から出力された信号は、信号処理回路１００５をスルーしてＡ／Ｄ変換器１００６へ提供される。Ａ／Ｄ変換器１００６は、その信号をＡ／Ｄ変換して信号処理部１００７に出力する。信号処理部１００７は、そのデータを処理して全体制御・演算部１００９に提供し、全体制御・演算部１００９において露出量を決定する演算を行う。全体制御・演算部１００９は、決定した露出量に基づいて絞りを制御する。

次に、全体制御・演算部１００９は、固体撮像装置１００から出力され信号処理部１００７で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ１００２を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ１００２を駆動し、距離を演算する。

そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置１００から出力された撮像信号は、信号処理回路１００５において補正等がされ、Ａ／Ｄ変換器１００６でＡ／Ｄ変換され、信号処理部１００７で処理される。信号処理部１００７で処理された画像データは、全体制御・演算部１００９によりメモリ部１０１０に蓄積される。

その後、メモリ部１０１０に蓄積された画像データは、全体制御・演算部１００９の制御により記録媒体制御Ｉ／Ｆ部を介して記録媒体１０１２に記録される。また、画像データは、外部Ｉ／Ｆ部１０１３を通してコンピュータ等に提供されて処理されうる。

本発明の好適な実施形態の固体撮像装置の構成を概略的に示す回路図である。 比較例として動作例を示す図である。 本発明の好適な実施形態における動作例を示す図である。 変形例の画素の構成を示す図である。 変形例の画素の構成を示す図である。 変形例の画素の構成を示す図である。 制御信号ＰＶＤを固体撮像装置の内部で発生するための制御信号発生回路の構成例を示す図である。 図７に例示する制御信号発生回路における信号の変化を示すタイミングチャートである。 撮像システムの構成を示すブロック図である。

符号の説明

９０ 画素
１００ 固体撮像装置
１０１ 画素
１０２ 光電変換部
１０３ 転送スイッチ
１０４ 電荷電圧変換ノード（ＦＤ）
１０５ 増幅部
１０６ 制御スイッチ
１０８ 電圧供給線
１０９ 垂直信号線
１１０ 電流源
１２０ 出力増幅部
１３０ 電圧制御部
１６０ 列アンプ
１７０ 容量部
ＶＤ＿１ 第１電圧
ＶＤ＿２ 第２電圧
ＰＶＤ 電圧切替信号
ＰＲＥＳ リセット信号
ＰＴＸ 転送パルス

Claims (7)

1. 複数の画素が２次元配列された画素アレイと、前記画素アレイの行を選択する垂直走査回路と、前記画素アレイの列を選択する水平走査回路とを備え、各画素が、光電変換部と、前記光電変換部から電荷電圧変換ノードに電荷を転送する転送スイッチと、前記電荷電圧変換ノードに転送される電荷に応じた信号を当該画素が属する列の垂直信号線に出力する増幅部と、前記電荷電圧変換ノードの電圧を制御する制御スイッチとを含む固体撮像装置であって、
   各画素の前記制御スイッチを通して各画素の前記電荷電圧変換ノードの電圧を制御する電圧制御部を備え、
   前記電圧制御部によって前記制御スイッチを通して前記電荷電圧変換ノードに設定される電圧は、当該画素を選択状態とするための第１電圧と、当該画素を非選択状態とするための第２電圧とを含み、
   水平走査期間の少なくとも一部の期間を利用して、各画素の前記電荷電圧変換ノードの電圧が前記電圧制御部及び各画素の前記制御スイッチによって前記第２電圧に設定される、
   ことを特徴とする固体撮像装置。
2. 前記制御スイッチがリセットＭＯＳトランジスタで構成されている、
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記増幅部が増幅ＭＯＳトランジスタで構成され、１つの画素に設けられた前記増幅ＭＯＳトランジスタのドレインと前記リセットＭＯＳトランジスタのドレインとが電気的に接続されている、
   ことを特徴とする請求項２に記載の固体撮像装置。
4. 前記増幅部が増幅ＭＯＳトランジスタで構成され、１つの画素に設けられた前記増幅ＭＯＳトランジスタのソースと前記リセットＭＯＳトランジスタのドレインとが電気的に接続されている、
   ことを特徴とする請求項２に記載の固体撮像装置。
5. １つの前記増幅部、１つの前記電荷電圧変換ノード及び１つの前記制御スイッチの少なくとも１つが少なくとも２つの画素で共用されていることを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
6. 各画素の前記制御スイッチが水平走査期間の開始から終了までの全期間においてオン状態にされ、当該全期間において前記電圧制御部により各画素の前記制御スイッチを通して各画素の前記電荷電圧変換ノードが前記第２電圧に駆動される、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像装置。
7. 請求項１乃至６のいずれか１項に記載の固体撮像装置と、
   前記撮像装置から出力される信号を処理する信号処理回路と、
   を備えることを特徴とする撮像システム。

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