JP2008166379A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】容量接合により電荷蓄積部に対向するシリコン基板の部分に電界を発生させるとともに、当該部分のしきい値電圧を下げることにより充分なチャネル電流を得る。
【解決手段】台状のステップ部21bが形成された半導体基板21と、第１ウェル32と、ステップ部上にゲート酸化膜36を介して設けられたゲート電極38と、不純物拡散領域28と、第２ウェル34a及び34bと、電荷蓄積部40とを備えて構成される。第１ウェルは、ステップ部の上面の表層領域に形成された第１導電型の領域である。第２ウェルは、第１ウェルと不純物拡散領域との間に、平坦領域の不純物拡散領域に隣接する領域からステップ部の側面の表層領域にわたって形成された第１ウェルよりも不純物濃度が低い第１導電型の領域である。電荷蓄積部は、制御電極を挟む位置に、ボトム酸化膜42a、電荷蓄積膜44a、トップ酸化膜46a及びフローティング電極48aを順次に積層して構成されている。
【選択図】図１

Description

この発明は、半導体記憶装置及びその製造方法に関するものである。

従来用いられている半導体記憶装置には、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ／Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ／Ｓｉｌｉｃｏｎ）構造の半導体不揮発性メモリがある（例えば、特許文献１参照）。

図９を参照して、特許文献１に開示されている、従来のＳＯＮＯＳ構造の半導体不揮発性メモリ（以下、ＳＯＮＯＳメモリと称することもある。）について説明する。図９は、従来のＳＯＮＯＳメモリについて説明するための概略的な断面図であり、１つのメモリセルを示している。

ＳＯＮＯＳメモリ１１０は、素子分離領域（図示を省略する。）で分離された、アクティブ領域１２４のシリコン基板１２０上に順次に形成された、トンネル酸化膜とも称するボトム酸化膜１４２、電荷蓄積膜１４４、及びブロッキング酸化膜とも称するトップ酸化膜１４６を備えている。

このＳＯＮＯＳメモリ１１０は、さらに、トップ酸化膜１４６上に、ゲート電極１３８を備えている。シリコン基板１２０の表層領域のうち、ゲート電極１３８を挟む領域には、第１及び第２不純物拡散領域１２８ａ及び１２８ｂが形成されている。この第１及び第２不純物拡散領域１２８ａ及び１２８ｂは、それぞれソース及びドレイン、あるいはドレイン及びソースそれぞれとして機能する。以下の説明では、第１不純物拡散領域１２８ａをドレインとし、第２不純物拡散領域１２８ｂをソースとして用いる例について説明する。なお、ドレイン及びソースを、それぞれ第１及び第２不純物拡散領域１２８ａ及び１２８ｂと同じ符号を付してそれぞれ説明する。

電荷蓄積膜１４４への電子の注入は、ソース１２８ｂ及びシリコン基板１２０を接地し、ゲート電極１３８及びドレイン１２８ａに正電圧を印加することで行う。このとき、シリコン基板１２０のゲート電極１３８下の領域に形成されるチャネルを走ってきた電子が、ドレイン１２８ａ近傍の横方向の強い電界により、高エネルギー状態、すなわちホットエレクトロンになる。このホットエレクトロンが、ゲート電極１３８とシリコン基板１２０間の電界により、電荷蓄積膜１４４に注入される。

電荷蓄積膜１４４に電子が蓄積されている状態を“１”とし、一方、電子が蓄積されていない状態を“０”として、データを区別する。

電子が注入された電荷蓄積膜１４４は、電界効果により直下のシリコン基板１２０に正電荷を誘起し、その結果、チャネル抵抗が高くなる。このため、電子が注入されると、電子が注入されていない場合に比べて、チャネル抵抗が高くなりチャネル電流が小さくなる。このチャネル電流の大小により、電子の蓄積の有無、すなわち“０”と“１”が区別される。

データの読出し時のチャネル電流の大小は、ソース１２８ｂ側の抵抗、すなわち電荷蓄積膜１４４のソース１２８ｂ側における電子の蓄積の有無に強く支配される。電荷蓄積膜１４４は、電子を局所的に蓄積できるため、データの書込みにおいては、電荷蓄積膜１４４のドレイン１２８ａ側及びソース１２８ｂ側を区別して電荷を蓄積させることができる。このＳＯＮＯＳメモリでは、ソースとドレインを入れ換えて機能させることにより、１つのメモリセルあたり２ビットの情報を記憶することができる。

素子の微細化に伴い、ＭＯＳＦＥＴのゲート長が短くなると、ＳＯＮＯＳメモリの電荷蓄積膜１４４中の２箇所の電荷が蓄積される部分の距離が短くなる。このため、２箇所が互いに干渉して２ビット動作が困難になる場合がある。

この困難を解決するために、１つのトランジスタのゲート電極の両側にサイドウォール状の電荷蓄積部を設けるサイドウォール型の半導体不揮発性メモリ（以下、サイドウォール型メモリと称することもある。）が提案されている（例えば、特許文献２参照）。

図１０を参照して、特許文献２に開示のサイドウォール型メモリの従来例について説明する。図１０は、サイドウォール型メモリの従来例の概略的な断面図であり、１つのメモリセルを示している。

サイドウォール型メモリ２１０は、シリコン基板２２０に、ＭＯＳ型のトランジスタ（ＭＯＳＦＥＴ）を備えている。ＭＯＳＦＥＴは、ゲート電極２３８と、第１及び第２不純物拡散領域２２８ａ及び２２８ｂと、第１及び第２抵抗変化部２２７ａ及び２２７ｂを備えている。

ゲート電極２３８は、シリコン基板２２０上にゲート酸化膜２３６を介して設けられている。

第１及び第２不純物拡散領域２２８ａ及び２２８ｂは、ゲート電極２３８を挟む位置に、例えばｎ型の不純物が拡散されて形成されている。この第１及び第２不純物拡散領域２２２８ａ及び２２８ｂは、それぞれＭＯＳＦＥＴのソース及びドレインとして機能する領域である。以下の説明では、第１不純物拡散領域２２８ａをドレインとし、第２不純物拡散領域２２８ｂをソースとして用いる例について説明する。なお、ドレイン及びソースを、それぞれ第１及び第２不純物拡散領域２２８ａ及び２２８ｂと同じ符号を付して説明する。

第１及び第２抵抗変化部２２７ａ及び２２７ｂは、第１及び第２不純物拡散領域２２８ａ及び２２８ｂと、ゲート電極２３８の下側の領域部分との間に、それぞれ設けられるシリコン基板２２０の領域部分である。第１及び第２抵抗変化部２２７ａ及び２２７ｂは、第１及び第２不純物拡散領域２２８ａ及び２２８ｂと同じｎ型の不純物が拡散する領域である。なお、第１及び第２抵抗変化部２２７ａ及び２２７ｂの不純物濃度は、第１及び第２不純物拡散領域２２８ａ及び２２８ｂよりも低い。

このサイドウォール型メモリは、第１抵抗変化部２２７ａ上に、第１電荷蓄積部２４０ａを備えるとともに、第２抵抗変化部２２７ｂ上に、第２電荷蓄積部２４０ｂを備えている。第１及び第２電荷蓄積部２４０ａ及び２４０ｂは、それぞれボトム酸化膜２４２ａ及び２４２ｂと、電荷蓄積膜２４４ａ及び２４４ｂと、トップ酸化膜２４６ａ及び２４６ｂとが順次に積層された、電荷を蓄積可能な積層構造である。

サイドウォール型メモリ２１０は、第１及び第２電荷蓄積部２４０ａ及び２４０ｂのそれぞれに電子が蓄積されているか否かにより、シリコン基板２２０の表層領域のうち、第１及び第２電荷蓄積部２４０ａ及び２４０ｂの下側の領域部分中に設けられている第１及び第２抵抗変化部２２７ａ及び２２７ｂの抵抗を変化させる。注入された電子が蓄積されている状態を“１”とし、一方、電子が蓄積されていない状態を“０”として、データを区別する。

例えば、第１電荷蓄積部２４０ａへの電子の注入は、ソース２２８ｂ及びシリコン基板２２０を接地し、ゲート電極２３８及びドレイン２２８ａに正電圧を印加することで行う。このとき、チャネルを走ってきた電子が、ドレイン２２８ａ近傍でドレイン２２８ａに向かう強い電界により、高エネルギー状態、すなわちホットエレクトロンになる。このホットエレクトロンが、ゲート電極２３８に向かう方向の電界により、第１電荷蓄積部２４０ａに注入される。

第１電荷蓄積部２４０ａについての情報の読み出しは、シリコン基板２２０及びドレイン２２８ａを接地し、ゲート電極２３８及びソース２２８ｂに正電圧を印加することで行う。

第１電荷蓄積部２４０ａに電子が蓄積されている場合は、第１電荷蓄積部２４０ａに蓄積された電子は、その直下の第１抵抗変化部２２７ａに正電荷を誘起させる。この誘起された正電荷により、第１電荷蓄積部２４０ａの下側の第１抵抗変化部２２７ａの抵抗値が上昇し、ソース−ドレイン間電流（チャネル電流）が低下する。一方、第１電荷蓄積部２４０ａに電子が蓄積されていない場合は、第１抵抗変化部２２７ａの抵抗値は上昇しないので、チャネル電流は低下しない。このチャネル電流の大小により、電荷の蓄積の有無、すなわち“０”と“１”のデータが区別される。

サイドウォール型メモリについても、ソースとドレインに印加する電圧を入れ換えることで、１つのメモリセルあたり２ビットの情報を記憶することができる。

しかし、特許文献２に開示されているサイドウォール型メモリでは、素子の微細化によりメモリセル面積をさらに小さくする際に、サイドウォール幅を充分に確保することが困難になる場合がある。サイドウォール幅を充分に確保できない場合、短チャネル効果の影響を受ける恐れがある。

そこで、電荷蓄積部の一部が、ゲート酸化膜とシリコン基板の界面よりも下に存在する構造が提案されている（例えば、特許文献３又は４参照）。この特許文献３又は４に開示されている構造によれば、素子の微細化によりメモリセル面積が小さくなった場合に、実質的なチャネル長をシリコン基板の鉛直方向に沿って確保することができる。

また、電荷蓄積部にポリシリコン電極を備えて、容量接合により電荷蓄積部に電荷の注入を行う技術が提案されている（例えば、特許文献５参照）。
特開２００２−１８４８７３号公報 特開２００５−６４２９５号公報 特開２００４−１８６６６３号公報 特開平５−３４３６７４号公報 特許第３６３０４９１号明細書

しかしながら、上述の特許文献３又は４に開示されている半導体記憶装置では、電荷蓄積部に対向するシリコン基板の部分に充分な電界が発生せず、充分な大きさのチャネル電流を得るのが難しい場合がある。充分な大きさのチャネル電流が得られない場合は、“０”と“１”の判別が困難になる。

この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、容量接合により電荷蓄積部に対向するシリコン基板の部分に電界を発生させる構成とするとともに、当該シリコン基板の部分のしきい値電圧を下げることにより、充分なチャネル電流を流すことができる半導体記憶装置及びその製造方法を提供することにある。

上述した目的を達成するために、この発明の半導体記憶装置は、一方の主表面側に台状のステップ部が形成された半導体基板と、第１ウェルと、ステップ部上にゲート酸化膜を介して設けられた制御電極と、第１及び第２不純物拡散領域と、第２ウェルと、第１及び第２電荷蓄積部とを備えて構成される。

第１ウェルは、ステップ部の上面の表層領域に形成された第１導電型の不純物が高濃度に注入されている領域である。

第１及び第２不純物拡散領域は、半導体基板の一方の主表面側の表層領域のうち、ステップ部を挟む位置に形成された一対の不純物拡散領域であって、第１導電型とは異なる第２導電型の領域である。

第２ウェルは、第１ウェルと第１及び第２不純物拡散領域との間に、不純物拡散領域に隣接する領域からステップ部の側面の表層領域にわたって形成された、第１ウェルよりも不純物濃度が低い領域である。

第１及び第２電荷蓄積部は、ステップ部を挟む位置にステップ部及び制御電極に隣接してそれぞれ設けられており、ボトム酸化膜、電荷蓄積膜、トップ酸化膜及びフローティング電極を順次に積層して構成されている。

この発明の半導体記憶装置によれば、電荷蓄積部がフローティング電極を備えているので、制御電極に電圧を印加すると、フローティング電極の電位は、容量結合により制御電極とシリコン基板の間の電位になる。

ここで、電荷蓄積部に対向する半導体基板の表層領域に、第２ウェル、すなわち、制御電極下に形成された第１ウェルと同じ導電型でかつ不純物濃度が低い領域が形成されている。第２ウェルは、しきい値電圧が低く、このため、容量結合により生じたフローティング電極の電位によりチャネルが形成される。

この結果、この発明の半導体記憶装置によれば、情報の読出し時に充分なチャネル電流を流すことができる。

以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。なお、以下の図では、平面図について一部ハッチング等を付しているが、所要の領域部分を強調してあるに過ぎず、これらハッチング等は何ら断面を示すものではない。

（半導体記憶装置）
図１を参照して、この発明の半導体記憶装置として半導体不揮発性メモリについて説明する。図１は、半導体不揮発性メモリを説明するための概略図である。図１（Ａ）は、この発明の半導体記憶装置のレイアウトの一部分を拡大して示す図である。この半導体記憶装置には、複数個のメモリセルが行列状に配列されている。図１（Ｂ）は、この発明の半導体不揮発性メモリの一つのメモリセル（図１（Ａ）中、Ｂで示す部分）の構造を概略的に示す図であって、図１（Ａ）のＡ−Ａ線に沿って取った切断端面を拡大して示している。

なお、半導体基板として、シリコン基板を用いることができ、以下の説明では、シリコン基板を用いる例について説明する。

シリコン基板２１の一方の主表面２２ａ側に、第１の方向、すなわちゲート長方向に沿う方向に延在して、平行かつ等間隔に複数の素子分離膜２９が形成されている。素子分離膜２９は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法又はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成される。なお、この素子分離膜２９が形成されている領域を素子分離領域２３と称する。また、素子分離領域２３間の領域を、アクティブ領域２４と称する。

各メモリセルの半導体不揮発性メモリ１０は、シリコン基板２１に形成されたＭＯＳ型の電界効果トランジスタ（ＭＯＳＦＥＴ）を備えている。ＭＯＳＦＥＴは、制御電極としてのゲート電極３８と、不純物拡散領域２８を備えている。

ゲート電極３８を挟む位置に第１及び第２電荷蓄積部４０ａ及び４０ｂが設けられている。１つのメモリセルについて２つの電荷蓄積部、すなわち第１及び第２電荷蓄積部４０ａ及び４０ｂを備えているので、２ビットの情報の書込みが可能になる。ここで、ゲート電極３８を、ワード線（ＷＬ）として機能させても良い。

なお、不純物拡散領域２８は、第１及び第２不純物拡散領域２８ａ及び２８ｂを含んでおり、従って、以下の説明では、これらを代表して不純物拡散領域２８と称する。同様に、第１及び第２電荷蓄積部４０ａ及び４０ｂを代表して電荷蓄積部４０と称することもある。

この発明の実施形態の構成例によれば、シリコン基板２１の第１主表面２２ａ側には、台状のステップ部２１ｂが形成されている。このステップ部２１ｂが形成されている領域をステップ領域２５と称し、ステップ領域２５間の領域を平坦領域２６と称する。ステップ部２１ｂは、下地部２１ａ上に平坦領域２６の上面２２ａａから上方に突出して形成されている。すなわち、ステップ領域２５の上面２２ａｂは、平坦領域２６の上面２２ａａよりも、他方の主表面２２ｂからの位置が高い。このステップ部２１ｂの形成は、例えば、シリコン基板２１の第１主表面２２ａ側からトレンチエッチングを行って、平坦領域２６に対応するシリコン基板２１の部分を掘り下げて、主表面の位置を低くすることによって行われる。ステップ部２１ｂの側面２２ｃは、好ましくは、上面２２ａａ及び２２ａｂに対し垂直な面とするのが良い。

ステップ部２１ｂの上面２２ａｂの表層領域には、第１導電型の不純物が高濃度に注入されている第１ウェル３２が形成されている。ここでは第１導電型をｐ型とした例について説明する。すなわち、第１ウェル３２は、例えばホウ素（Ｂ）などのｐ型の不純物が高濃度に注入された領域である。

ゲート電極３８は、ポリシリコンで形成され、シリコン基板２１の一方の主表面２２ａ上、すなわち、ここではステップ部２１ｂ上に、ゲート酸化膜３６を介して設けられている。また、ゲート電極３８を、例えば、ポリシリコン膜と金属シリサイド膜とを順次に積層した、いわゆるポリサイド構造としても良い。

一対の第１及び第２不純物拡散領域２８ａ及び２８ｂは、シリコン基板２１の一方の主表面２２ａ側の表層領域に設けられている。これら不純物拡散領域２８は、平坦領域２６の上面２２ａａからシリコン基板２１の下地部２１ａ中へと形成された領域である。さらに、半導体不揮発性メモリ１０を上方から平面的に見た場合に、これら不純物拡散領域２８は、ゲート電極３８をゲート長方向に挟む両側の互いに対向する位置の、シリコン基板２１の平坦領域２６の部分に形成されている。不純物拡散領域２８は、シリコン基板２１の導電型とは異なる第２導電型の領域であり、ここでは、ｎ型の不純物が高濃度に拡散されている領域（ｎ^＋領域）である。不純物拡散領域２８は、ＭＯＳＦＥＴの動作時には主電極領域、すなわちドレイン又はソースとして機能する。

第１ウェル３２と第１及び第２不純物拡散領域２８ａ及び２８ｂとの間に、不純物拡散領域２８に隣接する平坦領域２６の領域部分からステップ部２１ｂの側面２２ｃの表層領域にわたって第２ウェル３４ａ（３４ａａ、３４ａｂ）及び３４ｂ（３４ｂａ、３４ｂｂ）が形成されている。第２ウェル３４ａ及び３４ｂは、第１ウェル３２よりも不純物濃度が低い領域である。

第１電荷蓄積部４０ａは、シリコン基板２１上の、シリコン基板２１の一方の主表面２２ａ側を平面的に見た場合に、第１不純物拡散領域２８ａとゲート電極３８及びステップ部２１ｂとの間に挟まれて、かつゲート電極３８に隣接、すなわち直接接して設けられている。第１電荷蓄積部４０ａは、ボトム酸化膜４２ａ、電荷蓄積膜４４ａ、トップ酸化膜４６ａ及びフローティング電極４８ａが順次に主としてチャネル長方向に積層された積層構造（以下、ＯＮＯ積層絶縁膜と称する。）である。

ボトム酸化膜４２ａは、例えば熱酸化法により形成されたシリコン酸化膜であり、シリコン基板２１の平坦領域２６上からステップ部２１ｂ、ゲート酸化膜３６及びゲート電極３８の側壁上にわたって、５〜１０ｎｍ程度の均一の厚みかつＬ字層の形態で形成されている。電荷蓄積膜４４ａは、例えば減圧ＣＶＤ法で形成されたシリコン窒化膜であり、ボトム酸化膜４２ａ上に、５〜１０ｎｍ程度の均一の厚みかつＬ字層の形態で形成されている。トップ酸化膜４６ａは、例えば減圧ＣＶＤ法で形成されたシリコン酸化膜であり、電荷蓄積膜４４ａ上に、２〜１０ｎｍ程度の均一の厚みかつＬ字層の形態で形成される。フローティング電極４８ａは、トップシリコン酸化膜４６ａ上に、ステップ部２１ｂの側面に平行な、１０〜３０ｎｍ程度の均一の厚みの平板状に形成されている。フローティング電極４８ａは、例えば、リンを３×１０^２０／ｃｍ^２以上ドープしたポリシリコンで形成することができる。

第２電荷蓄積部４０ｂは、シリコン基板２１上の、シリコン基板２１の一方の主表面２２ａ側を平面的に見た場合に、第２不純物拡散領域２８ｂとゲート電極３８及びステップ部２１ｂ間に挟まれて、かつゲート電極３８に隣接して設けられている。第２電荷蓄積部４０ｂは、第１電荷蓄積部４０ａと同様にＯＮＯ積層絶縁膜で構成され、しかも、ステップ部２１ｂ及びゲート電極３８に対して第１電荷蓄積部４０ａと対称的に形成されている。

電荷蓄積部４０に注入されたキャリアは、このＯＮＯ積層絶縁膜のうち、主として電荷蓄積膜４４ａ及び４４ｂに蓄積される。尚、電荷蓄積部４０の材質及び構成は、メモリの用途に応じて任意好適に選択可能である。例えば、ボトム酸化膜４２及びトップ酸化膜４６の間に、電荷蓄積膜４４ａ及び４４ｂとして、シリコン窒化膜、酸化アルミニウム膜及び酸化ハフニウム膜の絶縁膜群から選ばれた一種又は二種以上の絶縁膜が挟まれた構造にすることができる。

ここでは、半導体基板に第１導電型の第１ウェル及び第２ウェルとして、ｐ型のウェルを備える場合について説明したが、この例に何ら限定されるものではない。例えば、第１導電型をｎ型として、第２導電型をｐ型としても良い。

図２を参照して、この発明の半導体不揮発性メモリにおける電荷蓄積の有無の判別方法について説明する。図２は、図１を参照して説明した半導体不揮発性メモリにおける電荷蓄積の有無の判別方法を説明するための模式図である。

ここでは、第２電荷蓄積部４０ｂから情報を読み出す例について説明する。この場合、
シリコン基板２１及びソース２８ｂを接地し、ゲート電極３８及びドレイン２８ａに正電圧を印加することで電子の蓄積の有無の判別を行う（図１参照）。ゲート電極３８に正のゲート電圧Ｖｇを印加すると、ゲート電極３８とフローティング電極４８ａ及び４８ｂとの間の静電容量Ｃｇと、フローティング電極４８ａ及び４８ｂとシリコン基板２１との間の静電容量Ｃｓとの容量結合により、フローティング電極４８ａ及び４８ｂの電位が制御電極とシリコン基板２１の間の正電位Ｖｆ（＝Ｃｇ／（Ｃｓ＋Ｃｇ）×Ｖｇ）になる。

第２電荷蓄積部４０ｂに電子が蓄積されていない場合は、第２電荷蓄積部４０ｂに含まれるフローティング電極４８ｂに生じた正電位Ｖｆにより、ソース２８ｂ側の第２ウェル３４ｂの部分が反転しやすくなり、充分な大きさのチャネル電流が流れる。

一方、第２電荷蓄積部４０ｂに電子が蓄積されている場合は、フローティング電極４８ｂに生じた正電位Ｖｆによる電界は、第２電荷蓄積部４０ｂに蓄積されている電子により終端され、この結果、第２ウェル３４ｂの部分は反転しにくくなり、すなわち、チャネル電流の大きさが小さくなる。

このチャネル電流の電流値の大小により、電荷の蓄積の有無、すなわち“０”と“１”のデータが区別される。

ここで、第１電荷蓄積部４０ａに電荷が蓄積されている場合は、第１電荷蓄積部４０ａに含まれるフローティング電極４８ａに生じた正電位による電界は、第１電荷蓄積部４０ａで終端され、第１電荷蓄積部４０ａに隣接する第２ウェル３４ａの部分は反転しにくくなる。しかし、ドレイン２８ａ側では、空乏層が広がるため、第１電荷蓄積部４０ａでの電荷の蓄積の有無は、チャネル電流の大小に影響を与えない。

なお、ソースとドレインに印加する電圧を入れ換えることで、１つのメモリセルあたり２ビットの情報を記憶することができる。

トレンチの深さは、容量接合の比及びトレンチを形成するためのエッチング処理の時間を考慮して定めることができる。

ボトム酸化膜４２ａ及び４２ｂ、電荷蓄積膜４４ａ及び４４ｂ、及びトップ酸化膜４６ａ及び４６ｂの厚みがそれぞれ５ｎｍ程度である場合は、フローティング電極４８ａ及び４８ｂに対向するステップ部２１ｂの側面２２ｃに形成された第２ウェル３４ａ及び３４ｂの長さを充分に確保するため、ステップ部２１ｂの高さｔｓを、３０〜５０ｎｍ程度にすることが好ましい。ゲート長Ｗが１５０ｎｍであるとき、フローティング電極４８ａ及び４８ｂの厚みを１０〜３０ｎｍにすると、ゲート容量（Ｃｇ）の全容量（Ｃｓ＋Ｃｇ）に対する比（Ｃｇ／（Ｃｓ＋Ｃｇ））は、７５〜９０％程度になる。なお、容量比はこの範囲に限定されない。第２ウェル３４の不純物濃度が低いなど、しきい値電圧が低い場合は、容量比をさらに小さくしても良い。

上述したように、この発明の半導体記憶装置によれば、電荷蓄積部がフローティング電極を備えているので、制御電極に電圧を印加すると、フローティング電極の電位は、容量結合により制御電極とシリコン基板の間の電位になる。

ここで、電荷蓄積部に対向する半導体基板の表層領域に、第２ウェル、すなわち、制御電極下に形成された第１ウェルと同じ導電型でかつ不純物濃度が低い領域が形成されている。第２ウェルは、しきい値電圧が低く、このため、容量結合により生じたフローティング電極の電位によりチャネルが形成される。

この結果、この発明の半導体記憶装置によれば、情報の読出し時に充分なチャネル電流を流すことができる。

（半導体記憶装置の製造方法）
図３〜８を参照して、この発明の半導体不揮発性メモリの製造方法について説明する。

図３〜８は、半導体不揮発性メモリの製造方法を説明するための工程図である。図３（Ａ）は、素子分離膜が形成されたシリコン基板の概略的な平面図である。図３（Ｂ）は、図３（Ａ）のＸ−Ｘ´線に沿って切った切断端面を示す図である。図３（Ｃ）は、図３（Ａ）のＹ−Ｙ´線に沿って切った切断端面を示す図である。

図４（Ａ）〜（Ｃ）、図５（Ａ）〜（Ｂ）、図６、図７（Ａ）〜（Ｂ）及び図８（Ａ）〜（Ｂ）は、いずれも、図３（Ｂ）に対応する主要部の切断端面を示している。

先ず、一方の主表面２０ａ側に第１導電型、ここではｐ型の不純物が高濃度に注入されて形成されている第１ウェル３１を備えるシリコン基板２０を用意する。このシリコン基板２０の一方の主表面２０ａ側に、例えばＳＴＩ法により素子分離膜２９を形成しておく。なお、素子分離膜２９を、ＬＯＣＯＳ法により形成しても良い。ここでは、素子分離膜２９は、第１の方向に延在する帯状に、一定幅及び一定間隔で互いに平行に複数形成される例について説明する。

次に、シリコン基板２０の一方の主表面２０ａ上に、第１の方向に直交する第２の方向に延在して、帯状のステップ領域２５を設定する。またステップ領域２５を挟む領域を平坦領域２６として設定する。ここでは、平行かつ等間隔に帯状のステップ領域２５を設定する。このとき、ステップ領域２５間の領域が平坦領域２６として設定される（図３（Ａ）、（Ｂ）及び（Ｃ））。

次に、シリコン基板２０の一方の主表面２０ａ上に、第１シリコン酸化膜３５、第１導電膜３７及び第１シリコン窒化膜３９を順次に積層する。

第１シリコン酸化膜３５は、シリコン基板２０の一方の主表面２０ａ上に、例えば、熱酸化により形成される。第１導電膜３７は、第１シリコン酸化膜３５上に、例えばＣＶＤ法によりポリシリコンを堆積することにより形成される。ここで、ポリシリコンの堆積と同時にあるいは堆積後に不純物がドープされることにより、電気伝導性が得られる。なお、第１導電膜３７として、例えばポリシリコン膜上にタングステンシリサイド膜などの金属シリサイド膜を形成したポリサイド構造を用いても良い。次に、第１導電膜３７上に、例えばＣＶＤ法により第１シリコン窒化膜３９を形成する（図４（Ａ））。

次に、第１シリコン窒化膜３９をパターニングしてステップ領域２５を覆う窒化膜マスク３９ａを形成する。この窒化膜マスク３９ａの形成は、任意好適な従来周知のフォトリソグラフィ及びドライエッチングにより行われる。このドライエッチングにより、第１シリコン窒化膜３９の平坦領域２６の部分が除去され、ステップ領域２５の第１シリコン窒化膜３９が窒化膜マスク３９ａとして残存する（図４（Ｂ））。

次に、窒化膜マスク３９ａをエッチングマスクとして用いたドライエッチングを行うことにより、第１導電膜３７をパターニングしてゲート電極３８を形成する。このエッチングにより、平坦領域２６の第１導電膜３７が除去され、ステップ領域２５の第１導電膜がゲート電極３８として残存する。

次に、窒化膜マスク３９ａ及びゲート御電極３８をエッチングマスクとして用いたエッチングを行う。

このエッチングでは、第１シリコン酸化膜３５の平坦領域２６の部分を除去してシリコン基板２０を露出する。このとき、ステップ領域２５に残存する第１シリコン酸化膜の部分がゲート酸化膜３６となる。

さらに、窒化膜マスク３９ａ及びゲート電極３８をエッチングマスクとして用いたドライエッチングにより、シリコン基板２０の一方の主表面２２ａ側にトレンチ（溝）を形成する。トレンチの底面は、シリコン基板（図４（Ｃ）中、符号２０で示す部分）の主表面（図４（Ｃ）中、符号２０ａで示す部分）に平行な平坦面である。

シリコン基板２０の平坦領域２６における上面２２ａａは、ステップ領域２５における上面２２ａｂの位置よりも下側に位置する。ステップ領域の、平坦領域２６の上面２２ａａから上方に突出した、シリコン基板２１の部分をステップ部２１ｂと称する。

なお、このドライエッチングをシリコン基板２０の主表面２２ａに垂直な方向からの異方性エッチングにより行えば、ステップ部２１ｂの側面２２ｃは、シリコン基板２０の主表面２２ａに対して直角になる。

このドライエッチングにより、平坦領域２６の第１ウェルは完全に除去され、ステップ部２１ｂの上面２２ａｂの表層領域に第１ウェル３２が残存する（図５（Ａ））。

次に、シリコン基板２０の平坦領域２６の上面２２ａａ上と、ステップ部２１ｂ、ゲート酸化膜３６及びゲート電極３８の側面上とに、例えば熱酸化法により第２シリコン酸化膜４１を形成する。

次に、シリコン基板２０の平坦領域２６の上面２２ａａからステップ部２１ｂの側面２２ｃにわたって、ｐ型の不純物を注入する。ステップ部２１ｂの側面２２ｃに不純物を注入するために、この不純物の注入は、主表面２２ａの鉛直方向から傾けた方向（図中、矢印Ｉで示す。）から行われる。この不純物注入により、第２ウェル３３（３３ａ、３３ｂ）が形成され、チャネルが形成されるためのしきい値電圧が所望の値に設定される（図５（Ｂ））。

次に、第２シリコン酸化膜４１上に、第２シリコン窒化膜４３及び第３シリコン酸化膜４５及び第２導電膜を、例えばＣＶＤ法により順次に形成する。第２導電膜は、第３シリコン酸化膜４５上に、例えばポリシリコンを堆積して形成される。ここで、ポリシリコンの堆積と同時にあるいは堆積後に不純物がドープされることにより、電気伝導性が得られる。

次に、第２導電膜をエッチングして、フローティング電極４８を形成する。第２導電膜のエッチングを第１の主表面２２ａに対して鉛直方向からの異方性エッチングで行うと、ステップ部２１ｂ、ゲート酸化膜３６及びゲート電極３８の側面上の第２導電膜が、フローティング電極４８として残存する。なお、後の工程でコンタクト形成を行う際にフローティング電極４８とコンタクトとが短絡するのを防ぐために、このエッチングでは、フローティング電極４８の第１の主表面２２ａに対して鉛直方向の位置を、ゲート電極３８の上面よりも低くするのが良い（図６）。

次に、第３シリコン酸化膜４５上に、例えばＣＶＤ法によりフローティング電極４８を覆う第３シリコン窒化膜を形成する。

第３シリコン窒化膜を形成した後、第３シリコン窒化膜の全面に対して、シリコン基板２１の主表面２１ａの鉛直方向から異方性のドライエッチングを行う。このエッチングにより、シリコン窒化膜がサイドウォール状に残存する。この残存した導電膜の部分が、ＳＷ窒化膜５０となる。

また、ＳＷ窒化膜５０を形成するエッチングの際に、ＳＷ窒化膜５０間の第２シリコン酸化膜４１、第２シリコン窒化膜４３及び第３シリコン酸化膜４５が除去される。この結果、ＳＷ窒化膜５０間のシリコン基板２１の主表面２１ａが露出する。

ゲート電極３８に隣接して、サイドウォール状に形成された、ボトム酸化膜４２、電荷蓄積膜４４、トップ酸化膜４６、フローティング電極４８及びＳＷ窒化膜５０を具える部分を、電荷蓄積部４０と称する（図７（Ａ））。

次に、異方性エッチングにより露出したシリコン基板２１に対して、第１導電型とは異なる第２導電型の不純物の注入及び拡散を行うことにより、不純物拡散領域を形成する。

ここでは、窒化膜マスク３９ａと電荷蓄積部４０をマスクとして用いて、第２導電型としてｎ型の不純物を半導体基板２１の主表面２１ａに対して、鉛直方向から注入する（図７（Ｂ）中、矢印ＩＩで示す）。例えば、不純物として、Ａｓを１×１０^１５個／ｃｍ^２程度の濃度で注入した後、活性化のための熱処理を行う。Ａｓの注入及び熱処理により、半導体基板２１の電荷蓄積部４０間の部分に、不純物拡散領域２８が形成される。

次に、ＣＶＤ法により、第４シリコン酸化膜６０を形成した後、例えばＣＭＰ法により平坦化する。第４シリコン酸化膜６０は、シリコン基板２１、窒化膜マスク３９ａ及び電荷蓄積部４０上に形成され、隣接する電荷蓄積部４０間を埋めこむように形成される（図８（Ａ））。

次に、フォトリソグラフィにより、第４シリコン酸化膜６０上に、ゲート電極３８に対応する領域を覆うレジストパターンを形成する。続いて、シリコン窒化膜に対するシリコン酸化膜のエッチング速度が速い、高選択比エッチングを行う。この高選択比エッチングにより、第４シリコン酸化膜６０の部分がエッチングされ、自己整合的にコンタクトホール６４が形成される。エッチングにより残存した部分が、層間膜６２となる。

その後、例えばＣＶＤ法により、タングステン（Ｗ）を堆積させて、コンタクトホール６４を埋め込み、導電プラグ７０を形成する（図８（Ｂ））。

その後の、メタル配線層や、メタル配線層間の層間膜の形成などは、従来周知の方法で行うことができるので、以降の工程の説明を省略する。

この製造方法によれば、第１導電型の不純物が高濃度に注入されて形成されている第１ウェルの部分を除去してトレンチを形成している。このため、電荷蓄積部に対向するシリコン基板の表層領域に、第１ウェルよりも不純物濃度が低い第２ウェルを容易に形成することができる。さらに、容量結合によりチャネルが形成される、第２ウェルの部分の長さを充分に確保することができる。

半導体不揮発性メモリの概略図である。 電荷蓄積の有無の判別方法を示す概略図である。 半導体不揮発性メモリの製造方法を示す工程図（その１）である。 半導体不揮発性メモリの製造方法を示す工程図（その２）である。 半導体不揮発性メモリの製造方法を示す工程図（その３）である。 半導体不揮発性メモリの製造方法を示す工程図（その４）である。 半導体不揮発性メモリの製造方法を示す工程図（その５）である。 半導体不揮発性メモリの製造方法を示す工程図（その６）である。 従来のＳＯＮＯＳメモリについて説明するための概略的な断面図である。 サイドウォール型メモリの従来例の概略的な断面図である。

符号の説明

１０、１１０、２１０ 半導体不揮発性メモリ
２０、２１、１２０、２２０ シリコン基板
２１ａ 下地部
２１ｂ ステップ部
２４、１２４ アクティブ領域
２５ ステップ領域
２６ 平坦領域
２８ａ、１２８ａ、２２８ａ 第１不純物拡散領域（ドレイン）
２８ｂ、１２８ｂ、２２８ｂ 第２不純物拡散領域（ソース）
３１、３２ 第１ウェル
３３、３３ａ、３３ｂ 第２ウェル
３４、３４ａ、３４ａａ、３４ａｂ、３４ｂ、３４ｂａ、３４ｂｂ 第２ウェル
３５ 第１シリコン酸化膜
３６、２３６ ゲート酸化膜
３７ 第１導電膜
３８、１３８、２３８ ゲート電極
３９ 第１シリコン窒化膜
３９ａ 窒化膜マスク
４０、４０ａ、４０ｂ、２４０ａ、２４０ｂ 電荷蓄積部
４１ 第２シリコン酸化膜
４２、４２ａ、４２ｂ、１４２、２４２ａ、２４２ｂ ボトム酸化膜
４３ 第２シリコン窒化膜
４４、４４ａ、４４ｂ、１４４、２４４ａ、２４４ｂ 電荷蓄積膜
４５ 第３シリコン酸化膜
４６、４６ａ、４６ｂ、１４６、２４６ａ、２４６ｂ トップ酸化膜
４８、４８ａ、４８ｂ フローティング電極
５０ ＳＷ窒化膜
６０ 第４シリコン酸化膜
６２ 層間膜
６４ コンタクトホール
７０ 導電プラグ
１１０ ＳＯＮＯＳメモリ
２１０ サイドウォール型メモリ
２２７ａ 第１抵抗変化部
２２７ｂ 第２抵抗変化部

Claims (9)

1. 一方の主表面側に台状のステップ部が形成されている半導体基板と、
   前記ステップ部の上面の表層領域に形成された第１導電型の第１ウェルと、
   前記ステップ部上にゲート酸化膜を介して設けられた制御電極と、
   前記半導体基板の一方の主表面側の表層領域のうち、前記ステップ部を挟む位置に形成された一対の不純物拡散領域であって、前記第１導電型とは異なる第２導電型の第１及び第２不純物拡散領域と、
   前記第１ウェルと前記第１及び第２不純物拡散領域との間に、該第１及び第２不純物拡散領域に隣接する領域から前記ステップ部の側面の表層領域にわたって形成された、前記第１ウェルよりも不純物濃度が低い、前記第１導電型の第２ウェルと、
   前記ステップ部を挟む位置に該ステップ部及び前記制御電極に隣接してそれぞれ設けられた、ボトム酸化膜、電荷蓄積膜、トップ酸化膜及びフローティング電極を順次に積層して構成されている第１及び第２電荷蓄積部と
   を備えることを特徴とする半導体記憶装置。
2. 前記ステップ部の高さが、前記ボトム酸化膜、前記電荷蓄積膜及び前記トップ酸化膜の厚さの和よりも大きいことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ステップ部の高さが、３０ｎｍ〜５０ｎｍである
   ことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記フローティング電極の前記主表面に対する鉛直方向の位置が、前記制御電極の上面よりも低い
   ことを特徴とする請求項１〜３のいずれか一項に記載の半導体記憶装置。
5. 前記ステップ部が、平行かつ等間隔の帯状に形成されている
   ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
6. 一方の主表面側に第１導電型の不純物が高濃度に注入されている第１ウェルを備える半導体基板を用意して、該半導体基板の一方の主表面上に、帯状のステップ領域を設定するとともに、該ステップ領域を挟む領域を平坦領域として設定する工程と、
   前記半導体基板の一方の主表面上に、第１シリコン酸化膜、第１導電膜及び第１シリコン窒化膜を順次に積層する工程と、
   前記第１シリコン窒化膜をパターニングして前記ステップ領域を覆う窒化膜マスクを形成する工程と、
   該窒化膜マスクをエッチングマスクとして用いたエッチングを行うことにより、前記第１導電膜をパターニングして制御電極を形成する工程と、
   前記窒化膜マスク及び前記制御電極をエッチングマスクとして用いたエッチングを行うことにより、前記平坦領域の第１シリコン酸化膜を除去してステップ領域にゲート酸化膜を形成するとともに、前記第１ウェルの平坦領域の部分を除去するエッチングを行うことにより、前記半導体基板の一方の主表面側に台状のステップ部を形成する工程と、
   前記半導体基板の平坦領域の上面上と、前記ステップ部、前記ゲート酸化膜及び前記制御電極の側面上とに、第２シリコン酸化膜を形成する工程と、
   前記半導体基板の平坦領域の上面からステップ部の側面にわたって、前記第１導電型の不純物を注入して第２ウェルを形成する工程と、
   前記第２シリコン酸化膜上に、第２シリコン窒化膜、第３シリコン酸化膜及び第２導電膜を順次に積層する工程と、
   前記第２導電膜をエッチングして、前記ステップ部、前記ゲート酸化膜及び前記制御電極の側面上に、フローティング電極を形成する工程と、
   前記第３シリコン酸化膜上に、前記フローティング電極を覆う第３シリコン窒化膜を形成する工程と、
   異方性エッチングにより、前記平坦領域上の前記第２シリコン酸化膜、前記第２シリコン窒化膜、前記第３シリコン酸化膜及び前記第３シリコン窒化膜の一部分を除去し、前記制御電極に隣接してサイドウォール状に残存した部分を電荷蓄積部とする工程と、
   前記異方性エッチングにより露出した半導体基板に対して、前記第１導電型とは異なる第２導電型の不純物の注入及び拡散を行うことにより、不純物拡散領域を形成する工程と
   を備えることを特徴とする半導体記憶装置の製造方法。
7. 前記ステップ領域及び平坦領域の設定にあたり、
   前記ステップ領域を、平行かつ等間隔に設定し、及び該ステップ領域間の領域を平坦領域として設定する
   ことを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記フローティング電極の第１の主表面に対する鉛直方向の位置が、前記制御電極の上面よりも低く形成される
   ことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
9. 前記不純物拡散領域を形成した後、
   前記半導体基板の一方の主表面上に、前記制御電極及び電荷蓄積部を覆う第４シリコン酸化膜を形成する工程と、
   シリコン窒化膜に対するシリコン酸化膜のエッチング速度が速い条件で前記第４シリコン酸化膜をエッチングすることにより、コンタクトホールを形成する工程と、
   該コンタクトホールを導電材料で埋め込んで、導電プラグを形成する工程と
   を備えることを特徴とする請求項６〜８のいずれか一項に記載の半導体記憶装置の製造方法。

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