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CN101000924A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

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CN101000924A
CN101000924A CNA2006101687882A CN200610168788A CN101000924A CN 101000924 A CN101000924 A CN 101000924A CN A2006101687882 A CNA2006101687882 A CN A2006101687882A CN 200610168788 A CN200610168788 A CN 200610168788A CN 101000924 A CN101000924 A CN 101000924A
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CN
China
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film
gate electrode
semiconductor device
semiconductor substrate
Prior art date
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Application number
CNA2006101687882A
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石垣隆士
长部太郎
小林孝
今井丰
清水雅裕
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Renesas Technology Corp
Original Assignee
Renesas Technology Corp
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Abstract

本发明提供一种半导体器件及其制造方法，目的在于实现半导体器件的高集成化。包括在第1导电型的半导体衬底上隔着第1栅极绝缘膜(4)而形成的浮栅(7)；在上述半导体衬底上隔着第2绝缘膜而形成的第2电荷保持区域；在第1方向延伸，在上述第1电荷保持区域之上隔着第2栅极绝缘膜(5)而形成的控制栅(8)；在上述第1方向延伸，在上述第2电荷保持区域之上隔着第2栅极绝缘膜而形成的第2栅电极；以及在第2方向延伸，与上述第1栅电极、上述第2栅电极交叉地形成在上述半导体衬底上的半导体层(10)，其中，上述半导体层形成第2导电型的n形导电区域(3)。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，尤其涉及适用于电可擦除的非易失性半导体存储器件的高集成化、高性能化的有效技术。
背景技术
作为电可擦除的非易失性半导体存储器件中可将信息汇总删除的存储器件，已知有所谓的闪存。闪存，由于便携性和耐冲击性优异，可汇总进行电删除，因此，近年来，作为便携式个人电脑和数字静态照相机等小型便携信息设备用的存储器件，需求急剧地扩大。但要扩大其市场，则由存储器单元面积的缩小而带来的位成本(bit cost)的降低将成为重要的因素。
在日本特开平02-110981号公报(专利文献1)中，记载了具有使用3层多晶硅膜栅极的虚拟接地型的存储器单元的闪存。该文献的存储器单元由形成在半导体衬底的阱中的半导体区域和3个栅电极构成。3个栅电极为：形成在阱上的浮栅，横跨在阱上和浮栅上而形成的控制栅，以及在相邻的控制栅、浮栅之间形成的擦除栅。3个栅电极由多晶硅膜构成，分别用绝缘膜分离，浮栅和阱之间也用绝缘膜分离。控制栅在行方向相连而构成字线。源极和漏极扩散层，在列方向形成，构成局部数据线，成为共用相邻的存储器单元和扩散层的虚拟接地型，由此实现列方向的间距(pitch)的最佳化。擦除栅与沟道平行，并且与字线平行地配置在字线(控制栅)之间。
当向上述存储器单元写入时，分别向字线和漏极施加独立的正电位，将阱、源极以及擦除栅取为0V。由此，在漏极附近的沟道部产生热电子，电子被注入到浮栅，存储器单元的阈值上升。在擦除时，向擦除栅施加正电位，字线、源极、漏极、以及阱取为0V。由此，从浮栅向擦除栅释放电子，阈值降低。
在日本特开2001-156275号公报(专利文献2)中，公开了一种具有使用了3层多晶硅膜栅极的存储器单元的非易失性半导体存储器件。该文献的存储器单元，使浮栅、控制栅以外的第3栅电极沿数据线方向延伸，当使该第3的栅电极下部沟道为导通状态时，将形成在衬底上的反转层用作局部数据线。由此，能够去除存储器阵列内的扩散层，因而能够使数据线的间距最佳化。
在虚拟接地型的存储器单元的结构中，即便是相同的扩散层布线或反转层布线，也存在作为源极线发挥作用的情况和作为数据线发挥作用的情况。因此，在本说明书中，记载的是将与字线交差的扩散层布线或者反转层布线作为局部数据线或者数据线，但有时这些布线也根据所选择的存储器单元而作为源极线发挥作用。
另外，研究出本发明申请之后，申请人通过独自进行的调查，发现了与本发明申请相关的日本特开2000-294660号公报(专利文献3)。专利文献3公开了这样一种结构，即：在半导体表面部分形成夹着沟道形成区域而层叠了的源极·漏极杂质区域，在沟道形成区域上层叠在内部包含电荷累积单元(浮栅)的栅极绝缘膜和栅电极(浮栅)。
[专利文献1]  日本特开平02-110981号公报
[专利文献2]  日本特开2001-156275号公报
[专利文献3]  日本特开2000-294660号公报
发明内容
一种具有所谓的非接触式的存储器阵列结构的闪存，该非接触式的存储器阵列结构，是将存储器单元晶体管的源极/漏极用作局部数据线，即将数据线形成在字线之下，由此使每个存储器单元不存在数据线的接触孔的结构，在上述闪存中，作为进行微细化所带来的课题，要求满足以下详细说明的3个课题。
如上所述，在将形成在硅衬底表面的扩散层作为局部数据线使用的单元方式中(专利文献1)，伴随微细化，数据线的线宽缩小，扩散层的剖面面积减小，数据线的电阻变大。当数据线的电阻增大时，存在由于电位降低、电信号响应延迟而产生特别是读出性能降低的问题。因此，需要(1)降低构成数据线的导电区域的电阻，确保读出速度。
另外，在进行写入动作时，如以下所示，在构成局部数据线的扩散层和阱之间的接合耐压需要在4V以上。例如，在通过热电子的注入进行写入的单元中，对控制栅施加大约12V、漏极施加大约4V以上的电压，利用与0V的源极间的电位差而产生沟道热电子。此时，漏极和阱之间的接合耐压必须在漏极电压以上。进而，在施加了该漏极电压的局部数据线中，扩散层和阱之间的接合漏电流成为使漏极电压下降等写入性能降低的原因。因此，需要(2)降低构成局部数据线的导电区域和阱之间的不需要的漏电流。即，需要确保导电区域和阱之间的接合耐压。
而在闪存中，进行读出时使源极和漏极之间产生1V左右的电位差，判断存储器单元的阈值，因此，对于该源极·漏极间的电压，无法产生穿通(punch through)。同样地，在进行上述写入时，对于写入单元的源极·漏极间电压为4V以上，也无法产生穿通。这在施加了与写入单元相同的漏极电压、源极电压的写入禁止单元中也是同样的，需要抑制不需要的漏电流。另外，可以举出虚拟接地型的单元中的例子。在这种类型的单元中，由选择栅、控制栅等进行元件分离。如上所述，在进行写入动作时，将大约4V以上的电压施加在扩散层。在进行此时的元件分离的部分，需要防止穿通。因此，(3)需要确保存储器单元的源极、漏极间的沟道长度，抑制因短沟道效应而引起的穿通。
要想降低课题(1)的数据线的电阻，则提高扩散层的杂质浓度、加深扩散层的深度、增大剖面面积即可。但是，若增大杂质浓度，则会导致课题(2)的接合耐压的劣化，若加深扩散层的深度，则在衬底深部，作为课题(3)的源极·漏极间的穿通耐性就会出现问题。
一般对于由短沟道化引起的源极·漏极间的穿通耐性的劣化，通过增加沟道的浓度来进行应对，但是这样一来会使其与扩散层的杂质浓度差变大，随着微细化的发展，则作为课题(2)的接合耐压就愈发成为问题。
而上述的将反转层用作数据线的单元方式(专利文献2)，由于不需要形成扩散层，因而与使用了扩散层的情况相比，可以使课题(2)的接合漏电流降低，使课题(3)的穿通耐性提高。但是，当为50nm设计规则的发展阶段时，出现使用反转层的数据线的电阻急剧增大，特别是读出性能降低这样的问题。通过控制第3栅电极的电位，在半导体衬底生成沟道来形成反转层，因此，一般很难降低反转层的电阻。因此，可以考虑以下的情况，即：用反转层和扩散层这两者来构成数据线，通过由反转层和扩散层形成读出路径，来降低读出路径的电阻值。但是，形成扩散层将使上述课题(2)、(3)变得明显。
另外，由申请人的调查所发现的专利文献3中，没有记载字线和位线交差的结构，另外，也没有记载由此所带来的课题。
本发明的上述目的和其他目的、以及新的特征，将通过本说明书的记述和附图来得到明确。
简单说明在本发明所公开的发明中代表性的内容的概要如下。
即，包括第1电荷保持区域，在第1导电型的半导体衬底上隔着第1绝缘膜而形成；第2电荷保持区域，在上述半导体衬底上隔着第2绝缘膜而形成；第1栅电极，在第1方向延伸，在上述第1电荷保持区域之上隔着第1栅极绝缘膜而形成；第2栅电极，在上述第1方向延伸，在上述第2电荷保持区域之上隔着第2栅极绝缘膜而形成；以及半导体层，在第2方向延伸，与上述第1栅电极、上述第2栅电极交叉地形成在上述半导体衬底上，上述半导体层形成第2导电型的第1杂质区域。
从其他观点来看，包括电荷存储区域，形成在第1导电型的半导体衬底上；半导体层，形成在上述半导体衬底上；以及栅电极，在上述电荷存储区域和上述半导体层之上隔着绝缘膜而形成，上述半导体层和上述栅电极之间的绝缘膜的膜厚，比位于上述电荷存储区域和上述栅电极之间的绝缘膜的膜厚厚。
从制造方法的观点来看，包括(a)形成电荷存储区域的步骤；(b)在上述电荷存储区域的侧壁形成侧方间隔物的步骤；(c)将上述电荷存储区域和侧方间隔物做成掩膜，在半导体衬底上形成半导体层的步骤；以及(d)在上述半导体层形成导电区域的步骤。
简单地说明由在本申请所公开的发明中有代表性的实施方式所得到的效果如下。
即，能够实现半导体的高集成化。
附图说明
图1是表示本发明的一个实施方式的非易失性半导体存储器件的存储器阵列结构的主要部分透视图。
图2是表示沿图1的A-A’线的半导体衬底的主要部分剖面图。
图3是表示沿图1的B-B’线的半导体衬底的主要部分剖面图。
图4是表示沿图1的C-C’线的半导体衬底的主要部分剖面图。
图5是表示沿图1的D-D’线的半导体衬底的主要部分剖面图。
图6是表示沿图1的E-E’线的半导体衬底的主要部分剖面图。
图7是说明本发明的一个实施方式的非易失性半导体存储器件的读出动作的电路图。
图8是说明本发明的一个实施方式的非易失性半导体存储器件的写入动作的电路图。
图9是图2或图3中的层叠的半导体层部的变形例。
图10是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图11是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图12是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图13是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图14是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图15是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图16是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图17是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图18是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图19是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图20是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图21是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图22是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图23是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图24是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图25是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图26是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图27是表示本发明的一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分透视图。
图28是表示本发明的另一个实施方式的非易失性半导体存储器件的存储器阵列结构的主要部分透视图。
图29是沿图28的A-A’线的半导体衬底的主要部分剖面图。
图30是沿图28的B-B’线的半导体衬底的主要部分剖面图。
图31是沿图28的C-C’线的半导体衬底的主要部分剖面图。
图32是本发明的另一个实施方式的非易失性半导体存储器件的电路图。
图33是本发明的另一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分剖面图。
图34是本发明的另一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分剖面图。
图35是本发明的另一个实施方式的非易失性半导体存储器件的存储器阵列结构的主要部分剖面图。
图36是沿图35的A-A’线的半导体衬底的主要部分剖面图。
图37是沿图35的B-B’线的半导体衬底的主要部分剖面图。
图38是沿图35的C-C’线的半导体衬底的主要部分剖面图。
图39是本发明的另一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分剖面图。
图40是本发明的另一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分剖面图。
图41是本发明的另一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分剖面图。
图42是本发明的另一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分剖面图。
图43是本发明的另一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分剖面图。
图44是本发明的另一个实施方式的非易失性半导体存储器件的存储器阵列结构的主要部分剖面图。
图45是沿图44的A-A’线的半导体衬底的主要部分剖面图。
图46是沿图44的B-B’线的半导体衬底的主要部分剖面图。
图47是沿图44的C-C’线的半导体衬底的主要部分剖面图。
图48是本发明的另一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分剖面图。
图49是本发明的另一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分剖面图。
图50是本发明的另一个实施方式的非易失性半导体存储器件的制造方法的半导体衬底的主要部分剖面图。
图51是沿图44的A-A’线的半导体衬底的变形例。
图52是本发明的另一个实施方式的非易失性半导体存储器件的存储器阵列结构，是沿图35的A-A’线的半导体衬底的主要部分剖面图。
具体实施方式
以下，根据附图详细地说明本发明的实施方式。此外，在用于说明实施方式的附图中，对具有相同功能的部件标以相同的标号，省略其反复的说明。
(实施方式1)
图1～图6是表示本发明的实施方式1的半导体存储器件的存储器阵列。图1是存储器阵列结构的主要部分透视图，图2是沿图1的A-A’线的半导体衬底的主要部分剖面图，图3是沿图1的B-B’线的半导体衬底的主要部分剖面图，图4是沿图1的C-C’线的半导体衬底的主要部分剖面图，图5是沿图1的D-D’线的半导体衬底的主要部分剖面图，图6是沿图1的E-E’线的半导体衬底的主要部分剖面图。此外，为了便于观察，图1省略了绝缘膜等一部分部件的图示。
本实施方式的半导体存储器件是所谓的闪存，在由单晶硅构成的半导体衬底(以下称为衬底)1的主面的p型阱2上具有形成了多个存储器单元的存储器阵列。每个存储器单元具有层叠的半导体层10、n型导电区域3、浮栅(第1栅电极)7、控制栅(第2栅电极)8、以及辅助栅(第3栅电极)9。
存储器单元的浮栅(电荷保持区域)7，如图2所示，隔着第1栅极绝缘膜4形成在p型阱2上，例如由n型多晶硅膜构成。相邻的存储器单元的浮栅7之间，在图1的行方向(X方向)上由氧化硅膜11和12进行绝缘，如图3和图4所示，在图1的列方向(Y方向)由氧化硅膜13进行绝缘。图3中的氧化硅膜11、12、13的边界线，只不过表示在不同的步骤中形成。
控制栅8，如图2所示，在浮栅7的上部隔着第2栅极绝缘膜5而形成。控制栅8，由按n型多晶硅膜8A、氮化钨(WN)膜8B、钨膜(W)膜8C这样的顺序所堆积的多金属膜构成。沿图1的行方向(X方向)配置的多个存储器单元的控制栅8，相互连接构成沿行方向延伸的字线WL。在Y方向上相邻的控制栅8之间，如图4所示，由氧化硅膜13进行绝缘。
辅助栅9，如图2所示，隔着第3栅极绝缘膜6在p型阱2上形成，例如由n型多晶硅膜构成。另外，如图3、图6所示，沿图1的列方向(Y方向)配置的多个存储器单元的辅助栅9，相互连接并沿Y方向延伸。
层叠的半导体层(堆积层)10，如图2所示，在半导体衬底的p型阱2上形成，在堆积层10上形成了n型导电区域3。另外，如图3、图5所示，沿图1的列方向(Y方向)配置的多个存储器单元的堆积层10和n型导电区域3，相互连接并沿Y方向延伸。
另外，浮栅7和控制栅8，由第2栅极绝缘膜5进行绝缘，浮栅7和辅助栅9由氧化硅膜11进行绝缘，浮栅7和p型阱2由第1栅极绝缘膜4进行绝缘。
另外，辅助栅9和控制栅8，由第2栅极绝缘膜5和氧化硅膜11进行绝缘，辅助栅9和p型阱2，由第3绝缘膜6进行绝缘。
另外，层叠的半导体层10中的n型导电区域3和控制栅8，由氧化硅层12和第2栅极绝缘膜5进行绝缘。
存储器单元的源极、漏极，由对沿着图1的Y方向延伸的辅助栅9施加正电压时，在辅助栅9的下部的p型阱2所形成的反转层和n型导电区域3构成。
这样，本实施方式的闪存，将存储器单元晶体管的源极/漏极作为局部数据线使用，即将数据线形成在字线之下，由此，采用了每个存储器单元不具有数据线的接触孔，所谓非接触型的存储器阵列。
用图7和图8说明上述存储器单元。在读出时，如图7所示，向与选择存储器单元相邻的辅助栅9施加5V左右的电压，在其下部形成反转层，将该反转层用作漏极。向该漏极供给1V左右的电压。而与选择的存储器单元相邻的n型导电区域3用作源极，由反转层和n型导电区域3形成读出路径。向非选择字线施加0V，或者根据情况施加-2V左右的负电压，使选择存储器单元为截止装置，并且向选择存储器单元的控制栅8(字线WL)施加电压来判断存储器单元的阈值。
而在进行写入时，如图8所示，将夹着选择存储器单元的2条n型导电区域3用作源极、漏极。向漏极的n型导电区域3B施加4V左右的电压、向选择存储器单元附近的辅助电极9施加2V左右的电压、向选择存储器单元的控制栅8(字线WL)施加13V左右的电压，将源极的n型导电区域3A和p型阱2保持在0V。由此，在辅助栅9下部的p型阱2形成沟道，在源极侧的浮栅7的端部的沟道所产生的热电子被注入到浮栅7。
根据本实施方式，通过堆积层叠的半导体层10，与现有的在p型阱内形成的情况相比，能够使n型导电区域3的剖面面积形成得更宽，能够降低数据线的电阻，因此，能够降低读出路径整体的电阻值。另外，由于层叠了半导体层而增大了剖面面积，因此能够使n型导电区域3的杂质浓度比现有的低，能够提高与p型阱2的接合耐压。进而，在成为源极或漏极的n型导电区域3中，与现有的p型阱内形成n型扩散层的情况相比，沟道长度更长，存储器单元晶体管具有很高的短沟道效应耐性。这在读出时和写入时是同样成立的。
半导体层10，堆高到靠近第2栅极绝缘膜5的高度，使n型导电区域3的剖面面积增宽，由此能够期待数据线电阻的进一步降低。而穿过半导体层10的上部的第2栅极绝缘膜5，由于其使浮栅7和控制栅8的电容耦合增强，因此优选的是膜厚薄、且介电常数高的绝缘膜。此时，在控制栅8和n型导电区域3之间也同样地出现电容耦合，这将带来静电干扰的问题。另外，在控制栅8和n型导电区域3之间偏置了高电压后，通过位于其间的第2栅极绝缘膜的漏电流和绝缘损坏将成为问题。因此，在本实施实施中，做成为这样的结构，即：在控制栅8和n型导电区域3之间，具有第2栅极绝缘膜5和介电常数小于等于第2栅极绝缘膜5的氧化硅膜12。由此，可以防止来自控制栅8的干涉，解决漏电流、绝缘损坏的问题。
进而，在图2中，将全部的半导体层10取为n型导电区域，但如图9的(a)所示，仅在层叠的半导体层10内的上部偏置形成n型导电区域3，由此能维持有效的沟道长，进一步改善穿通耐性。
在图9的(a)中，通过低于p型阱2的杂质浓度地形成在n型导电区域3和p型阱2之间所层叠的半导体层10的杂质浓度，能进一步改善接合耐压。
图9的(b)所示的结构是将n型导电区域分成n+和n-(3’)这样的杂质浓度不同的2层，使n-导电区域3’靠近p型阱2地形成的例子。此时的n-导电区域3’，也可以不限于在堆积层10内形成，而是横跨阱2内地形成。在这种情况下，可以在n-区域应对接合耐压、穿通，进一步提高n+区域的杂质浓度，这样一来，对于即使进行了层叠也没有得到足够的剖面面积的情况是有效的。
在图9的(c)中，将堆积层10取为单晶硅层和多晶硅层10’的层叠结构。与单晶硅层相比，通过使用能够提高激活的杂质浓度的多晶硅层10’，能够进一步降低数据线的电阻。
另外，根据本实施方式，如图2所示，在X方向上相邻的浮栅7之间，具有控制栅8和n型导电区域3的结构或者具有控制栅8和辅助栅9的结构。为此，各浮栅7与控制栅8、n型导电区域3、辅助栅9进行电容耦合，栅极电容增大。进而，利用控制栅8与n型导电区域3或者利用控制栅8和辅助栅9，就能屏蔽相邻的浮栅7之间的电容耦合。通过这些效果，就能降低相邻的浮栅7之间的静电干扰。
下面，用图10～图27说明如上述那样构成的闪存的制造方法的一个例子。
首先，对由p型单晶硅构成的衬底1注入杂质离子，形成p型阱2，在阱2上形成例如由热氧化法得到的第3栅极绝缘膜6。接着，依次沉积n型多晶硅膜9A、氧化硅膜11A、以及氮化硅膜14(图10)。多晶硅膜9A、氧化硅膜11A、以及氮化硅膜14的沉积能够例如利用CVD(Chemical Vapor Deposition：化学气相沉积)法。
接着，如图11和图12所示，通过平版印刷和干蚀刻技术，对上述氮化硅膜14、氧化硅膜11A、以及多晶硅膜9A进行图案化。通过该图案化，氮化硅膜14、氧化硅膜11A、以及多晶硅膜9A，成为在Y方向延伸而形成的多条柱状的柱状图案，形成了由多晶硅膜构成的辅助栅9。
接着，例如通过CVD法，沉积氧化硅膜，进行各向异性蚀刻，形成由氧化硅膜构成的侧壁(side wall)11B(图13)。之后，例如通过热氧化法，在表面露出的p型阱2上形成10nm左右的第1栅极绝缘膜4(图14)。
接着，例如通过CVD法，沉积n型多晶硅膜，进行各向异性蚀刻，形成由n型多晶硅膜构成的侧壁(side wall)7A(图15)。之后，使用CVD法沉积氧化硅膜，进行各向异性蚀刻，形成由氧化硅膜构成的侧壁12A。此时，由上述n型多晶硅膜构成的侧壁7A，不露出侧壁11B的表面地被由氧化硅膜构成的侧壁12A所覆盖(图16)。
接着，如图17所示，例如采用选择外延生长法，在露出的p型阱2上选择性地形成由单晶硅构成的层叠的半导体层10。在外延生长之后，通过注入砷(As)、磷(P)离子或者杂质热扩散，使堆积的半导体层10成为n型导电区域3。此时，通过调整离子注入、杂质热扩散的条件，控制n型导电区域3的形成位置，由此实现图9的(a)的结构。另外，例如通过离子注入来分开多个离子，或者改变注入能量进行多次注入，由此能够实现图9的(b)的结构。
或者，也可以通过在外延生长的过程中混入杂质气体，来形成n型导电区域3。在这种情况下，能够精度优良地控制杂质的空间分步，能够将n型导电区域3取为n-/n+的2层结构，或者能够从深部侧到表面侧的浓度变化平稳地形成n型导电区域3，由此能够改善接合耐压。
或者，作为其他的方法，也可以通过嵌入n型多晶硅膜，进行回蚀来形成。在本方法中，选择外延生长法中的选择性不成为问题。
进而，也可以如图9的(c)所示的情况那样，通过选择外延生长法生成了单晶硅之后，嵌入多晶硅层10’，进行回蚀，来形成由2层构成的堆积半导体层10。
如上述那样形成的n型导电区域3，成为在Y方向延伸的多条柱状的图案，作为成为存储器单元的源极或漏极的局部数据线而发挥作用。
接着，在通过CVD法沉积了氧化硅膜12B之后，例如用化学性的机械研磨法进行平整化，使氮化硅膜14的表面露出。其后，对氮化硅膜14、由氧化硅膜构成的侧壁11B和11A、以及氧化硅膜12B进行各向异性蚀刻。此时，通过调整蚀刻条件，来除去氮化硅膜14，对由n型多晶硅膜构成的侧壁7A的上部的一部分进行蚀刻(图18)。另外，之后，合并氧化硅膜11A、由氧化硅膜构成的侧壁11B，做成为氧化硅膜11。另外，合并由氧化硅膜构成侧壁的12A、氧化硅膜12B，做成为氧化硅膜12。接着，进行氧化硅膜11、12的各向异性蚀刻。此时，将多晶硅膜9上的氧化硅膜11和n型导电区域3上的氧化硅膜12的膜厚取为大约30nm以上。
接着，例如用CVD法，形成第2栅极绝缘膜5(图20)。该绝缘膜由氧化硅膜或者氧化硅膜/氮化硅膜/氧化硅膜的层叠结构来构成。之后，n型多晶硅膜8A/氮化钨膜8B/钨膜8C的层叠膜，沉积所谓的多金属膜。该多金属膜的沉积，例如通过组合CVD法和溅射法来形成。
接着，对如图22所示的在X方向延伸的光刻胶图案进行掩膜处理，对钨膜8C、氮化硅膜8B、n型多晶硅膜8A进行各向异性蚀刻。
接着，对第2栅极绝缘膜5进行各向异性蚀刻，使由多晶硅膜构成的侧壁7A的上部露出。接着，通过干蚀刻选择性地仅对多晶硅膜进行蚀刻，来除去由多晶硅膜构成的侧壁7A(图23)，形成浮栅7。之后，也可以如图24所示，对栅极绝缘膜4和p型阱2的一部分也进行各向异性蚀刻。此时，图1中的C-C’剖面成为图25。通过形成这样的凹槽，就能降低在p型阱2表面流动的不需要的漏电流。
接下来，例如使用CVD法，沉积氧化硅膜13，使浮栅7从周围绝缘。此时相当于图1的C-C’剖面的为图26。此时，也可以通过调整条件来在浮栅之间形成空间16。此时，相当于图1的C-C’剖面的为图27。这样形成的空间的介电常数比嵌入了氧化硅膜的情况低。因此，能够降低邻接的浮栅7之间的静电干扰。
通过以上步骤，完成上述图1～图6所示的存储器阵列构造。之后，虽然省略图示，但形成了层间绝缘膜之后，形成到达控制栅8、p型阱2、n型导电区域3、辅助栅9的接触孔，或者形成对反转层进行供电的接触孔。接着，通过沉积金属膜并对其进行图案化来形成布线，由此闪存大体完成。
在本实施方式中，仅在使用侧壁12A形成半导体层10时使衬底露出，覆盖其余部分，选择性地形成半导体层10。通过这样地构成，不需要使用高价的掩膜等，可以用低成本进行制造。另外，侧壁12A形成在上部倾斜地形成的侧壁7A上，由此，与要露出的部分相比，高度方向的膜厚变厚，因此，仅是对绝缘膜进行各向异性蚀刻，能够覆盖侧壁7A，能够实现制造工艺的简化。
(实施方式2)
图28～图31表示本发明的实施方式2的半导体存储器件的存储器阵列。图28是存储器阵列结构的主要部分透视图，图29是沿图28的A-A’线的半导体衬底的主要部分剖面图，图30是沿图28的B-B’线的半导体衬底的主要部分剖面图，图31是沿图28的C-C’线的半导体衬底的主要部分剖面图、为了便于观察，在图28(透视图)中，省略绝缘膜等一部分部件的图示。
在上述实施方式1中，通过形成辅助栅9并对辅助栅9施加正电压所形成的反转层也用作局部数据线，但在实施方式2中，如图28～图31所示，不同之处为：取代辅助栅9，设置层叠的半导体层10和n型导电区域3来用作局部数据线。通过采用这样的结构，能够进行使用了层叠的半导体层10和n型导电区域3的局部数据线的低阻抗化。另外，不需要形成辅助栅9，能够实现制造工艺的简化。
本实施方式的半导体存储器件是所谓的闪存，具有在由单晶硅构成的半导体衬底(以下称为衬底)1的主面的p型阱2形成多个存储器单元的存储器阵列。每个存储器单元具有浮栅(第1栅电极)7、控制栅(第2栅电极)8、在图28的Y方向延伸的2条层叠的半导体层10和n型导电区域3。
用图32说明上述存储器单元的动作。在读出动作中，将夹着选择存储器单元的2条n型导电区域3用作源极、漏极，与上述实施方式1同样地进行。
在进行写入时，也同样地将夹着选择存储器单元的2条n型导电区域3用作源极、漏极。分别对漏极的n型导电区域3B施加4V左右、对选择存储器单元的控制栅8(字线WL)施加13V左右的电压，将源极的n型导电区域3A和p型阱2保持在0V。由此，将在浮栅7下形成的沟道的漏极侧端部所产生的热电子注入到浮栅7。
下面，说明如上述那样构成的闪存的制造方法的一例。
首先，与上述实施方式1同样地，对由p型单晶硅构成的衬底1注入杂质离子，形成p型阱2。
接着，由热氧化法在阱2上形成第1栅极绝缘膜4，通过CVD法沉积成为浮栅7的n型多晶硅膜。接下来，利用平版印刷和干蚀刻技术，对上述多晶硅膜和第1栅极绝缘膜4进行图案化。通过该图案化，多晶硅膜和第1栅极绝缘膜4成为在Y方向延伸而形成的多条柱状的图案。
其次，例如通过CVD法，沉积氧化硅膜，进行各向异性蚀刻，来形成由氧化硅膜构成的侧壁12A(图33)。在此，侧壁12A与实施方式1同样地，仅露出将要形成半导体层10的位置的半导体衬底，而覆盖其他部分地形成。
接着，与上述实施方式1同样地，在露出的p型阱2上，形成层叠的半导体层10和n型导电区域3(图34)。该n型导电区域3为在Y方向延伸的多条柱状的图案，作为成为存储器单元的源极或漏极的局部数据线而发挥作用。
之后，通过与上述实施方式1的图18～图27所示的步骤相同的步骤，图28～图31所示的闪存大致完成。
根据本实施方式，与上述实施方式同样地，能够降低由堆积层10和n型导电区域3构成的局部数据线的电阻、确保其接合耐压，有效地抑制存储器单元的短沟道效应。
另外，也可以如图9所示在布线层10上形成杂质区域3。在该种情况下，也可以得到在实施方式1中说明过的效果。
(实施方式3)
图35～图38表示作为本发明的实施方式3的半导体存储器件的存储器阵列。图35是存储器阵列结构的主要部分剖面图，图36是沿图35的A-A’线的半导体衬底的主要部分剖面图，图37是沿图35的B-B’线的半导体衬底的主要部分剖面图，图38是沿图35的C-C’线的半导体衬底的主要部分剖面图。
在上述实施方式1、2中，使用了浮栅作为存储器单元晶体管的电荷累积层，在实施方式3中，如图35～图38所示，不同之处在于将存储器单元晶体管的构造取为所谓的MONOS型。虽然未图示，但也可以同样使用MNOS型/MNS型。
本实施方式的半导体存储器件，具有在由单晶硅构成的半导体衬底(以下记为衬底)1的主面的p型阱2形成多个存储器单元的存储器阵列。每个存储器单元，具有由沟道绝缘膜(底部绝缘膜)17/电荷累积膜18/顶部绝缘膜10这3层绝缘膜构成的栅极绝缘膜(ONO膜)20、控制栅(第2栅电极)8、在图35的Y方向延伸的2条层叠的半导体层10和n型导电区域3。在为MNOS型的情况下，上述栅极绝缘膜20由底部绝缘膜17/电荷累积膜18这2层膜构成，在MNS型的情况下，由电荷累积膜18这1层膜构成。
在MONOS型存储器单元晶体管中，作为电荷累积层，通过使用例如氮化硅膜，分别在晶体管的源极·漏极的附近局部地累积电荷，能够对一个存储器单元存储2位数据。
上述存储器单元的动作，将夹着选择存储器单元的2条n型导电区域3作为源极、漏极使用，与上述实施方式2同样地进行。写入时，在作为漏极而发挥作用的n型导电区域3和层叠的半导体层10的附近产生热电子，通过底部绝缘膜17注入到电荷累积膜。在存储2位数据的情况下，替换2条n型导电区域3的源极/漏极，向电荷累积膜18的相反侧区域注入电荷。擦除时在带(band)间隧道产生热空穴，使其向电荷累积膜18捕获。或者，也可以对控制栅8(WL)施加0V、对衬底1或p型阱2施加正的高电压，通过隧道将电子引向衬底侧来进行消除。
接着，说明上述结构的制造方法。
首先，在由p型单晶硅构成的衬底1注入杂质离子，形成p型阱2。
接着，由热氧化法，在阱2上形成成为底部绝缘膜的由大约7nm以下的氧化硅膜构成的隧道绝缘膜17，接着通过CVD法沉积由作为电荷累积层的10nm左右的氮化硅膜构成的氧化硅膜18。并且，通过CVD法或热氧化法形成由5～10nm左右的氧化硅膜构成的顶部绝缘膜19。由此形成了具有3层结构的ONO膜20。之后，例如通过CVD法，沉积n型多晶硅膜8D(图39)。
接着，通过平版印刷和干蚀刻技术对上述n型多晶硅膜8D和ONO膜20进行图案化。通过该图案化，n型多晶硅膜8D和ONO膜20，成为在Y方向延伸形成的多条柱状的图案。
接着，例如通过CVD法，沉积氧化硅膜，进行各向异性蚀刻，由此形成由氧化硅膜构成的侧壁12A(图40)。
其次，与上述实施方式1同样地，在露出的p型阱2上，形成层叠的半导体层10和n型导电区域3(图41)。该n型导电区域3，成为在Y方向延伸形成的多条柱状的图案，作为成为存储器单元的源极或漏极的局部数据线而发挥作用。
接着，通过CVD法沉积了氧化硅膜12B之后，使用回蚀法或化学性的机械研磨法进行平整化，使n型多晶硅膜8D的表面露出。之后，将由氧化硅膜构成的侧壁12A和氧化硅膜12B合并而取为氧化硅膜12(图42)。
接着，沉积n型多晶硅膜8A/氮化钨膜8B/钨膜8C的层叠膜，也就是所谓的多金属膜。该多金属膜的沉积，例如通过组合CVD法和溅射法来形成。此后，将n型多晶硅膜8A和n型多晶硅膜8D合并而取为构成多金属膜的n型多晶硅膜(图43)。
其后，经过与上述实施方式1的图21～图27所示的步骤相同的步骤，图35～图38所示的电可擦除的非易失性半导体存储器件大致完成。
根据本实施方式，能够与上述实施方式1同样，降低由堆积层10和n型导电区域3构成的局部数据线的电阻、确保接合耐压、有效地抑制存储器单元的短沟道效应。
另外，也可以如图9所示那样形成n型导电区域(杂质区域)3，该n型导电区域3形成在半导体层(布线层)10上。在这种情况下，能够得到在实施方式1中说明过的效果。
(实施方式4)
图44～图47表示作为本发明的实施方式4的半导体存储器件的存储器阵列。图44是存储器阵列结构的主要部分剖面图、图45是沿图44的A-A’线的半导体衬底的主要部分剖面图、图46是沿图44的B-B’线的半导体衬底的主要部分剖面图、图47是沿图44的C-C’线的半导体衬底的主要部分剖面图。
在上述实施方式3中，在ONO膜20形成后，形成了成为局部数据线的堆积层10和n型导电区域3，在实施方式4中，不同之处在于制造顺序与实施方式3的相反。通过采用这种结构，能实现制造步骤的简化。
图44～图47中，在X方向延伸的控制栅8(WL)间的露出场(openfield)部，标出了没有除去p型阱2的凹口(recess)和ONO膜20的情况。但是，也可以与上述实施方式3同样地，除去p型阱2的凹口和ONO膜20。另外，在本实施方式中，没有在半导体层10和控制栅8之间形成特别的绝缘膜。这是由于：在使氮化膜捕获电荷这种类型的非易失性半导体存储器件中，与使用了浮栅的半导体存储器件相比，不需要对控制栅8施加高电压，不需要提高该ONO膜的介电常数，因而控制栅8相对半导体层10的电位变化小。
为了与实施方式1等同样地抑制控制栅8的电位变化的影响，可以如沿图44的A-A’线的半导体衬底的主要部分剖面图即图51所示，在堆积层10和n型导电区域3上采用层叠氧化硅膜12的结构。
接下来，说明上述结构的制造方法的一例。
首先，在由p型单晶硅构成的衬底1注入杂质离子，形成p型阱2。
接着，例如通过CVD法，沉积氧化硅膜，通过平版印刷和干蚀刻技术，使其图案化为在Y方向延伸的柱状。或者，也可以使用光刻胶进行图案化。在通过这样的图案化而露出的p型阱2上，与上述实施方式1同样地，形成层叠的半导体层10和n型导电区域3(图48)。该n型导电区域3成为在Y方向延伸的多条柱状的图案，作为成为存储器单元的源极或漏极的局部数据线而发挥作用。
接着，在除去了氧化硅膜或光刻胶以后，与上述实施方式3同样，形成ONO膜20(图49)。接下来，沉积n型多晶硅膜8A/氮化钨膜8B/钨膜8C的层叠膜，即所谓的多金属膜。该多金属膜的沉积，例如通过组合CVD法和溅射法来形成(图50)。
其后，经过与上述实施方式1的图21～图27所示的步骤相同的步骤，图44～图47所示的电可擦除非易失性半导体存储器件大致完成。
根据本实施方式，与上述实施方式1相同，能够降低由堆积层10和n型导电区域3构成的局部数据线的电阻、确保接合耐压、有效地抑制存储器件的短沟道效应。另外，能够删除加工用于先形成半导体层的ONO膜的步骤，简化制造工艺。
另外，也可以如图9所示那样，形成在半导体层(布线层)10形成的n型导电区域(杂质区域)3。在这种情况下，能够得到在实施方式1说明过的效果。
(实施方式5)
作为本发明的实施方式5的半导体层(布线层)10的半导体存储器件的存储器阵列结构的主要部分透视图例如为图35，此时沿图35的A-A’线的半导体衬底的主要部分剖面图为图52。
在上述实施方式3中，使用了氮化硅膜作为电荷累积层，在实施方式5中，如图52所示，不同之处在于：使用了多个纳米点(nanodot)作为电荷累积单元，这些纳米点是10-9m级，被埋入到栅极绝缘膜中，相互之间是绝缘的。
在此，所谓纳米点是例如以单晶硅或硅渗氮为主要成分的粒状的块。另外，纳米点在栅极绝缘膜中平面状地配置了多个。栅极绝缘膜是由势垒高度比构成该纳米点的主要成分高的膜，例如氧化硅膜构成，具有阻止累积在各纳米点中的电荷的移动的效果。因此，本结构可以改善电荷保持特性。
作为这样的结构的制造方法的一例，并没有特别的图示，但在栅极绝缘膜的成膜步骤中，首先，由热氧化法形成了隧道绝缘膜之后，例如由减压化学气相生长(LPCVD)法，形成由直径约为10nm的单晶硅构成的纳米点21。接着，也可以通过进行等离子氮化，生成硅渗氮点。接着，通过CVD法沉积作为用于分离纳米点21和控制栅8的绝缘膜的硅氧化膜。
其后，经过与上述实施方式3的相同步骤，该电可擦除非易失性半导体存储器件大致完成。
根据本实施方式，能够与上述实施方式1同样，降低由堆积层10和n型导电区域3构成的局部数据线的电阻、确保接合耐压、有效地抑制存储器单元的短沟道效应。
另外，也可以如图9所示，形成n型导电区域(杂质区域)3，该n型导电区域3形成在半导体层(布线层)10上。在这种情况下，能够得到在实施方式1中说明过的效果。
根据实施方式，具体地说明了由本发明人做出的发明，但本发明并不限于上述实施方式，在不脱离其主旨的范围内可以进行各种变更。

Claims (23)

1.一种半导体器件，其特征在于：
包括
第1电荷保持区域，在第1导电型的半导体衬底上隔着第1绝缘膜而形成；
第2电荷保持区域，在上述半导体衬底上隔着第2绝缘膜而形成；
第1栅电极，在第1方向延伸，在上述第1电荷保持区域之上隔着第1栅极绝缘膜而形成；
第2栅电极，在上述第1方向延伸，在上述第2电荷保持区域之上隔着第2栅极绝缘膜而形成；以及
半导体层，在第2方向延伸，与上述第1栅电极、上述第2栅电极交叉地形成在上述半导体衬底上，
上述半导体层形成第2导电型的第1杂质区域。
2.根据权利要求1所述的半导体器件，其特征在于：
上述半导体层的全部为上述第1杂质区域。
3.根据权利要求1所述的半导体器件，其特征在于：
上述半导体层还具有比上述第1杂质区域杂质浓度低的上述第2导电型的第2杂质区域，
上述第2杂质区域设在上述半导体衬底和上述第1杂质区域之间。
4.根据权利要求1所述的半导体器件，其特征在于：
上述半导体层还具有比上述第1杂质区域杂质浓度低的上述第1导电型的第2杂质区域，
上述第2杂质区域设在上述半导体衬底和上述第1杂质区域之间。
5.根据权利要求1所述的半导体器件，其特征在于：
上述半导体层由单晶硅构成。
6.根据权利要求1所述的半导体器件，其特征在于：
上述半导体层由多晶硅构成。
7.根据权利要求1所述的半导体器件，其特征在于：
上述半导体层由单晶硅膜和多晶硅膜的层叠膜构成。
8.根据权利要求1所述的半导体器件，其特征在于：
上述第1栅电极和上述第2栅电极被用作为字线，上述半导体层被用作为数据线。
9.根据权利要求1所述的半导体器件，其特征在于：
上述半导体层和上述第1栅电极之间，具有上述第1栅极绝缘膜和与上述第1栅极绝缘膜不同的第3绝缘膜。
10.根据权利要求1所述的半导体器件，其特征在于：
包括第3栅电极，其与上述第1栅电极和上述第2栅电极交叉地在上述半导体衬底上隔着绝缘膜而形成，
向上述第3栅电极施加电压时形成在上述半导体衬底上的反转层被用作为数据线。
11.根据权利要求1所述的半导体器件，其特征在于：
上述第1绝缘膜和上述第2绝缘膜为相同的膜。
12.一种半导体器件，其特征在于：
包括
电荷存储区域，形成在第1导电型的半导体衬底上；
半导体层，形成在上述半导体衬底上；以及
栅电极，在上述电荷存储区域和上述半导体层之上隔着绝缘膜而形成，
上述半导体层和上述栅电极之间的绝缘膜的膜厚，比位于上述电荷存储区域和上述栅电极之间的绝缘膜的膜厚厚。
13.根据权利要求12所述的半导体器件，其特征在于：
位于上述半导体层和上述栅电极之间的绝缘膜，包括位于上述电荷存储区域和上述栅电极之间的绝缘膜。
14.根据权利要求12所述的半导体器件，其特征在于：
上述栅电极，覆盖上述电荷存储区域的侧面的一部分地形成。
15.根据权利要求14所述的半导体器件，其特征在于：
上述栅电极和上述半导体层之间的绝缘膜，包括上述栅电极和上述电荷存储区域之间的第1绝缘膜、和比上述第1绝缘膜介电常数小的第2绝缘膜。
16.根据权利要求12所述的半导体器件，其特征在于：
上述电荷存储区域，为在上述半导体衬底上隔着绝缘膜而形成的多晶硅膜。
17.根据权利要求12所述的半导体器件，其特征在于：
上述电荷存储区域为氮化膜。
18.根据权利要求17所述的半导体器件，其特征在于：
上述氮化膜，在上述半导体衬底上隔着底部氧化膜而形成。
19.一种半导体器件的制造方法，其特征在于：
包括
(a)形成电荷存储区域的步骤；
(b)在上述电荷存储区域的侧壁形成侧方间隔物的步骤；
(c)将上述电荷存储区域和侧方间隔物做成掩膜，在半导体衬底上形成半导体层的步骤；以及
(d)在上述半导体层形成导电区域的步骤。
20.根据权利要求19所述的半导体器件的制造方法，其特征在于：还包括，
(e)在形成于上述半导体衬底上的半导体层的上部形成第1绝缘膜的步骤；
(f)在上述电荷存储区域和上述第1绝缘膜的上部形成第2栅极绝缘膜的步骤；以及
(g)在上述第2栅极绝缘膜的上部形成构成字线的第2栅电极的步骤。
21.根据权利要求19所述的半导体器件的制造方法，其特征在于：
上述电荷存储区域为在形成于上述半导体衬底上的绝缘膜之上形成的导电性的膜。
22.根据权利要求19所述的半导体器件的制造方法，其特征在于：
上述电荷存储区域的上部倾斜地形成。
23.根据权利要求19所述的半导体器件的制造方法，其特征在于：还包括
(h)在半导体衬底上形成柱状的第1图案的步骤；
(i)覆盖上述第1图案地形成绝缘膜，通过对上述绝缘膜进行各向异性的蚀刻来形成侧方间隔物的步骤，
上述电荷存储区域，在上述(i)步骤所形成的侧方间隔物之上形成导电性的膜，通过进行各向异性的蚀刻而形成。
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