TWI528531B - 電晶體系記憶體單元及相關之操作方法 - Google Patents
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Description
本說明書中所揭示之標的發明實施例大體上係關於記憶體單元、記憶體裝置、和相關之操作方法。詳言之，本標的發明之實施例係關於無負載靜態隨機存取記憶體(SRAM)單元。
因為結合了速度、低電源、和不需要更新(refresh)之優點，SRAM被使用於半導體和電腦工業。因為SRAM單元之電晶體能夠較電容器之充電和放電更快速切換，因此相較於動態隨機存取記憶體(DRAM)單元能夠更快速寫入和讀出資訊。典型的SRAM單元包含二個或更多個交叉耦接(cross-coupled)之驅動電晶體和存取電晶體，該存取電晶體控制經由字元線對該驅動電晶體之存取。一些SRAM單元使用二個存取電晶體和四個驅動電晶體，而這些SRAM單元已知為6T單元。其他的SRAM單元使用二個存取電晶體和二個驅動電晶體，而這些SRAM單元已知為4T單元。4T SRAM單元已獲得青睞，因為他們較6T SRAM單元需要較少之實體空間(每單位記憶體)。
於本文中提供記憶體之實施例。記憶體單元包含第一電晶體，該第一電晶體具有：對應於該記憶體單元之字元線之第一閘極端；第一源極/汲極端，對應於該記憶體單元之第一位元線；以及第一汲極/源極端，對應於該記憶體單元之第一儲存節點。該記憶體單元亦包含第二電晶體，具有：對應於該記憶體單元之字元線之第二閘極端；第二源極/汲極端，對應於該記憶體單元之第二位元線；以及第二汲極/源極端，對應於該記憶體單元之第二儲存節點。該記憶體單元亦包含第三電晶體和第四電晶體。該第三電晶體具有耦接至該第二儲存節點之第三閘極端、耦接至該第一儲存節點之第三汲極端、對應於參考電壓之第三源極端、和直接連接至該第三閘極端之第三主體端。該第四電晶體具有耦接至該第一儲存節點之第四閘極端、耦接至該第二儲存節點之第四汲極端、對應於參考電壓之第四源極端、和直接連接至該第四閘極端之第四主體端。
本發明亦提供一種操作記憶體裝置之方法。該方法提供一種記憶體單元，該記憶體單元具有第一PMOS存取電晶體、第二PMOS存取電晶體、第一NMOS驅動電晶體、和第二NMOS驅動電晶體。該第一PMOS存取電晶體具有耦接至該記憶體裝置之字元線的第一閘極端、耦接至該記憶體裝置之第一位元線的第一源極/汲極端、以及對應於該記憶體單元之第一儲存節點的第一汲極/源極端。該第二PMOS存取電晶體具有耦接至該字元線之第二閘極端、耦接至該記憶體裝置之第二位元線的第二源極/汲極端、以及對應於該記憶體單元之第二儲存節點的第二汲極/源極端。該第三NMOS驅動電晶體具有耦接至該第二汲極/源極端的第三閘極端、耦接至該第一汲極/源極端的第三汲極端、耦接至參考電壓的第三源極端、以及直接連接至該第三閘極端的第三主體端。該第四NMOS驅動電晶體具有耦接至該第一汲極/源極端的第四閘極端、耦接至該第二汲極/源極端的第四汲極端、耦接至參考電壓的第四源極端、以及直接連接至該第四閘極端的第四主體端。該方法繼續進入記憶體單元之待機狀態。藉由在該字元線確立引發漏電電壓、於該第一位元線確立第一待機電壓、和於該第二位元線確立第二待機電壓，而達成此待機狀態。該第一待機電壓高於該引發漏電電壓，該第二待機電壓高於該引發漏電電壓。
本發明亦提供一種操作無負載4T記憶體單元於待機狀態之方法。該記憶體單元包含二個PMOS存取電晶體和二個交叉耦接之NMOS驅動電晶體，各NMOS驅動電晶體之閘極端直接連接至其主體端，以及各NMOS驅動電晶體之源極端耦接至接地。該方法包含：於記憶體單元之該字元線確立引發漏電電壓，該字元線耦接至該PMOS存取電晶體之該閘極端，其中該引發漏電電壓導致該PMOS存取電晶體產生漏電流；於該記憶體單元之第一位元線確立第一待機電壓，該第一位元線耦接至該二個PMOS存取電晶體之其中一個之第一源極/汲極端，該第一待機電壓高於該引發漏電電壓；以及於該記憶體單元之第二位元線確立第二待機電壓，該第二位元線耦接至該二個PMOS存取電晶體之另一個之第二源極/汲極端，該第二待機電壓高於該引發漏電電壓。
提供此概述以引介於簡化形式之選擇之概念，該概念進一步說明於下列詳細說明中。此概述並不欲確認申請專利標的內容之關鍵特徵或者本質特徵，亦不欲用來作為支援判定申請專利標的內容之範圍。
在本質上，下列詳細的描述僅為示範而非用以限制本標的發明內容或應用之具體實施，和此等實施例之使用。在此使用「示範(exemplary)」一詞，意指「充當一範例、例證或說明」。任何在此描述為範例之具體實施例，不必然被解釋為最佳或較其他具體實施例更為有利者。此外，並無意受出現於前述之技術領域、先前技術、發明內容或下列詳細描述之任何表述或隱含原理所束縛。
本文中說明之工藝和技術能夠以功能和/或邏輯的區塊組件、和參考操作之符號表示、處理任務、和可由各種計算組件或裝置實施之功能方面來作說明。應該了解到顯示於圖式中之各種方塊組件可以藉由配置來實施該特定功能之任何數目之硬體、軟體、和/或韌體組件而實現。例如，系統或組件之實施例可以使用各種積體電路組件，例如，記憶體元件、數位訊號處理元件、邏輯元件、查閱表(look-up table)等，該等組件可在一個或多個微處理器或其他控制裝置之控制下實施各種功能。
為了簡潔之目的，相關於電晶體設計和製造之習知技術、記憶體裝置之控制、記憶體單元讀取和寫入、以及裝置和系統之其他的功能態樣(以及裝置和系統之個別操作組件)也許於本文中不予詳細說明。再者，顯示於本文中所包含之各種圖式中之連接線欲表示範例功能關係和/或各種元件之間的實際耦接。應注意到於本發明之實施例中可表現許多的替換或額外的功能關係或實際的連接。
如本文中所使用的，“節點(node)”意指任何的內部或外部參考點、連接點、接面、訊號線、導電元件等，於此節點表現出所給予的訊號、邏輯位準、電壓、資料樣式、電流、或數量。再者，可藉由一個實際的元件而實現二個或多個節點(以及二個或多個訊號能被多工處理、調變或被區別，即使是在共同節點被接收或輸出)。
下列之說明提到元件或節點或特徵係“連接(connected)”或“耦接(coupled)”在一起。如本文中所使用者，除非明確地說明為其他意思，否則“耦接”意指一個元件/節點/特徵係直接或間接結合到(或直接或間接連通(communicate))另一個元件/節點/特徵，而不必然是以機械方式。同樣情況，除非明確地說明為其他意思，否則“連接”意指一個元件/節點/特徵係直接結合到(或直接連通)另一個元件/節點/特徵，而不必然是以機械方式。此外，於下列說明中亦可能使用某些術語僅為了參考之目的，因此並非意圖作限制。舉例而言，譬如“第一”、“第二”之名詞和其他的有關元件或特徵之此類數值名詞，除非由上下文中清楚地表示，否則並不意指著順序或次序。
第1圖為SRAM記憶體系統100之範例實施例之示意表示。系統100以極度簡化之方式描繪，而系統100之實際的佈局將典型包含第1圖中未顯示之其他的元件、邏輯、組件、和特徵。簡言之，系統100被適當配置成有助於寫入資料(位元)至SRAM單元陣列102，以及從SRAM單元陣列102讀取資料(位元)。在這方面，在SRAM單元陣列102內之記憶體單元能夠配置為無負載4TSRAM單元(如下文中更詳細說明)，其中各單元儲存相當於一位元者(亦即，邏輯高值或狀態，或邏輯低值或狀態)。亦應了解到，能夠以任何數目的不同組構來實施SRAM單元陣列102，例如，於1,000至1,000,000個單元之間。此外，於SRAM單元陣列102中之單元可被分割成任何數目之區段(在實際的限制內)。
系統100之例示的實施例包含字元線選擇和控制模組104以及感測放大器和解碼器模組106，各被操作地耦接至SRAM單元陣列102。這些模組可與用於SRAM單元陣列102之位址解碼器(未顯示)協作，該位址解碼器能夠於施行於SRAM單元陣列102之各種操作(例如，寫入、讀取、待機)期間用來解碼輸入和/或輸出(I/O)訊號。舉例而言，位址解碼器能夠從系統控制器(未顯示)等接收位址匯流排資訊。位址解碼器使得系統100能夠使用字元線和位元線來選擇用於操作的單元，如由那些熟悉SRAM記憶體裝置者所充分理解。於是，系統100能夠運用已知的定址和切換技術以於SRAM單元陣列102中選擇所希望之目標單元(或複數個目標單元)用於寫入、讀取等。
當需要時，使用字元線選擇和控制模組104來選擇SRAM單元陣列102之指定的字元線，並且確立適當的字元線電壓至選擇之字元線。舉例而言，字元線選擇和控制模組104能夠選擇字元線並且確立適當的電壓於選擇之字元線(例如，寫入電壓以支援寫入操作、讀取電壓以支援讀取操作、待機電壓以支援待機操作等)。當需要時，使用感測放大器和解碼器模組106以選擇SRAM單元陣列102之指定的位元線，以確立適當的位元線電壓至選擇之位元線(當適當時)，並且於讀取操作過程中感測/偵測位元線電壓。於實務上，系統100使用感測放大器和解碼器模組106以程式化SRAM單元陣列102中單元之位元狀態和讀取SRAM單元陣列102中單元之程式化之位元狀態。
系統100亦可以包含或者協作至少一個控制器(未顯示)，該控制器接收命令或指令用來引起待於本文中說明之相關於寫入、讀取、和其他操作之各種處理和任務。而且，相關於本文中揭示實施例說明之方法和演算之步驟可以用硬體、韌體、由處理器執行之軟體模組，或者他們的任何實際的組合直接實現。軟體模組可以存在於RAM記憶體、快閃記憶體、ROM記憶體、EPROM記憶體、EEPROM記憶體、暫存器、硬碟機、可移動式碟機、CD-ROM、或於此技術中已知之任何其他形式之儲存媒體中。
第2圖為無負載4T SRAM單元200之範例實施例之示意圖。於某些實施例中，第1圖中所示之SRAM單元陣列102包含複數個這些SRAM單元200。SRAM單元200包含二個PMOS存取電晶體202/204和二個交叉耦接的NMOS驅動電晶體206/208。於某些實施例中，於SRAM單元200中之所有的電晶體形成在絕緣體上覆矽(SOI)基板上。此有助於針對二個NMOS驅動電晶體206/208使用主體端連接(body terminal connection)(下文中說明)。SRAM單元200包含字元線210和二個位元線212/214或者與字元線210和二個位元線212/214協作。於一般實施中，字元線210將與複數個SRAM單元共用。如此一來，能夠使用共同字元線210以同時施加電壓至陣列中複數個不同的SRAM單元。同樣情況，各位元線212/214可以與複數個其他的SRAM單元共用。於是，可以使用位元線212/214以同時施加(或者感測)對應於陣列中複數個不同的SRAM單元之電壓。
PMOS存取電晶體202包含閘極端(或節點)220、源極/汲極端(或節點)222、和汲極/源極端(或節點)224。本文中所用之術語“源極/汲極”和“汲極/源極”表示PMOS存取電晶體202之對稱性質。於此方面，若端子222對應於PMOS存取電晶體202之源極，則端子224將對應於PMOS存取電晶體202之汲極。反之，若端子224對應於PMOS存取電晶體202之汲極，則端子224將對應於PMOS存取電晶體202之源極。於實作上，此處源極和汲極之間之區別並不重要，而PMOS存取電晶體於此情況使用為三端子裝置。
閘極端220耦接至SRAM單元200之字元線210。就此特定的實施例而言，閘極端220對應於字元線210(而因此，閘極端220直接連接至字元線210)。源極/汲極端222耦接至SRAM單元200之位元線212。就此特定的實施例而言，源極/汲極端222對應於位元線212(而因此，源極/汲極端222直接連接至位元線212)。汲極/源極端224耦接至SRAM單元200之第一儲存節點226。就此特定的實施例而言，汲極/源極端224對應於第一儲存節點226(而因此，汲極/源極端224直接連接至第一儲存節點226)。
另一個PMOS存取電晶體204包含閘極端(或節點)230、源極/汲極端(或節點)232、和汲極/源極端(或節點)234。閘極端230耦接至SRAM單元200之字元線210。就此特定的實施例而言，閘極端230對應於字元線210(而因此，閘極端230直接連接至字元線210)。源極/汲極端232耦接至SRAM單元200之位元線214。就此特定的實施例而言，源極/汲極端232對應於位元線214(而因此，源極/汲極端232直接連接至位元線214)。汲極/源極端234耦接至SRAM單元200之第二儲存節點236。就此特定的實施例而言，汲極/源極端224對應於第二儲存節點236(而因此，汲極/源極端234直接連接至第二儲存節點236)。
NMOS驅動電晶體206包含閘極端(或節點)240、汲極端(或節點)242、源極端(或節點)244、和主體端(或節點)246。閘極端240耦接至SRAM單元200之第二儲存節點236。就此特定的實施例而言，閘極端240對應於第二儲存節點236(而因此，閘極端240直接連接至第二儲存節點236)。汲極端242耦接至SRAM單元200之第一儲存節點226。就此特定的實施例而言，汲極端242對應於第一儲存節點226(而因此，汲極端242直接連接至第一儲存節點226)。源極端244耦接至參考電壓，例如，接地電壓。該接地電壓例如可以是0電壓。如第2圖中所描繪，主體端直接連接至閘極端240。換言之，在主體端246與閘極端240之間的導電通路中沒有介於其間的主動或被動電路元件。因此，於例示之實施例中，主體端246亦直接連接至第二儲存節點236。
另一個NMOS驅動電晶體208包含閘極端(或節點)250、汲極端(或節點)252、源極端(或節點)254、和主體端(或節點)256。閘極端250耦接至SRAM單元200之第一儲存節點226。就此特定的實施例而言，閘極端250對應於第一儲存節點226(而因此，閘極端250直接連接至第一儲存節點226)。汲極端252耦接至SRAM單元200之第二儲存節點236。就此特定的實施例而言，汲極端252對應於第二儲存節點236(而因此，汲極端252直接連接至第二儲存節點236)。源極端254耦接至參考電壓。於是，NMOS驅動電晶體208之源極端254耦接至NMOS驅動電晶體206之源極端244。如第2圖中所描繪，主體端256直接連接至閘極端250。換言之，在主體端256與閘極端250之間的導電通路中沒有介於其間的主動或被動電路元件。因此，於例示之實施例中，主體端256亦直接連接至第一儲存節點226。
於SRAM單元200中之主體端連接提供正回授至NMOS驅動電晶體206/208之主體。此導致穩定單元操作中，尤其在待機狀態。SRAM單元200亦呈現高寫入裕度和高讀取裕度。此外，SRAM單元200之回授增益高於傳統的6T和4T SRAM單元設計。而且，SRAM單元200能夠簡單地製造而不需要複雜或高成本之製成步驟。
SRAM單元200能夠以一種利用主體端連接之優點的方式進行操作而產生提升的性能和穩定度。現在將參照第3至8圖說明某些範例操作狀態和模式。應該了解到下列的例子並不是為了限制或限定所說明標的內容之應用或範圍。
第3圖為描繪無負載4T SRAM單元200之讀取/寫入狀態之示意圖。當位元被寫入於SRAM單元200時，接地電壓被從字元線210解除確立，而使得PMOS存取電晶體202/204導通並且經由各自的位元線212/214提供存取至NMOS驅動電晶體206/208。由於PMOS存取電晶體202/204之PMOS性質，於字元線210確立之寫入電壓相當地低，例如，接地電壓、0電壓、或者導致PMOS存取電晶體202/204之完全和全部啟動之任何低電壓。
若寫入操作打算針對SRAM單元200寫入邏輯高位元狀態，則於位元線212確立高寫入電壓，而於位元線214以互補之方式確立低寫入電壓。PMOS存取電晶體202/204之活性狀態(active state)導致相對高電壓於第一儲存節點226，和相對低電壓於第二儲存節點236。此高/低電壓之組合對應於用於SRAM單元200的邏輯高位元狀態。然而，若寫入操作打算針對SRAM單元200寫入邏輯低位元狀態，則於位元線212確立低寫入電壓，而於位元線214確立高寫入電壓。PMOS存取電晶體202/204之活性狀態導致相對低電壓於第一儲存節點226，和相對高電壓於第二儲存節點236。此低/高電壓之組合對應於用於SRAM單元200的邏輯低位元狀態。當寫入位元至SRAM單元200時，高寫入電壓將高於低寫入電壓。舉例而言，高寫入電壓可以是Vdd或者在大約0.7至1.5伏特範圍內之電壓，而低寫入電壓可以是在大約0.0至0.5伏特範圍內。
當從SRAM單元200讀取位元時，待機電壓從字元線解除確立，並且代之於字元線210確立適當的讀取電壓，而使得PMOS存取電晶體202/204導通並且經由各自的位元線212/214提供存取至NMOS驅動電晶體206/208。由於PMOS存取電晶體202/204之PMOS性質，於字元線210確立之讀取電壓相當地低，例如，接地電壓、0電壓、或者導致PMOS存取電晶體202/204之完全和全部啟動之任何低電壓。當然，讀取電壓能夠等於寫入電壓。
當從SRAM單元200進行讀取時，由於PMOS存取電晶體202/204之啟動，存在於第一儲存節點226和第二儲存節點236之電壓變成能夠於各自的位元線212/214存取。參照第1圖，感測放大器和解碼器模組106能夠藉由感測於第一儲存節點226和第二儲存節點236之電壓，決定SRAM單元200之位元狀態。當於位元線212感測之電壓為高時(相對於高偵測臨限電壓)，和於位元線214感測之電壓為低時(相對於低偵測臨限電壓)，則讀取到邏輯高位元狀態。另一方面，當於位元線212感測之電壓為低時(相對於低偵測臨限電壓)，和於位元線214感測之電壓為高時(相對於高偵測臨限電壓)，則讀取到邏輯低位元狀態。
SRAM單元亦能夠設置成待機狀態，於此待機狀態期間，位元狀態既不被寫入亦不被讀取。換言之，於待機狀態，目標係保持於SRAM單元之現行位元狀態。第4圖為描繪無負載4T SRAM單元200之待機狀態之示意圖，其具有導致存取電晶體202/204關斷之字元線電壓。
為了進入第4圖中描繪之待機狀態，係於位元線212確立第一待機電壓，於位元線214確立第二待機電壓，並且於字元線210確立相對高的字線電壓。於典型的實施方式中，第一待機電壓等於第二待機電壓。於實務上，第一和第二待機電壓可以相等於由NMOS驅動電晶體206/208所使用之供應電壓(Vdd)，或者在大約0.5至1.5伏特範圍內之電壓。用來使PMOS存取電晶體202/204解除啟動之字元線電壓將低於確立於位元線212/214之待機電壓。就此實例而言，字元線電壓是在大約0.5至1.5伏特範圍內，而於此例示實施例中大約為1.0伏特。於操作中，位元線212/214被預先充電以透過PMOS存取電晶體202/204之亞臨限漏電(sub-threshold leakage)供電。於某些實施例中，位元線212/214被預先充電至由SRAM單元200之電晶體所使用之供應電壓(Vdd)。於是，PMOS存取電晶體202/204於待機模式期間供應完全之Vdd電壓。
第5圖為描繪於無負載4T SRAM單元之儲存節點之理想待機電壓特性之曲線圖。垂直尺度表示於儲存節點之電壓，而水平尺度表示時間。於第5圖中，發生於時間SH5之前之曲線圖302之部分對應於邏輯高讀取/寫入操作。時間SH5表示何時SRAM單元轉變至待機狀態，而發生於時間SH5之後之曲線圖304之部分對應於待機期間，於此期間，SRAM單元儲存邏輯高位元。理想的情況是，於此高待機期間，儲存節點維持初始電壓水準(於此例中為1伏特)。於第5圖中未顯示部分表示對應於邏輯低讀取/寫入操作之時間期間。時間SL5表示何時SRAM單元轉變至待機狀態，而發生於時間SL5之後之曲線圖306之部分對應於待機期間，於此期間，SRAM單元儲存邏輯低位元。理想的情況是，於此低待機期間，儲存節點維持其電壓水準(於此例中為0伏特)。
於實務上，第4圖中描繪之操作狀況可能導致存在於第一儲存節點226和/或第二儲存節點236上之電壓位準的不希望之衰減。如果過度衰減，則當SRAM單元200後續被讀取時此種衰減可能引起錯誤。於此方面，第6圖為描繪於第4圖中所示狀況下，在無負載4T SRAM單元200之儲存節點之非理想待機電壓特性之圖示。第6圖中使用之尺度和轉變時間點與第5圖中所用者相同。於第6圖中，時間SH6表示當SRAM單元轉變至高待機狀態時。如第6圖中所描繪，發生於時間SH6後之曲線圖404之部分展現出衰退傾向，於此電壓從理想的位準(1伏特)快速掉落至少於0.5伏特。反之，時間SL6表示當SRAM單元轉變至低待機狀態時，而於時間SL6之後發生之曲線圖406之部分對應於低待機期間。因為於儲存節點之低待機電壓最初為0伏特，因此曲線圖406之部分展現出無電壓衰退。結果，於待機期間低電壓位準保持穩定。
回頭參考第4圖，虛線箭號280表示於例示之操作狀況下於待機模式期間流通之電流。於待機時，於第一儲存節點226之電壓藉由二個電流(分壓器(voltage divider))決定：PMOS存取電晶體202之漏電流和NMOS驅動電晶體208之主體二極體電流(body diode current)。若二極體電流遠大於PMOS存取電晶體202之漏電流，則於第一儲存節點226之電壓將趨近於0，而導致如第6圖中所示之衰減特性，最後，導致保持失效(retention failure)。
SRAM單元200於待機期間能夠以補償上述不希望之高電壓衰退之方式操作。於此方面，第7圖為描繪SRAM單元200之待機狀態之示意圖，其具有導致PMOS存取電晶體202/204之漏電操作之減少之字元線電壓。換言之，於待機期間，PMOS存取電晶體202/204故意地被偏壓而使得他們不完全導通和使得他們不完全關斷。
為了進入第7圖中所描繪之待機狀態，係於位元線212確立第一待機電壓，於位元線214確立第二待機電壓，並且於字元線210確立引發漏電電壓(leakage-inducing voltage)。於典型的實施方式中，第一待機電壓等於第二待機電壓。於實務上，第一和第二待機電壓可以相等於由NMOS驅動電晶體206/208所使用之供應電壓(Vdd)，或者在大約0.5至1.5伏特範圍內之電壓。該第一待機電壓和第二待機電壓兩者將高於該引發漏電電壓。就此實例而言，引發漏電電壓是在大約0.0伏特至Vdd之間。於某些實施例中，引發漏電電壓約等於Vdd/2(於第7圖中，引發漏電電壓為0.5伏特)。於實務上，由於在製造和操作參數中實際和合理的變化，特定的引發漏電電壓可以與特定或希望的位準不同。
於字元線210確立之引發漏電電壓係經選擇並且施加以引致PMOS存取電晶體202/204於待機狀態產生漏電流。值得注意的是，從引發漏電電壓所導致之漏電將是可測量地高於由欲完全關斷PMOS存取電晶體202/204(如參照第4圖和第6圖之說明)之典型字元線電壓所引起之漏電量。的確，引發漏電電壓被打算用來增加PMOS存取電晶體202之漏電流而使得NMOS驅動電晶體208之二極體電流不會明顯地超過漏電流。結果，當SRAM單元200是在待機狀態時將維持於第一儲存節點226之高電壓。
第8圖為描繪於第7圖中所繪示之狀況下SRAM單元200之儲存節點之待機電壓特性之曲線圖。第8圖中所使用之尺度和轉變時間點相同於第5圖中所示者。於第8圖中，時間SH8表示當SRAM單元轉變至高待機狀態時。如第8圖中所描繪，發生於時間SH8後之曲線圖504之部分展現出在轉變後有稍微的壓降，而後在整個剩餘的高待機期間維持著實質的平坦和穩定。相較於第6圖中所示之衰退特性，曲線圖504之部分表示高儲存節點電壓如何維持其位準而具有少的有害衰退。如上述參照第5圖和第6圖之說明，時間SL8表示當SRAM單元轉變至低待機狀態時，而於時間SL8之後發生之曲線圖506之部分展現出沒有電壓衰退。
雖然上述說明係有關例示性之無負載4T SRAM單元，但是所說明之工藝、方法、操作程序、和技術能夠相等地應用於其他的SRAM單元配置和架構，例如，6T SRAM單元。於此方面，於6T SRAM單元中一些或所有的驅動電晶體能夠使用閘極端和主體端之間之直接導電連接，如上述說明。而且，藉由在其字元線確立引發漏電電壓，6T SRAM單元能夠操作於待機狀態，如上述說明。因此，於無負載4T SRAM單元和6T SRAM單元皆能夠實現讀取裕度和資料保持的改善。
雖然至少一個範例實施例已經表示於前面詳細說明中，但是應該了解到存在著大量的變化。亦應該了解到本文中說明之範例實施例或諸範例實施例並不欲限制此範圍、可應用性、或者申請專利標的內容於任何方式。而是，前面的詳細說明將提供熟悉此項技術者用來執行所述實施例或者諸實施例方便的道路指引。應該了解到於元件之功能和配置上可以作各種的改變而不會偏離由申請專利範圍所定義之範圍，該申請專利範圍包含於提出此專利申請時的已知的均等和可預見之均等。
100．．．SRAM記憶體系統
102．．．SRAM單元陣列
104．．．字元線選擇和控制模組
106．．．感測放大器和解碼器模組
200．．．無負載4T SRAM單元
202、204．．．PMOS存取電晶體
206、208．．．NMOS驅動電晶體
210．．．字元線
212．．．第一位元線
214．．．第二位元線
220、230．．．閘極端(或節點)
222、232．．．源極/汲極端(或節點)
224、234．．．汲極/源極端(或節點)
226．．．第一儲存節點
236．．．第二儲存節點
240、250．．．閘極端(或節點)
242、252．．．汲極端(或節點)
244、254．．．源極端(或節點)
246、256．．．主體端(或節點)
280．．．虛線箭號
302、304、306、404、406、504、506．．．曲線圖
藉由參照詳細說明和申請專利範圍並考慮結合下列圖式而獲得標的內容之更完全了解，其中遍及各圖中相似之元件符號參照相似之元件。
第1圖為SRAM記憶體系統之範例實施例之示意圖；
第2圖為無負載4T SRAM單元之範例實施例之示意圖；
第3圖為描繪第2圖之無負載4T SRAM單元之讀取/寫入狀態之示意圖；
第4圖為描繪第2圖之無負載4T SRAM單元之待機狀態之示意圖，具有導致存取電晶體關斷之字元線電壓；
第5圖為描繪於無負載4T SRAM單元之儲存節點之理想待機電壓特性之圖示；
第6圖為描繪於第4圖中所示無負載4T SRAM單元之儲存節點之待機電壓特性之圖示；
第7圖為描繪第2圖之無負載4T SRAM單元之待機狀態之示意圖，具有導致存取電晶體之漏電操作之減少之字元線電壓；以及
第8圖為描繪於第7圖中所示無負載4T SRAM單元之儲存節點之待機電壓特性之圖示。
200．．．無負載4T SRAM單元
202、204．．．PMOS存取電晶體
206、208．．．NMOS驅動電晶體
210．．．字元線
212．．．第一位元線
214．．．第二位元線
220、230．．．閘極端(或節點)
222、232．．．源極/汲極端(或節點)
224、234．．．汲極/源極端(或節點)
226．．．第一儲存節點
236．．．第二儲存節點
240、250．．．閘極端(或節點)
242、252．．．汲極端(或節點)
244、254．．．源極端(或節點)
246、256．．．主體端(或節點)
Claims (10)
- 一種記憶體單元(200)包括：第一電晶體(202)，具有對應於該記憶體單元(200)之字元線(210)之第一閘極端(220)、對應於該記憶體單元(200)之第一位元線(212)之第一源極/汲極端(222)、以及對應於該記憶體單元(200)之第一儲存節點(226)之第一汲極/源極端(224)；第二電晶體(204)，具有對應於該記憶體單元(200)之該字元線(210)之第二閘極端(230)、對應於該記憶體單元(200)之第二位元線(214)之第二源極/汲極端(232)、以及對應於該記憶體單元(200)之第二儲存節點(236)之第二汲極/源極端(234)；第三電晶體(206)，具有耦接至該第二儲存節點(236)之第三閘極端(240)、耦接至該第一儲存節點(226)之第三汲極端(242)、對應於參考電壓之第三源極端(244)、以及直接連接至該第三閘極端(240)之第三主體端(246)；第四電晶體(208)，具有耦接至該第一儲存節點(226)之第四閘極端(250)、耦接至該第二儲存節點(236)之第四汲極端(252)、對應於參考電壓之第四源極端(254)、以及直接連接至該第四閘極端(250)之第四主體端(256)；字元線選擇和控制模組(104)，係操作地耦接至該記憶體單元(200)；以及 感測放大器和解碼器模組(106)，係操作地耦接至該記憶體單元(200)，其中，該字元線選擇和控制模組(104)與該感測放大器和解碼器模組(106)係藉由於該字元線(210)確立引發漏電電壓、於該第一位元線(212)確立第一待機電壓、和於該第二位元線(214)確立第二待機電壓以控制進入該記憶體單元(200)之待機狀態，其中，該第一待機電壓高於該引發漏電電壓，且其中，該第二待機電壓高於該引發漏電電壓。
- 如申請專利範圍第1項所述之記憶體單元(200)，其中：該第一電晶體(202)為PMOS電晶體；該第二電晶體(204)為PMOS電晶體；該第三電晶體(206)為NMOS電晶體；以及該第四電晶體(208)為NMOS電晶體。
- 如申請專利範圍第1項所述之記憶體單元(200)，其中：該第一電晶體(202)為用於該記憶體單元(200)之第一存取電晶體；該第二電晶體(204)為用於該記憶體單元(200)之第二存取電晶體；該第三電晶體(206)為用於該記憶體單元(200)之第一驅動電晶體；以及該第四電晶體(208)為用於該記憶體單元(200)之第二驅動電晶體。
- 如申請專利範圍第1項所述之記憶體單元(200)，其中，該參考電壓對應於接地電壓。
- 如申請專利範圍第1項所述之記憶體單元(200)，其中，該第一電晶體(202)、該第二電晶體(204)、該第三電晶體(206)、和該第四電晶體(208)皆形成在絕緣體上覆矽基板上。
- 一種操作無負載4T記憶體單元(200)於待機狀態之方法，該記憶體單元(200)包括二個PMOS存取電晶體(202、204)和二個交叉耦接之NMOS驅動電晶體(206、208)，各NMOS驅動電晶體(206、208)之閘極端(240、250)直接連接至其主體端(246、256)，以及各NMOS驅動電晶體(206、208)之源極端(244、254)耦接至接地，該方法包括：於該記憶體單元(200)之字元線(210)確立引發漏電電壓，該字元線(210)耦接至該PMOS存取電晶體(202、204)之該閘極端(220、230)，其中該引發漏電電壓導致該PMOS存取電晶體(202、204)產生漏電流；於該記憶體單元(200)之第一位元線(212)確立第一待機電壓，該第一位元線(212)耦接至該二個PMOS存取電晶體(202)之其中一個之第一源極/汲極端(222)，該第一待機電壓高於該引發漏電電壓；以及於該記憶體單元(200)之第二位元線(214)確立第二待機電壓，該第二位元線(214)耦接至該二個PMOS存取電晶體(204)之另一個之第二源極/汲極端(232)，該第二待機電壓高於該引發漏電電壓。
- 如申請專利範圍第6項所述之方法，其中，該引發漏電 電壓係在0.0伏特與由該二個NMOS驅動電晶體(206、208)所使用之供應電壓之間。
- 如申請專利範圍第7項所述之方法，其中，該引發漏電電壓係約該供應電壓之一半。
- 如申請專利範圍第6項所述之方法，其中：該第一待機電壓對應於由該二個NMOS驅動電晶體(206、208)所使用之供應電壓；以及該第二待機電壓對應於該供應電壓。
- 如申請專利範圍第6項所述之方法，其中，該第一待機電壓等於該第二待機電壓。
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