JP2008141069A - 半導体装置 - Google Patents

Abstract

【課題】バンプ配置に制約されずに、チップサイズを縮小し、コストを低減する。
【解決手段】半導体装置は、フィルム基板に実装されてシリコンにより構成されたインターポーザ基板３と、液晶を駆動するためにインターポーザ基板３に実装された半導体素子２とを備え、インターポーザ基板３は、半導体素子２側に形成された複数個の基板突起電極５ａ・５ｂ・５ｃを有し、半導体素子２は、各基板突起電極５ａ・５ｂ・５ｃとそれぞれ接合する複数個の素子突起電極４ａ・４ｂ・４ｃを有し、複数個の素子突起電極４ａ・４ｂ・４ｃを、半導体素子２の全面に配置した。
【選択図】図２

Description

本発明は、フィルム基板に実装されてシリコン等の半導体により構成されたインターポーザ基板と、液晶を駆動するためにインターポーザ基板に実装された半導体素子とを備えた半導体装置に関する。

集積回路（ＩＣ）に組み込まれるトランジスタの数は年々多くなっており、内部に構成される回路数も多くなっている。液晶パネルは近年高精細化が進み、表示画素が増加する分、駆動回路も増加する。増加した駆動回路を補うためには、液晶パネルに実装される液晶ドラバの数を増加させるか、１つの液晶ドライバに搭載される駆動回路を増加させる必要がある。近年では液晶パネルに実装される液晶ドライバの数が増加しないように後者の液晶ドライバの駆動回路を増加で対応することが多い。

集積回路チップは、チップサイズが小さいほど量産効率がよく、チップの原価は安くなる。そのため、多出力のドライバでは、チップサイズ縮小のためにパッドをファインピッチ化することが必要となる。また、集積回路チップのパッドのファインピッチ化に伴い、ドライバのパッケージであるフィルムのインナーリード（液晶ドライバとフィルムをつなぐ配線）のピッチもファインピッチ化する必要がある。

図８は、従来の半導体装置９１の構成を示す模式断面図である。半導体装置９１は、プリント基板８０を備えている。プリント基板８０は、孔８５を有している。プリント基板８０の表面には、配線パターン８４が形成されている。

半導体装置９１には、インターポーザ基板９３が設けられている。インターポーザ基板９３のプリント基板８０側の表面の配線パターン８４に対向する位置には、金によって構成された複数個の突起電極８２が設けられている。インターポーザ基板９３は、突起電極８２及び配線パターン８４を介してプリント基板８０に実装されている。

インターポーザ基板９３のプリント基板８０側の表面の孔８５に対向する位置には、金によって構成された複数個の基板突起電極９５が設けられている。

プリント基板８０の孔８５の中には、半導体素子９２が設けられている。半導体素子９２のインターポーザ基板９３側の表面の周縁には、金によって構成された複数個の素子突起電極９４が設けられている。半導体素子９２は、素子突起電極９４及び基板突起電極９５を介してインターポーザ基板９３に実装されている。半導体素子９２とプリント基板８０との間、並びに、インターポーザ基板９３とプリント基板８０及び半導体素子９２との間には、封止樹脂８６が封止されている。
特開２００４−１９３１６１号公報（平成１６年７月８日公開）

しかしながら、上記従来の構成では、半導体素子９２をインターポーザ基板９３に実装するための素子突起電極９４が、半導体素子９２の表面の周縁に設けられているので、この素子突起電極９４の配置に制約されて、半導体素子９２のサイズを縮小することができず、コストを低減することが困難であるという問題がある。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、バンプ配置に制約されずに、チップサイズを縮小し、コストを低減することができる半導体装置を実現することにある。

本発明に係る半導体装置は、上記課題を解決するために、フィルム基板に実装されてシリコンにより構成されたインターポーザ基板と、表示素子を駆動するために前記インターポーザ基板に実装された半導体素子とを備え、前記インターポーザ基板は、前記半導体素子側に形成された複数個の基板突起電極を有し、前記半導体素子は、各基板突起電極とそれぞれ接合する複数個の素子突起電極を有し、前記複数個の素子突起電極を、前記半導体素子の全面に配置したことを特徴とする。

上記の特徴によれば、半導体素子の全面に複数個の素子突起電極を配置したので、インターポーザ基板上の配線パターンによる信号の引き出しのための基板突起電極の配置に自由度が向上する。このため、バンプ配置に制約されずに、チップサイズを縮小し、コストを低減することができる。

本発明に係る半導体装置では、前記複数個の素子突起電極は、千鳥状に配置されていることが好ましい。

上記構成によれば、複数個の素子突起電極が千鳥状に配置されているので、複数個の素子突起電極と、複数個の基板突起電極とのそれぞれの接合部に作用する応力を均等に分散させることができ、接合部の信頼性が向上する。

本発明に係る半導体装置では、前記複数個の素子突起電極は、線対称に配置されていることが好ましい。

上記構成によれば、複数個の素子突起電極が線対称に配置されているので、素子突起電極と基板突起電極とのそれぞれの接合部に作用する応力を均等に分散させることができ、接合部の信頼性が向上する。

本発明に係る半導体装置では、前記複数個の素子突起電極は、１８０度回転して前記基板突起電極と接合すると、接合突起電極数が減少するように配置されていることが好ましい。

上記構成によれば、半導体素子をインターポーザ基板から剥がして、素子突起電極と基板突起電極との間の接合状態を確認しようとするときに、半導体素子とインターポーザ基板との接合強度を故意に減少させることにより、容易に接合状態を確認することができる。

本発明に係る半導体装置では、前記複数個の素子突起電極の外側に、前記素子突起電極と前記基板突起電極との接合を保護するための素子ダミーバンプを設け、前記複数個の基板突起電極の外側に、前記素子ダミーバンプと接合する基板ダミーバンプを設けることが好ましい。

上記構成によれば、最も応力を受けて剥がれやすい外側のバンプを保護することができる。

本発明に係る半導体装置では、前記複数個の素子突起電極の内側に、前記素子突起電極と前記基板突起電極との接合を保護するための素子内側ダミーバンプを設け、前記複数個の基板突起電極の内側に、前記素子内側ダミーバンプと接合する基板内側ダミーバンプを設けることが好ましい。

上記構成によれば、封止樹脂の浸入・熱膨張等によって応力を受けて剥がれやすい内側のバンプを保護することができる。

本発明に係る半導体装置では、前記複数個の素子突起電極の両側に、前記素子突起電極と前記基板突起電極との接合を保護するための素子ダミーバンプを設け、一方の側に設けられた素子ダミーバンプと、他方の側に設けられた素子ダミーバンプとを電気的に接続する配線パターンを形成することが好ましい。

上記構成によれば、一方の側に設けられた素子ダミーバンプと、他方の側に設けられた素子ダミーバンプとを電気的に接続する配線パターンの配線抵抗値をチェックすることにより、素子突起電極と基板突起電極との接合状態を擬似的に確認することができる。

本発明に係る半導体装置では、前記インターポーザ基板との間に隙間を有する実装レス突起電極を前記半導体素子に設けることが好ましい。

上記構成によれば、インターポーザ基板を透過して実装レス突起電極に赤外線レーザを照射し、その反射光を検出することにより、素子突起電極、基板突起電極の高さ、サイズを確認することができる。

本発明に係る半導体装置では、前記実装レス突起電極は、前記半導体素子に形成されたメタル配線パターンの上の領域の一部分に配置されていることが好ましい。

上記構成によれば、メタル配線パターンの上の残りの領域によって反射されたレーザ光と、メタル配線パターンの上の領域の一部分に配置された実装レス突起電極によって反射されたレーザ光とを検出することにより、素子突起電極、基板突起電極の高さ、サイズを容易に確認することができる。

本発明に係る半導体装置は、以上のように、半導体素子の全面に複数個の素子突起電極を配置したので、インターポーザ基板上の配線パターンによる信号の引き出しのための基板突起電極の配置に自由度が向上する。このため、バンプ配置に制約されずに、チップサイズを縮小し、コストを低減することができるという効果を奏する。

本発明の一実施形態について図１ないし図７に基づいて説明すると以下の通りである。図１は、本実施の形態に係る半導体装置１の構成を示す模式断面図である。半導体装置１は、フィルム基板１０を備えている。フィルム基板１０は、孔１５を有している。フィルム基板１０の表面には、配線パターン１４が形成されている。

半導体装置１には、インターポーザ基板３が設けられている。インターポーザ基板３のフィルム基板１０側の表面の配線パターン１４に対向する位置には、金によって構成された複数個の突起電極１２が設けられている。

図２（ａ）は半導体装置１に設けられた半導体素子２の実装面の構成を示す平面図であり、図２（ｂ）は半導体装置１に設けられたインターポーザ基板３の実装面の構成を示す平面図である。

突起電極１２は、長方形状をしたインターポーザ基板３の実装面の４つの辺縁に沿ってそれぞれ複数個設けられている。各辺縁に沿ってそれぞれ設けられた複数個の突起電極１２の両側には、それぞれダミーバンプ１１が設けられている。インターポーザ基板３は、突起電極１２及び配線パターン１４を介してフィルム基板１０に実装されている。

インターポーザ基板３のフィルム基板１０側の表面の孔１５に対向する位置には、金によって長方形状に構成された複数個の基板突起電極５ａ・５ｂ・５ｃが設けられている。

基板突起電極５ａは、インターポーザ基板３の実装面の一方の短辺側から他方の短辺側に向かって千鳥状の態様で３列に渡って配置されている。基板突起電極５ａの各列の両側には、基板ダミーバンプ６ｂが設けられている。

基板突起電極５ｂは、インターポーザ基板３の実装面の一方の短辺側から中央に向かって、及び、他方の短辺側から中央に向かって、それぞれ千鳥状の態様で３列に渡って配置されている。一方の短辺側から中央に向かって配置された基板突起電極５ｂの一方の短辺側、及び、他方の短辺側から中央に向かって配置された基板突起電極５ｂの他方の短辺側には、それぞれ基板ダミーバンプ６ｂが設けられている。一方の短辺側から中央に向かって配置された基板突起電極５ｂの内側、及び、他方の短辺側から中央に向かって配置された基板突起電極５ｂの内側には、それぞれ、基板内側ダミーバンプ７ｂが設けられている。基板突起電極５ａ・５ｂは、半導体素子２から出力される信号を受け取って、フィルム基板１０の配線パターン１４に供給するために設けられている。

インターポーザ基板３の実装面には、半導体素子２に入力される信号を供給するための複数個の基板突起電極５ｃが一列に設けられている。一列に設けられた基板突起電極５ｃの両側には、基板ダミーバンプ６ｂが設けられている。

フィルム基板１０の孔１５の中には、半導体素子２が設けられている。半導体素子２のインターポーザ基板３側の表面の全面には、金によって構成された複数個の素子突起電極４ａ・４ｂ・４ｃが設けられている。

素子突起電極４ａ・４ｂは、半導体素子２から出力される信号をインターポーザ基板３に供給するために設けられており、素子突起電極４ｃは、半導体素子２にインターポーザ基板３から信号を入力するために設けられている。素子突起電極４ａは、半導体素子２の実装面の一方の短辺側から他方の短辺側まで３列に配置されている。素子突起電極４ａの両側には、素子ダミーバンプ６ａが設けられている。素子突起電極４ｂは、実装面の両方の短辺側からそれぞれ中央に向かって３列に配置されている。素子突起電極４ｂの外側には、素子ダミーバンプ６ａが設けられており、内側には素子内側ダミーバンプ７ａが設けられている。素子突起電極４ｃの両側に、素子ダミーバンプ６ａが設けられている。

半導体素子２は、素子突起電極４ａ・４ｂ・４ｃ、素子ダミーバンプ６ａ、素子内側ダミーバンプ７ａ、及び、基板突起電極５ａ・５ｂ・５ｃ、素子ダミーバンプ６ｂ、素子内側ダミーバンプ７ｂを介してインターポーザ基板３に実装されている。半導体素子２とフィルム基板１０との間、並びに、インターポーザ基板３とフィルム基板１０及び半導体素子２との間には、封止樹脂１６が封止されている。

図３（ａ）は半導体素子２に設けられた素子突起電極４ａのレイアウトを示す平面図であり、図３（ｂ）はインターポーザ基板３に設けられた基板突起電極５ａのレイアウトを示す平面図である。各素子突起電極４ａは、例えば縦７５μｍ、横４５μｍの長方形状をしており、一列上に隣り合う素子突起電極４ａは、互いに３０μｍの間隔を空けて配置されている。また、隣り合う列の素子突起電極４ａは、３０μｍの間隔を空けて配置されており、７．５μｍオーバーラップして配置されている。各基板突起電極５ａは、例えば縦６０μｍ、横３０μｍの長方形状をしており、一列上に隣り合う基板突起電極５ａは、互いに４５μｍの間隔を空けて配置されている。また、隣り合う列の基板突起電極５ａは、４５μｍの間隔を空けて配置されており、７．５μｍの間隔を空けて配置されている。

図４（ａ）はインターポーザ基板３に設けられた基板突起電極５ｃのレイアウトを示す平面図であり、図４（ｂ）はフィルム基板１０に実装するためにインターポーザ基板３に設けられた突起電極１２のレイアウトを示す平面図である。各基板突起電極５ｃは、例えば縦７５μｍ、横２５μｍの長方形状をしており、隣り合う基板突起電極５ｃは、互いに１５μｍ、または２５μｍの間隔を空けて配置されている。各突起電極１２は、例えば縦６０μｍ、横２０μｍの長方形状をしており、隣り合う突起電極１２は、互いに１５μｍの間隔を空けて配置されている。

素子突起電極４ａ・４ｂ・４ｃを、半導体素子２の全面に配置しているので、インターポーザ基板３の配線パターンにより信号を引き出すことができ、バンプを配置する自由度が向上し、バンプの配置に制約されずにチップサイズを縮小することができ、コストを低減することができる。

また、素子突起電極４ａ・４ｂは、千鳥状に配置されているので、素子突起電極と基板突起電極との接合部に作用する応力を均等に分散させることができる。

また、素子突起電極４ａ・４ｂ・４ｃは、半導体素子２の実装面の全面に周期性をもって配置されており、図５に示すように、素子突起電極４ａ・４ｂ・４ｃを、線対称に配置して、１８０度回転して基板突起電極５ａ・５ｂ・５ｃと接合すると、黒色の長方形によって示されるように、接合突起電極数が減少するように配置しているので、半導体素子２をインターポーザ基板３から引き剥がして接合状態を確認する際に、半導体素子２とインターポーザ基板３との接合強度を故意に減少させて、半導体素子２のインターポーザ基板３からの引き剥がしを容易にして接合状態の確認を容易にすることができる。半導体素子２をインターポーザ基板３に対して横または縦にずらして接合した場合、接合バンプ数が減少するように、素子突起電極４ａ・４ｂ・４ｃを配置してもよい。

半導体素子２の短辺側の外側一列に、半導体素子２の動作に寄与しない素子ダミーバンプ６ａを設け、素子突起電極４ｃの両側に素子ダミーバンプ６ａを設け、素子突起電極４ｂの内側に素子内側ダミーバンプ７ａを設けているので、一番応力を受けて剥がれやすい端のバンプを防御することができる。

半導体素子２の実装面の一端側の素子ダミーバンプ６ａと、他端側の素子ダミーバンプ６ａとを配線パターンによって接続し、その配線抵抗値をチェックすると、素子突起電極４ａ・４ｂ・４ｃと基板突起電極５ａ・５ｂ・５ｃとの接合状態を擬似的に確認することができる。

図６（ａ）は半導体素子２に設けられた実装レス突起電極８ａを説明するための平面図であり、図６（ｂ）はインターポーザ基板３に設けられたメタル禁止領域１３を説明するための平面図である。

素子突起電極４ｃの１つと素子突起電極４ｃの他の１つとの間に、実装レス突起電極８ａが設けられている。インターポーザ基板３の実装レス突起電極８ａと対向する位置には、配線メタルの形成を禁止する縦１０５μｍ、横９０μｍのメタル禁止領域１３が設けられている。実装レス突起電極８ａは、素子突起電極４ａ・４ｂ・４ｃと基板突起電極５ａ・５ｂ・５ｃとが接合した状態において、インターポーザ基板３との間に隙間を有している。

図７は、実装レス突起電極８ａのレイアウトを示す平面図である。実装レス突起電極８ａは、素子突起電極４ｃに挟まれた領域に、１チップ当たり１個設ける。実装レス突起電極８ａは、例えば縦７５μｍ、横４５μｍの長方形状の外形を伴う枠状の形状を有しており、各枠の幅は１０μｍである。実装レス突起電極８ａは、メタル配線パターン９の上に設けられている。実装レス突起電極８ａは、メタル配線パターン９の３辺からそれぞれ５μｍ離れて配置されており、残りの１辺から２０μｍ離れて配置されている。半導体素子２の表面に垂直な方向から見て、メタル禁止領域１３は、メタル配線パターン９を覆うように配置されており、各辺が、メタル配線パターン９の対応する辺からそれぞれ１０μｍ離れる位置に配置されている。

インターポーザ基板３上の突起電極１２と半導体素子２との間には、実装レス突起電極８ｂが、一列の基板突起電極５ａの延長上の位置に設けられている。インターポーザ基板３の短辺と半導体素子２の短辺との間の距離ＵＮと、実装レス突起電極８ｂとインターポーザ基板３の短辺との間の距離ＮＣＢとは、
ＮＣＢ＝ＵＮ−３０μｍ、
という関係を有している。パッドデザインは、図３（ｂ）に示した基板突起電極５ａのパッドデザインと同一である。

インターポーザ基板３上の突起電極１２と半導体素子２との間に、実装レス突起電極８ｃが設けられている。実装レス突起電極８ｃの中心と、インターポーザ基板３の短辺との間の距離ＨＮＢと、距離ＵＮとは、
ＨＮＢ＝ＵＮ−４２．５μｍ、
という関係を有している。実装レス突起電極８ｃのパッドデザインは、ＭＲ（メタル配線） ６５μｍ角、ＳＲ（サイロックス） ３５μｍ角、Ｂ（Ａｕバンプサイズ） ５５μｍ角で、各中心を一致させている。図７でＳＲの四角内はメタルとバンプが直接接触していて、四角外はメタル配線とバンプの中間に絶縁層を設けている。

図７に示すように、実装レス突起電極８ａをメタル配線パターン９上にオフセット（幅２０μｍの領域）を設けて配置すると、シリコンによって構成されたインターポーザ基板３を透過した赤外線レーザ光を半導体素子２に照射し、実装レス突起電極８ａによって反射されたレーザ光と、メタル配線パターン９のオフセット領域（幅２０μｍの領域）によって反射されたレーザ光とを検出することにより、バンプのサイズ及び高さを確認することができる。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。例えば各素子突起電極と各基板突起電極を正方形状にしてもよい。

本発明は、フィルム基板に実装されてシリコンにより構成されたインターポーザ基板と、液晶を駆動するためにインターポーザ基板に実装された半導体素子とを備えた半導体装置に適用することができる。

実施の形態に係る半導体装置の構成を示す断面図である。 （ａ）は上記半導体装置に設けられた半導体素子の実装面の構成を示す平面図であり、（ｂ）は上記半導体装置に設けられたインターポーザ基板の実装面の構成を示す平面図である。 （ａ）は上記半導体素子に設けられた素子突起電極のレイアウトを示す平面図であり、（ｂ）は上記インターポーザ基板に設けられた基板突起電極のレイアウトを示す平面図である。 （ａ）は上記インターポーザ基板に設けられた他の基板突起電極のレイアウトを示す平面図であり、（ｂ）はフィルム基板に実装するために上記インターポーザ基板に設けられた突起電極のレイアウトを示す平面図である。 １８０度回転時に接合バンプ数が減少することを説明するための図である。 （ａ）は上記半導体素子に設けられた実装レス突起電極を説明するための平面図であり、（ｂ）は上記インターポーザ基板に設けられたメタル禁止領域を説明するための平面図である。 上記実装レス突起電極のレイアウトを示す平面図である。 従来の半導体装置の構成を示す模式断面図である。

符号の説明

１ 半導体装置
２ 半導体素子
３ インターポーザ基板
４ａ、４ｂ、４ｃ 素子突起電極
５ａ、５ｂ、５ｃ 基板突起電極
６ａ 素子ダミーバンプ
６ｂ 基板ダミーバンプ
７ａ 素子内側ダミーバンプ
７ｂ 基板内側ダミーバンプ
８ａ 実装レス突起電極
８ｂ 実装レス突起電極
１０ フィルム基板
１１ ダミーバンプ
１２ 突起電極
１３ メタル禁止領域
１４ 配線パターン
１５ 孔
１６ 封止樹脂

Claims (9)

1. フィルム基板に実装されてシリコンにより構成されたインターポーザ基板と、表示素子を駆動するために前記インターポーザ基板に実装された半導体素子とを備え、前記インターポーザ基板は、前記半導体素子側に形成された複数個の基板突起電極を有し、前記半導体素子は、各基板突起電極とそれぞれ接合する複数個の素子突起電極を有し、
   前記複数個の素子突起電極を、前記半導体素子の全面に配置したことを特徴とする半導体装置。
2. 前記複数個の素子突起電極は、千鳥状に配置されている請求項１記載の半導体装置。
3. 前記複数個の素子突起電極は、線対称に配置されている請求項１または２に記載の半導体装置。
4. 前記複数個の素子突起電極は、１８０度回転して前記基板突起電極と接合すると、接合突起電極数が減少するように配置されている請求項１から３の何れか１項に記載の半導体装置。
5. 前記複数個の素子突起電極の外側に、前記素子突起電極と前記基板突起電極との接合を保護するための素子ダミーバンプを設け、
   前記複数個の基板突起電極の外側に、前記素子ダミーバンプと接合する基板ダミーバンプを設けた請求項１から４の何れか１項に記載の半導体装置。
6. 前記複数個の素子突起電極の内側に、前記素子突起電極と前記基板突起電極との接合を保護するための素子内側ダミーバンプを設け、
   前記複数個の基板突起電極の内側に、前記素子内側ダミーバンプと接合する基板内側ダミーバンプを設けた請求項１から５の何れか１項に記載の半導体装置。
7. 前記複数個の素子突起電極の両側に、前記素子突起電極と前記基板突起電極との接合を保護するための素子ダミーバンプを設け、
   一方の側に設けられた素子ダミーバンプと、他方の側に設けられた素子ダミーバンプとを電気的に接続する配線パターンを形成した請求項１から６の何れか１項に記載の半導体装置。
8. 前記インターポーザ基板との間に隙間を有する実装レス突起電極を前記半導体素子に設けた請求項１から７の何れか１項に記載の半導体装置。
9. 前記実装レス突起電極は、前記半導体素子に形成されたメタル配線パターンの上の領域の一部分に配置されている請求項１から８の何れか１項に記載の半導体装置。

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