JP2008016519A5 - - Google Patents

Claims (6)

1. 第１主面、及び前記第１主面とは反対側の第１裏面を有する第１配線基板と、
   前記第１配線基板の前記第１主面上に搭載されたマイコンチップと、
   第２主面、及び前記第２主面とは反対側の第２裏面を有し、前記マイコンチップ上に配置された第２配線基板と、
   前記第１配線基板と前記第２配線基板とを電気的に接続する複数の第１バンプ電極と、
   前記第１配線基板の前記第１裏面に配置された複数の第２バンプ電極と、
   前記第２配線基板の内部に配置された第１メモリチップと、
   前記第２配線基板の内部において、前記第１メモリチップ上に配置された第２メモリチップと、を含み、
   前記マイコンチップは、前記第１配線基板内に形成された第１内部配線を介して前記第１バンプ電極と電気的に接続され、
   前記マイコンチップは、前記第１配線基板内に形成された第２内部配線を介して前記第２バンプ電極と電気的に接続され、
   前記第１メモリチップは、前記第２配線基板内に形成された第３内部配線を介して前記第１バンプ電極と電気的に接続され、
   前記第２メモリチップは、前記第２配線基板内に形成された第４内部配線を介して前記第１バンプ電極と電気的に接続されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、前記マイコンチップは、前記第１及び第２メモリチップと外部機器とのインタフェースであり、
   前記第１及び第２メモリチップは、外部クロック信号の立ち上がりと立ち下がりの両方に同期してデータを転送することを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、前記複数の第１バンプ電極は、前記第１配線基板の前記第１主面上に設けられた複数の第１ボンディングリードと前記第２配線基板の前記第２裏面上に設けられた複数の第２ボンディングリードとの間にそれぞれ配置されていることを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、前記マイコンチップと前記第１及び第２メモリチップのそれぞれは、前記複数の第１ボンディングリード、前記複数の第１バンプ電極、及び前記複数の第２ボンディングリードを介して電気的に接続されていることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、前記第１メモリチップの第１電極パッドから前記第１電極パッドに対応する前記第２配線基板の前記第２ボンディングリードまでの第１距離と、前記第２メモリチップの第２電極パッドから前記第２電極パッドに対応する前記第２ボンディングリードまでの第２距離は等しいことを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、前記第１距離と前記第２距離の差の許容範囲は、±２ｍｍ以内好ましくは±１ｍｍ以内であることを特徴とする半導体装置。