JP2008078174A - トレンチゲート型炭化珪素半導体装置 - Google Patents

Description

本発明は、炭化珪素半導体基板を用いてＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等として構成されるトレンチゲート型炭化珪素半導体装置に関する。

炭化珪素（以降ＳｉＣと記すこともある）半導体基板を用いて高耐圧パワーデバイスを作製すると、シリコン（Ｓｉ）デバイスより、オン抵抗を大幅に低減できる可能性があることが知られている。近年は、１．２〜１．７ｋＶクラスのＳｉＣ製ＭＯＳＦＥＴにおいて、１０ｍΩｃｍ^２を下回る低いオン抵抗が得られている。これは、同じ耐圧クラスのシリコン（Ｓｉ）製ＩＧＢＴよりも充分に小さい。しかし、今のところ、オン抵抗を小さくできるといっても、ＳｉＣ半導体基板の得られるべき本来の特性から見れば、まだ不充分な程度に低減できているだけであり、さらに低減される余地が残されている。この点を考慮すると、今後、Ｓｉ製のＩＧＢＴ、ＭＯＳＦＥＴなどとの対比で、低コスト化と前述したオン抵抗の低減がさらに進めば、インバーター部品としてのＳｉ製ＩＧＢＴの大半がＳｉＣ製ＭＯＳＦＥＴに置き換えられる可能性も充分に考えられる。

ＳｉＣ半導体基板を用いることでオン抵抗を大幅に低減できる理由は、ＳｉＣ半導体基板が物性的に高い絶縁破壊電界を有するので、同じ高耐圧を実現するために、高抵抗ドリフト層を薄くまたはドリフト層のドーピング量を高く（すなわち、高不純物密度に）することができ、その結果、ドリフト層の抵抗をＳｉ半導体基板（以降、単にＳｉと略する場合もある）に比べて２桁以上低減できるためである。

また、ＳｉＣ半導体基板の絶縁破壊電界は強い異方性を有することが知られている。すなわち、ＳｉＣ半導体基板の結晶の＜０００１＞方向に高い絶縁破壊電界を示す。この性質を利用して、ＳｉＣ半導体基板の両主面間（縦方向）に電圧を印加するように構成した縦型の半導体装置においては、半導体基板の｛０００１｝面を主面とすると、絶縁破壊電界が高くなり、その分、同じ耐圧に設計した場合にオン電圧を低減できることになるので好ましい。

さらに、ＳｉＣ半導体基板を用いる高耐圧デバイスにおいては、前述の理由によりＳｉ半導体基板に比べてオン抵抗（またはオン電圧）の大部分を占めるドリフト層の抵抗成分が低減される結果、相対的にオン抵抗におけるその他の抵抗成分、たとえば、電流のスイッチングを制御する領域であるＭＯＳチャネルの抵抗（チャネル抵抗という）や高不純物密度ＳｉＣ半導体基板の抵抗、さらには金属電極との接触抵抗までもが、無視できない抵抗成分となってくる。とりわけ、ＳｉＯ_２／炭化珪素界面は、今のところ、ＳｉＯ_２／シリコン界面ほどには良好でないのでＳｉＯ_２／炭化珪素界面に接触するＭＯＳチャネルにおけるキャリア移動度はその影響を強く受ける結果、ＳｉＯ_２／シリコン界面のＭＯＳチャネルの移動度に比べて１桁程度小さいというのが現状である。その結果、ＳｉＣデバイスのチャネル抵抗が特に大きくなリ易く、他の抵抗成分に対するチャネル抵抗成分の比率が目立つようになる。このため、ＳｉＣデバイスではこのチャネル抵抗を低減することが、Ｓｉデバイス以上に重要となる。その対策の一つとして、単位面積当たり、できるだけ多くのチャネルを集積できる（すなわち、高密度チャネルの）デバイス構造を採用してデバイス全体としてのチャネル抵抗を低減することが考えられる。

Ｓｉデバイスにおいては、高密度に形成されたトレンチの各側壁面上にそれぞれＭＯＳチャネルを設けることにより、前述のような高密度チャネル構造としたトレンチ型ＭＯＳデバイスが、既に開発され市販もされている。具体的には、図３の要部断面図に示すトレンチ型ＭＯＳ構造のユニットセルが高密度チャネルを容易に得るためのＭＯＳＦＥＴの構造として好んで用いられている。すなわち、一導電型である半導体基板３１の一方の主面上に、エピタキシャル成長で一導電型であるドリフト層３３と、エピタキシャル成長または熱拡散で形成される他導電型であるボディ領域３５がそれぞれ形成され、ボディ領域３５の表面に一導電型であるソースコンタクト領域３６と他導電型であるボディコンタクト領域３７が形成される。ソースコンタクト領域３６とボディコンタクト領域３７にはソース電極４６が共通にオーム性接触している。ソース電極４６とゲート電極４２は、層間絶縁膜４４により絶縁されている。半導体基板３１の反対側の主面にはドレイン電極４５がオーム性接触している。

トレンチ４０はソースコンタクト領域３６の表面からボディ領域３５を貫いてドリフト層３３に達する深さに形成される。トレンチ４０の内側には、ゲート酸化膜４１を介して、ゲート電極４２が埋設され、トレンチ側壁面のゲート酸化膜４１を挟んでゲート電極４２に対向するボディ領域３５の表面にＭＯＳチャネル４３が形成される。ゲート電極４２の下端は、ボディ領域３５の下端よりも下にある。ゲート電極４２の上端は、ボディ領域３３の上端（すなわち、ソースコンタクト領域３６とボディ領域３５間のｐｎ接合）よりも上にあって、Ｓｉデバイスにおいては、ソースコンタクト領域３６の上端よりも下になるように作製される。

以上説明したトレンチ型ＭＯＳＦＥＴとは少し異なる構造として、図４に示すトレンチ型ＭＯＳＦＥＴの要部断面図のように、ゲート電極６２がソースコンタクト領域５６の上まで覆うように回り込んでおり（ゲートオーバーラップという）、ゲート電極６２とソースコンタクト領域５６は、積層基板面上で厚いフィールド絶縁膜６４によって絶縁されている構造も知られている。しかし、この図４は前記図３の構造に比べて、トレンチ６０の間隔（セルピッチに相当する）がオーバーラップ分、広くなってしまうことによりチャネルの集積度が低下するだけでなく、ゲートオーバーラップの分だけ、ゲート・ソース間の静電容量が増加するので、図４の構造はこの点からはあまり好ましくない。

前記図３、４を用いた説明においては、簡単のため、トレンチ４０、６０は１本だけ示したが、実際に用いられるＭＯＳＦＥＴにおいては、同様の単位構造（セル）が紙面の左右方向にも、多数繰り返される。また、これらのトレンチ４０、６０内に形成された各ゲート電極４２、６２は、トレンチ内から積層半導体基板表面に引き出されてゲート電極引き出し配線（図示せず）として形成され、通常はデバイスチップ基板の表面の一部に形成されているゲート電極パッド（図示せず）に電気的に相互に配線されて集められる。ゲート電極４２がトレンチ４０内部から積層基板表面に引き出される部分では、図３のようなゲートオーバーラップ構造でない場合でも、トレンチ内部からフィールド絶縁膜の上側にゲート電極の一部が乗ったゲートオーバーラップのような形状となる部分が存在する。ちょうど、図４のゲートオーバーラップ部分のような状態であるので、以下の説明では、図４に倣って、前記ゲート電極４２の一部が乗ったゲートオーバーラップのような形状となる部分の下側のフィールド絶縁膜をさして、フィールド絶縁膜６４と表記する。ここまでの構造は、ＳｉデバイスでもＳｉＣデバイスの場合でも、同様である。

Ｓｉデバイスにあっては、図３を参照するとソースコンタクト領域３６は、ドーパントの熱拡散によって容易に選択的に形成されるので、厚さは比較的大きい（数１００ｎｍ以上）が、フィールド絶縁膜は、それほど厚くない。Ｓｉデバイスにおいては、十分な絶縁耐力を有するフィールド酸化膜を、熱酸化によって簡便に形成することができる。むしろ、膜厚をあまり大きくしようとすると、形成に時間がかかるだけでなく、熱拡散によりドーパントの分布が変化してしまうことになりかねず、あまり好ましくないと考えられている。

なお、本明細書ではトレンチ型ＭＯＳＦＥＴを例に用いるが、コンタクト領域形成とゲート電極形成とに係わる問題は、トレンチ側壁面上にＭＯＳチャネルを形成するスイッチングデバイスに共通の問題であり、たとえばトレンチＩＧＢＴにも適用できる。
以上説明した炭化珪素半導体装置に関連する文献としては、良好な半導体特性を維持しながら、絶縁耐圧を高くするＳｉＣ絶縁ゲート型半導体素子についての記述が公開されている（特許文献１）。
特開２０００−３１２００３号公報

しかしながら、ＳｉＣデバイスにあっては、通常のフィールド酸化膜（ＳｉＯ_２膜）の形成温度（１１００℃〜１２００℃程度）ではドーパントの熱拡散は、実質的には起こらない。また、ソースコンタクト領域３６とボディコンタクト領域３７とを形成する一般的な方法としては、エピタキシャル成長による形成の際に同時ドーピングする方法と、後からイオン注入によってドーピングする方法の２方法が考えられる。ところが、実際にはソースコンタクト領域３６とボディコンタクト領域３７を図３のように部分的な領域パターンとして形成するには、少なくともどちらか一方は選択的に形成（選択的ドーピング）しなければならないから、選択的イオン注入または選択的エピタキシャル成長が必須である。しかし、炭化珪素半導体作成技術における選択的エピタキシャル成長はまだ基礎研究段階であり、実用的になっていないので、選択的にドーピングする方法としては、既に実績があり実用的になっている選択的イオン注入法が採用される。

ＳｉＣデバイスの場合、金属電極との接触抵抗が小さいことから、ｎ型不純物としてはリン、ｐ型不純物としてはアルミニウムが、現状では最適なドーパントと考えられている。金属電極との接触抵抗を十分に低くするために、通常、これらのドーパントは１×１０^２０ｃｍ^−３以上の不純物濃度で添加される。これらのドーパントをＳｉＣ中にイオン注入しようとすると、一般に用いられている４００ｋＶ程度のイオン注入装置では、実用上最大０．５μｍ程度の深さまでしか注入することができない。さらに広く一般的な２００ｋＶ程度のイオン注入装置では、０．２μｍ程度の深さまでしか注入することができない。価数の大きいイオンを用いれば、これよりも深く注入することはできるが、一般に、価数の大きいイオンは、価数が小さいイオンに比べて、イオン電流が非常に小さいので、前述のような高ドープを実現するために高ドーズイオン注入が必要なコンタクト用には好ましいとは言えない。

最初にボディコンタクト領域３７をイオン注入またはエピタキシャル成長のいずれにより形成するにしても、後工程のソースコンタクト領域は選択的イオン注入で形成する必要があるので、前述したイオン注入可能な深さの制限により、あまり厚いコンタクト領域を形成することは難しい。つまり、たとえば、ボディコンタクト領域３６をボディコンタクト層としてエピタキシャル成長で形成した場合、続いてこのボディコンタクト層の残りの部分に選択的イオン注入を用いてソースコンタクト領域３７を形成する際に、ボディコンタクト層の深さよりも、必ず、後工程のソースコンタクト領域３６のイオン注入深さを深くしてソースコンタクト領域３６を前記ボディ領域３５に接触させなければならないが、前述のようにイオン注入深さには制限（０．２μｍ〜０．５μｍ）があるので、前記ボディコンタクト層（エピタキシャル成長層）をそれ以上厚くすることができないのである。

もちろん、図５のようにボディコンタクト領域７７の表面を低くしたダブルトレンチ構造とすれば、この制限はなくなるが、今度は、ボディ領域７５の厚さが、ボディコンタクト領域７７の直下だけ、相対的に薄くなってしまうことが問題となる。すなわち、ＳｉＣデバイスにあっては、ドリフト層７３のドナー密度が、同じ耐圧のＳｉデバイスに比べて１桁程度大きくできることに対して、ボディ領域７５のアクセプタ密度はＳｉデバイスと大差ない。たとえば、４Ｈ−ＳｉＣの｛０００１｝面を主面とする１．２ｋＶ耐圧デバイスで、理論限界を狙うなら、ドリフト層７３は、ドナー密度がたとえば１．３×１０^１６ｃｍ^-３程度、厚さがたとえば７μｍ程度となるのに対して、ボディ領域７５は、アクセプタ密度がたとえば１．５×１０^１７ｃｍ^-３程度、厚さが（図５の場合で）最小１μｍ前後である。ドリフト層７３のドナー密度はボディ領域７５のアクセプタ密度の約１桁下に迫っており、一方で、ドリフト層７３の厚さはボディ領域７５の厚さよりも１桁近く大きい。従って、オフ時には、ボディ領域７５にも空乏層が伸びやすく、ボディ領域７５の一部が、上から下まで空乏化した、いわゆるパンチスルー状態になりやすい。だからといって、ボディ領域７５を厚くすると、それに比例してチャネル抵抗が増大するので、好ましくない。代替案として、ボディ領域７５のアクセプタ密度を高くすると、この側面に形成されるＭＯＳチャネルでのチャネル移動度が低下するので、チャネル抵抗が増大することとなり、やはり好ましくない。従って、ダブルトレンチ構造とすると、ボディ領域での耐圧とチャネル抵抗のトレードオフ関係が厳しくなり、ＳｉＣ半導体基板材料が有する、優れた高絶縁破壊電界という物性を生かせないおそれがあるので、採用できないのである。

さらにまた、ＳｉＣ半導体基板においては、電子のドリフト移動度が、正孔のドリフト移動度の数倍（ポリタイプや方位にもよるが、３〜７倍とされている）であるので、ドリフト層７３はｎ型であることが望ましく、従ってソースコンタクト領域７６もｎ型であることが望ましい。この場合、ソースコンタクト領域７６をエピタキシャル成長で形成しようとしても、リンを同時ドープして高ドープ層を得ることが、現状ではできていない（１×１０^１９ｃｍ^-３以下しか入らない）。リンに代わるドナーとして、窒素があるが、この場合、エピタキシャル成長またはイオン注入のいずれによっても、ドナー密度として２×１０^１９ｃｍ^-３程度しか得られておらず、電極との接触抵抗やソースコンタクト領域７６自身のシート抵抗が高止まりするので、使えない。

従って、前述の代替案はいずれも好ましくなく、当面の間、図３のトレンチ型ＭＯＳＦＥＴでは、ソースコンタクト領域３６の形成にはイオン注入が避けられず、そのために、ソースコンタクト領域３６の厚さは、前述のように高々０．５μｍ、より実用的には高々０．２μｍとなるのである。なお、ＳｉＣ半導体基板は、イオン注入後の活性化アニールとして１６００〜１８００℃という高温を必要とするため、デバイス作製手順に制限がある。すなわち、活性化アニールを行った後でなければ、金属はおろか、デバイス作製後に残るＳｉＯ_２膜さえも、形成することができないことに留意する必要もある。以上説明したように、ＳｉＣ半導体基板の場合の製作プロセスの特殊性から、ＳｉＣ半導体基板にあっては、ソースコンタクト領域３６の厚さをあまり大きくすることができないのである。

一方、図３に示す構造のトレンチ型ＭＯＳＦＥＴでは、ゲート電極４２は、通常、高ドープ多結晶シリコン層を全面に形成した後、エッチバック工程により形成される際に、ソースコンタクト領域３６の厚みが前述のように０．２μｍ〜０．５μｍ以下のように小さいことが問題となる。すなわち、トレンチ幅によって、ポリシリコンの堆積量が異なり、その際に見込んでおくべきエッチバック余裕も異なる（プラスマイナスそれぞれ、トレンチ幅の１０％ぐらい）。０．３５μｍのプロセス基準ならば、トレンチ幅は０．７μｍぐらいで、エッチバック誤差±０．０７μｍを狙えるので、ソースコンタクト領域の厚さが０．３μｍでもよい。しかし、０．６μｍのプロセスの場合では、トレンチ幅１．２μｍぐらい、エッチバック誤差±０．１２μｍ（普通は３σなので、１．５〜３倍は少なくとも必要）となって、ソースコンタクト領域の厚さは０．２４μｍ以上（３σだと少なくとも０．３６から０．７２μｍ以上）必要になる。

ＳｉＣは、ウエハが反っているので、フォトプロセスの都合上、トレンチ幅１．２μｍでさえも、量産となると、エッチバックの誤差範囲内に納めることがかなり難しくなる（この幅が狂うと、トレンチエッチング速度が変るので、トレンチ深さを制御できなくなってしまい、トレンチ底部の耐圧信頼性が出ない）。また、ＳｉＣの性質上、ゲート酸化の前にイオン注入およびアニールをしないといけないので、たとえ、４００ｋｅＶ装置（実用上は３５０ｋｅＶ程度）で０．４μｍ弱のイオン注入をしたとしても、ゲート酸化のときに目減りするため、前記０．３６μｍ以上（３σ対応）は厳しい。従って、図３の断面図に示す構造のトレンチ型ＭＯＳＦＥＴを作ろうとすると、前述したとおり、作製余裕が非常に厳しいものとならざるを得ないのである。

本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、トレンチゲート構造を有する炭化珪素半導体装置であって、ソースコンタクト領域の深さが、炭化珪素半導体基板におけるイオン注入条件の実用的観点からの制限のため、０．２μｍ〜０．５μｍ以下のように小さい場合であっても、炭化珪素半導体装置特性に悪影響を与えることなく、高ドープ多結晶シリコン層からなるゲート電極を確実にエッチバック技術により形成できる構造を有するトレンチゲート型炭化珪素半導体装置を提供することである。

特許請求の範囲の請求項１記載の発明によれば、炭化珪素半導体基板の一方の主面に一導電型ドリフト層と、他導電型ボディ層と、所要のパターンの一導電型ソースコンタクト領域および他導電型ボディコンタクト領域を有するコンタクト層とをこの順に少なくとも備える炭化珪素半導体からなる積層半導体基板が、前記一導電型ソースコンタクト領域表面から、少なくとも前記ドリフト層または該ドリフト層に接する同導電型層に達する深さのトレンチを備え、該トレンチ凹部内面にはゲート絶縁膜を介して埋設されるゲート電極を有し、該ゲート電極は前記積層半導体基板表面に引き出され、この基板表面でフィールド絶縁膜を介して載置され、かつこの基板表面の一部に形成されているゲートパッドへ接続されるゲート電極引出し配線を有し、該ゲート電極引出し配線を除く前記ゲート電極上には層間絶縁膜を介して覆うと共に前記一導電型ソースコンタクト領域および他導電型ボディコンタクト領域の表面に共通に接触する一方の金属電極を備え、前記炭化珪素半導体基板の他方の主面に他方の金属電極を備えるトレンチゲート型炭化珪素半導体装置において、前記ソースコンタクト領域の厚さが０．５μｍ以下であり、前記フィールド絶縁膜の厚さが０．５μｍ以上であって、前記ゲート電極の上端は、前記フィールド絶縁膜の膜厚の上端と前記ソースコンタクト領域の上端の間にあるトレンチゲート型炭化珪素半導体装置とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２記載の発明によれば、前記炭化珪素半導体基板は、六方晶の炭化珪素であって、その主面が、少なくとも、０度〜８．５度のオフ角を含む（０００-１）ｃ面である特許請求の範囲の請求項１記載のトレンチゲート型炭化珪素半導体装置とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、前記炭化珪素半導体基板の一方の主面に形成される積層炭化珪素層がエピタキシャル成長層であって、前記炭化珪素半導体基板と前記ドリフト層の間に一導電型フィールドストップ層を備える特許請求の範囲の請求項１または２に記載のトレンチゲート型炭化珪素半導体装置とすることがより好ましい。

特許請求の範囲の請求項４記載の発明によれば、前記炭化珪素半導体基板の一方の主面に形成される積層炭化珪素層がエピタキシャル成長層であって、前記ドリフト層とボディ層の間に一導電型電流拡がり層を備える特許請求の範囲の請求項３記載のトレンチゲート型炭化珪素半導体装置とすることがより好ましい。
特許請求の範囲の請求項５記載の発明によれば、前記フィールド絶縁膜が、絶縁膜と炭化珪素基板に対する選択エッチング比が５分の１以下の導電体膜との積層膜である特許請求の範囲の請求項１乃至４のいずれか一項にトレンチゲート型炭化珪素半導体装置とすることがより好ましい。

特許請求の範囲の請求項６記載の発明によれば、前記炭化珪素基板に対する選択エッチング比が５分の１以下の導電体膜が導電性酸化膜である特許請求の範囲の請求項５記載のトレンチゲート型炭化珪素半導体装置とすることがいっそう好ましい。
特許請求の範囲の請求項７記載の発明によれば、前記導電性酸化膜が酸化錫、酸化インジウム、酸化錫と酸化インジウムの混合物から選ばれるいずれかである特許請求の範囲の請求項６記載のトレンチゲート型炭化珪素半導体装置とすることがさらにいっそう好ましい。

特許請求の範囲の請求項８記載の発明によれば、前記炭化珪素半導体装置がトレンチゲート構造を有するＭＯＳＦＥＴである特許請求の範囲の請求項１乃至７のいずれか一項に記載のトレンチゲート型炭化珪素半導体装置とすることが望ましい。

本発明によれば、トレンチゲート構造を有する炭化珪素半導体装置であって、ソースコンタクト領域の深さが、炭化珪素半導体基板におけるイオン注入条件の実用的観点からの制限のため、０．２μｍ〜０．５μｍ以下のように小さい場合であっても、炭化珪素半導体特性に悪影響を与えることなく、高ドープ多結晶シリコン層からなるゲート電極を確実にエッチバック技術により形成できる構造を有するトレンチゲート型炭化珪素半導体装置を提供することができる。

［実施例１］
（トレンチ形成時のＲＩＥマスク材料がＳｉＯ_２膜の場合）
図１に、実施例１にかかるトレンチ型ＭＯＳＦＥＴの要部断面構造（ａ）と、ゲート電極引き出し配線を含むトレンチ型ＭＯＳＦＥＴの断面構造（ｂ）を示す。
図１（ａ）に示すトレンチ型ＭＯＳＦＥＴについて説明する。高不純物密度のｎ型４Ｈ−ＳｉＣ（０００-１）ｃ面を主表面とする炭化珪素半導体基板１上に、高不純物密度のｎ^＋型であるフィールドストッピング層２、低不純物密度のｎ型であるドリフト層３、ｎ型である電流広がり層４、ｐ型であるボディ領域５、ｐ^＋型であるボディコンタクト領域７、高不純物密度のｎ^＋型であるソースコンタクト領域６が順次形成されている。ソースコンタクト領域６の表面の一部には、フィールド絶縁膜２０が形成されている。フィールド絶縁膜２０の表面から、ソースコンタクト領域６とボディ領域５を貫いて、少なくともｎ型電流広がり層４にまで達するトレンチ１０が形成されている。

トレンチ１０の側壁面のうち、ソースコンタクト領域６、ボディ領域５、およびソースコンタクト領域６に近接するフィールド絶縁膜２０部分ならびにｎ型電流広がり層４に接する部分には、ゲート酸化膜１１を介して、ゲート電極１２が設けられている。トレンチ１０のうち、ゲート電極１２より下方は、少なくともゲート絶縁膜１１より厚い埋め込み絶縁膜１５が形成されている。トレンチ１０のうち、ゲート電極１２より上方、ならびにフィールド絶縁膜２０の表面の一部には、層間絶縁膜２１が形成されている。ソースコンタクト領域６およびフィールド絶縁膜２０の残り（相互に接する面以外）の表面は、ソース電極２３と接しており、ソース電極２３は、層間絶縁膜２１の上を覆って、隣接するセルのソースコンタクト領域６（図示せず）とも接している。ソース電極２３のうち一部は、高不純物密度のｐ^＋型であるボディコンタクト領域７と接している。炭化珪素半導体基板１の裏面には、ドレイン電極２２が設けられている。

図１（ｂ）に示すゲート電極引き出し配線１２ａの構造は、フィールド絶縁膜２０の厚さを除いては、図１（ａ）に示すトレンチ型ＭＯＳＦＥＴと、構造的に特段に異なるところはないので、詳細な説明は省略するが、フィールド絶縁膜２０の上側にまで、ゲート電極が回りこんでいることが特徴である。
前述のトレンチ型ＭＯＳＦＥＴ構成において、炭化珪素（ＳｉＣ）半導体基板１の主表面は、（０００-１）ｃ面ではなく、（０００１）_Ｓｉ面であってもよい。また、｛０００１｝面から数度のオフ角がついていてもよい。また、ｎ^＋型フィールドストッピング層２およびｎ型電流広がり層４を備えない構成もあり得る。

フィールドストッピング層２を設ける理由は次のとおりである。ＳｉＣ半導体基板１の品質は必ずしも十分ではないので、フィールドストッピング層２が存在すれば、逆方向電圧印加時に空乏層がドリフト層３全体に広がっても、その端部での高電界が基板１に印加されないので、基板品質の低さに起因する絶縁破壊を抑制できるので、好ましい。
また、電流広がり層４を設ける理由は次のとおりである。ドリフト層３は比較的高抵抗であるので、オン状態において、トレンチ１０の側壁面である、ボディ領域５とゲート絶縁膜１１の界面に形成されるｎチャネルを流れる電流が、ドリフト層３のうちトレンチ１０の付近のみを流れることで、電流集中によるオン抵抗の増大を招く可能性があるが、電流広がり層４が存在すれば、電流はドリフト層３の広い領域に広がって流れるので、電流集中によるオン抵抗の増大を抑制できて、好ましい。

さらに実施例１によれば、次のような効果を発揮する。すなわち、六方晶ＳｉＣの（０００-１）_Ｃ面は、他の面方位に比べて酸化速度が大きいので、堆積法によるゲート酸化膜を追酸化するなどの工程において、容易に酸化が進みやすい。さらに、本来適用されるべきＳｉＣデバイスにおいては、ＳｉＣ半導体基板表面にあるソースコンタクト領域の厚さがもともと小さい（たとえば、０．５μｍ以下）ため、ソースコンタクト領域形成後の工程で半導体表面が酸化を受けると、ソースコンタクト領域の厚みが減少し、ソースコンタクト領域のシート抵抗が増加するという問題があるが、実施例１のように厚いフィールド絶縁膜２０を設けると、フィールド絶縁膜２０によって酸化種の拡散が遅らされる（つまり絶縁膜中を酸素原子が通過してＳｉＣ半導体基板表面に達する時間が長いこと）ことにより、ＳｉＣ半導体基板表面の酸化速度が遅くなるので、ソースコンタクト領域の厚さが酸化により目減りするのを抑制することができて、ソースコンタクト領域のシート抵抗を低く保つことができる。

さらに、トレンチ１０は、ドリフト層３を貫いて、フィールドストッピング層２またはＳｉＣ半導体基板１に達していてもよい。また、トレンチ１０の下のドリフト層３に、ソース電位に保たれるｐ型領域（図示せず）が形成されていてもよい。トレンチ１０の側壁は、前記基板１の主面に対して垂直でなくてもよく、特に、ゲート絶縁膜１１と接する部分は、基板の主面が｛０００１｝面から数度のオフ角度を有している場合には、チャネル抵抗が小さくなるように数度の角度を有していてもよい。また、トレンチ１０の側壁は、平面のみの組み合わせで構成されていなくてもよく、曲面のみ、あるいは平面と曲面の組み合わせによって構成されていてもよい。ゲート電極１２は、ゲート絶縁膜１１を介して、フィールドストッピング層４の全部に接していてもよいし、さらに、ドリフト層３の一部と接していてもよい。ただし、ゲート電極１２がゲート絶縁膜１１を介してドリフト層３の下方（基板１に近い部分）でドリフト層に接していると、オフ時に、その付近のゲート絶縁膜１１に過大な電界が印加されるので、好ましくない。

ソースコンタクト領域６の表面とボディコンタクト領域７の表面は、ソース電極２３が、ソースコンタクト領域６の表面とボディコンタクト領域７の表面のいずれとも接しているかぎり、高さは一致していなくてもよく、たとえば、ボディコンタクト領域７の表面がソースコンタクト領域６の表面よりも下方にあってもよい。
図１には、簡単のため、トレンチを１本だけ示してあるが、実際には、紙面左右方向、およびユニットセルの構造と配置によっては奥行き方向に、図１のユニットセル構造を多数繰り返した構造となっている。実施例１のトレンチ型ＭＯＳＦＥＴは、基板主面の上方から見ると、図１の奥行き方向に向かってトレンチ１０の底面および側壁面の面方位等に変化のない、ストライプ状のセル構造となっているが、必ずしもストライプセル構造である必要はなく、たとえば、上方から見てトレンチ１０ならびに各セルが四角形または六角形状であってもよいし、他のどのような形状であってもよい。さらに、実際のトレンチ型ＭＯＳＦＥＴにおいては、デバイス端部での電界集中を緩和するために、ガードリング構造（図示せず）などのエッジターミネーション（耐圧構造）が施される。しかし、このエッジターミネーション（耐圧構造）は、本発明の構成とは直接には関係しないから、これ以上、説明することは省略する。

さらに、実施例１では、トレンチ形成を行う際に使用される絶縁膜マスクを除去する工程と、フィールド絶縁膜の一部を形成する工程またはその工程の一部を省略できる効果をもつことができる。すなわち、この絶縁膜マスク材料と、フィールド絶縁膜のうち絶縁層として機能する膜部分を構成する材料とが、相互に反応しないか、反応してもなお絶縁層として機能するならば、わざわざこのマスク材料を除去しなくてもよく、フィールド絶縁膜の一部として再利用してもよいのである。ＳｉＣ半導体材料は、化学的に極めて安定であるので、ＳｉＣ半導体基板へのトレンチの形成には、イオン衝撃を伴った反応性イオンエッチング（ＲＩＥ）が、好んで用いられる。ＳｉとＣを、蒸気圧の高い物質として除去するために、少なくともハロゲンまたはハロゲンを含有する物質と、しばしば酸素または酸素を含有する物質が、反応性ガスとして添加される。このような激しいエッチングに対するマスクとして、たとえばＳｉＯ_２膜を用いると、ＳｉＣの２０％（５分の１）よりも速くエッチングされることが多い。トレンチが浅い場合は、これでもよいかもしれないが、たとえばトレンチ底部での電界を緩和する構造を形成するために、たとえば深さ８μｍ以上にもなるような深いトレンチを形成しようとすると、ＳｉＯ_２膜では、プロセス誤差も見込むと、２μｍ以上もの厚さのマスクを、おそらく堆積法によって形成しなければならない。よりエッチングされにくいマスク材料として、ハロゲン化物の蒸気圧が低く、ハロゲン化に大きなエネルギーを必要とし、イオン衝撃によってスパッタされにくい物質、たとえば、酸化錫や酸化インジウムやこれらの混合物（まとめてＩＴＯ等という）があるが、これらの物質は、化学的にも反応しにくいので、トレンチ形成後に除去する工程が面倒である（ＩＴＯ等の場合には、水酸化アルカリと溶融すれば化学的に除去できるが、この方法では、例外的に、ＳｉＣ半導体基板まで溶解してしまう）。本発明では、このマスクをフィールド絶縁膜の一部として再利用することができるので、この面倒な除去工程を省略できる。

実施例１では、ゲート酸化膜を形成する工程において、酸化膜を堆積する工程が含まれている場合には、前記と同様に、フィールド絶縁膜上およびフィールド絶縁膜に設けられたトレンチ側壁面の、余分な酸化膜を除去する必要はない。
以下、実施例１にかかる図１に示すトレンチ型ＭＯＳＦＥＴの作製方法を、順を追って説明する。

（エピタキシャル成長）
４Ｈ−ＳｉＣの（０００-１）_Ｃ面の８度オフ（前記面方位から８度傾いた面方位を主面とすること）のｎ型半導体基板１を用意する。８度オフであるのは、この基板上に後述のエピタキシャル成長を良好に行うために、市販の半導体基板自体に既に前述の８度のオフ角がつけられているためである。近年は４度オフの基板も市販されているので、エピタキシャル成長可能であれば、４度オフ基板を用いてもよい。この基板１に、エピタキシャル成長により、それぞれ厚さについて、ｎ^＋型フィールドストッピング層２（ドナー密度０．５〜１０×１０^１７ｃｍ^-３）を約２μｍ、ｎ型ドリフト層３（ドナー密度約１．６×１０^１６ｃｍ^-３）を約５．７μｍ、ｎ型電流広がり層４（ドナー密度約１×１０^１７ｃｍ^-３）を約０．４μｍ、ｐ型ボディ層５（アクセプタ密度２×１０^１７ｃｍ^-３）を約１μｍ、つづいてｐ^＋型ボディコンタクト層６（アクセプタ密度２×１０^１９ｃｍ^-３）を約０．２５μｍ、この順に成膜する。４Ｈ−ＳｉＣ｛０００１｝８度オフ基板へのエピタキシャル成長を実現する装置、方法、条件等はよく知られているので、ここでは詳細を省略する。本実施例１における各層の膜厚ならびにドーピング密度は、例示的なものであり、異なる耐圧その他の特性を目的とする場合ならびに許容すべきプロセス誤差などを考慮して、適宜、最適なドーピング密度が選ばれるべきものである。また、いずれの層も、必ずしも均一なドーピング密度である必要はなく、成膜方向に沿ってドーピング密度のグラデーションを有していてもよい。

この後、反応性イオンエッチング（ＲＩＥ）を用いた選択的エッチングにより、基板１にマスク合わせ用のマーカーを形成するが、これは、基板材料の違いに対応してＲＩＥの条件が多少異なるほかは、Ｓｉのデバイスプロセスと同様であり、このＳｉＣ半導体基板に対するＲＩＥ条件もごく一般的な、よく知られた条件であるので、詳細な説明は省略する。

（ソースコンタクト領域とボディコンタクト領域の形成）
有機系のＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｘｙ Ｓｉｌａｎｅ）とＯ_２を原料ガスとしたプラズマＣＶＤにより、厚さ約２μｍのＳｉＯ_２膜を堆積する。フォトリソグラフィ工程によって、ソースコンタクト領域６形成用フォトレジストマスクパターンを形成した後、ＣＨＦ_３を反応性ガスとするプラズマエッチングにより、ＳｉＯ_２膜のマスクパターンを形成する。さらにＯ_２プラズマにより、ＳｉＯ_２膜のプラズマエッチング中に発生した堆積物とフォトレジストを灰化により除去して、イオン注入用ＳｉＯ_２膜マスクとする。その後、９００℃のウェット雰囲気で１０分間の熱酸化を施し、スクリーン酸化膜（図示せず）を形成する。基板表面から０．３５μｍまでの深さに、平均密度が１×１０^２１ｃｍ^-３のボックスプロファイルとなるように、基板を８００℃に加熱した上で、リンをイオン注入する。スクリーン酸化膜とＳｉＯ_２膜マスクをバッファードふっ酸により除去する。この状態の基板をＡｒガスフロー中にて約１７００℃で５分間保持し、イオン注入したリンを活性化させる。この工程により、ｎ^＋型ソースコンタクト領域６が選択的に形成される。前記ｐ^＋型ボディコンタクト層のうち、残りの部分は、ｐ^＋型ボディコンタクト領域７となる。なお、活性化アニール処理の前に、基板表面にカーボンキャップを形成して表面荒れを防ぐようにしてもよいが、トレンチ型ＭＯＳＦＥＴにおいては、表面が多少荒れても差し支えないので、本実施例１では省略している。

（トレンチ形成）。
前述と同様のプラズマＣＶＤにより、厚さ約２μｍのＳｉＯ_２膜を堆積し、前述のフォトリソグラフィ工程と同様にして、ＲＩＥエッチング用ＳｉＯ_２膜のマスクパターンを形成する。後述するように、このＳｉＯ_２膜マスクの一部は、フィールド絶縁膜２０の一部となる。本実施例１では、ＳＦ_６とＯ_２を反応性ガスとするＩＣＰプラズマエッチング（ＲＩＥ）により、深さ約２．５μｍのトレンチ１０を形成する。エッチング後、ＳｉＯ_２膜は約０．９μｍの厚さで残っていた。ＳｉＣ半導体基板に対するトレンチエッチングは、必ずしもこの反応ガスを用いたＲＩＥ法による必要はなく、他の方法によってトレンチを形成してもよい。たとえば、反応性ガスとして、ＳＦ_６に代えて、Ｓｉプロセスでよく用いられているように、Ｃｌ_２やＨＢｒを用いてもよいし、ＣＦ_４やＮＦ_３などを用いてもよい。エッチング装置についても、ＩＣＰプラズマエッチングでなく、平行平板プラズマやＥＣＲプラズマなどを用いるものであってもよい。次に、ＳｉＯ_２膜マスクが残ったまま、約１１５０℃のドライ雰囲気で熱酸化を行い、トレンチ１０側壁で約４０ｎｍの熱酸化膜（犠牲酸化膜として）を形成する。その後、バッファードふっ酸に浸して、トレンチ１０側壁上の前記熱酸化膜（犠牲酸化膜）を除去する。この際、前記ＳｉＯ_２膜マスクがなくなってしまわないように、漬浸時間は最小限にとどめることが望ましい。この工程は、ＲＩＥ法によるエッチングの際に、トレンチ側壁表面に形成されたダメージ層を除去することを目的としている。この工程の結果、ＳｉＯ_２膜マスクは約０．５μｍとなって残っていた。

なお、本工程においては、ＳｉＯ_２膜をトレンチエッチングのマスク材料としたが、ＳｉＣ半導体基板に対する選択エッチング性の大きい材料であれば、他の絶縁物であってもよい。
（ゲート酸化膜形成）
次に、トレンチ１０側壁面上に、ゲート酸化膜１１を形成する。本実施例１では、ＴＥＯＳとＯ_２を原料ガスとしたプラズマＣＶＤにより、トレンチ１０側壁面上に、約１００ｎｍのＳｉＯ_２膜を形成し、これを１３００℃の１０％Ｎ_２希釈Ｎ_２Ｏにより１時間アニールしてゲート酸化膜１１としたが、必ずしもこの方法による必要はない。たとえば、単に熱酸化によりゲート酸化膜１１を形成してもよいし、他の方法でＳｉＯ_２膜を堆積してから前記のようにアニールしてもよい。また、ＳｉＯ_２膜を堆積してから他の方法でアニールしてもよいが、重要なことは、所定のゲート耐圧が得られ、チャネル移動度が高くなるようなゲート酸化膜１１となるように留意すべきことである。前記の１３００℃アニールは、ゲート酸化膜１１だけでなく、前述のＳｉＯ_２膜マスクをも、耐圧を向上させ、界面特性を向上する効果があるので、好ましい。この工程により、ゲート酸化膜１１を堆積する際にＳｉＯ_２膜マスク上に堆積したＳｉＯ_２膜と、ＳｉＯ_２膜マスク自身により、合計で約０．６μｍ厚さのフィールド絶縁膜２０が形成される。前記の１３００℃アニールにより、ＳｉＯ_２膜を通してＳｉＣ半導体基板表面が酸化され、ＳｉＯ_２膜の膜厚が全体的に増加する。基板１の主面が（０００-１）_Ｃ面であるので、熱酸化速度の異方性により、トレンチ１０の側壁面の上部よりも底面のほうが、わずかにＳｉＯ_２膜厚が大きくなる。もとのＳｉＯ_２膜厚が約１００ｎｍと厚いため、異方性はあまり強く出ないと考えられる。

一方、フィールド絶縁膜２０は、前記１３００℃アニールによっても、ほとんど膜厚が増加しなかった。前述の厚いＳｉＯ_２膜マスクのために、酸化種の拡散が遅らされるためと考えられる。もし、前述の厚いＳｉＯ_２膜マスクがなければ、ソースコンタクト領域６およびボディコンタクト領域７の表面も同様に酸化を受け、増加したＳｉＯ_２膜厚の約半分に相当する厚さの、ソースコンタクト領域６およびボディコンタクト領域７が酸化されてＳｉＯ_２膜になって実質的に厚みが目減りすることになる。特に、実施例１では、ソースコンタクト領域６がイオン注入により形成されているので、酸化速度が通常よりも大きくなり、特にソースコンタクト領域６の厚みが目減りしやすい。ソースコンタクト領域６層厚があまり減失して薄くなると、ソースコンタクト領域６のシート抵抗が増大し、オン抵抗の増大を招くので、好ましくない。このように、特に基板１の主面が（０００-１）_Ｃ面である場合には、ＳｉＯ_２膜マスクを残しておくことにより、ゲート絶縁膜１１のアニール工程において、ソースコンタクト領域６のシート抵抗が増大するのを防ぐことができるメリットがある。

（ゲート電極形成）
高不純物密度のリンを含むポリシリコンを堆積してトレンチ１０を埋めてゲート電極とすると共に、ゲート電極１２の基板表面への引き出し部付近をフォトレジストで保護した後、所定の深さを狙ってポリシリコンをエッチバックして、ゲート電極１２とする。ゲート電極１２の膜の上端は、フィールド絶縁膜２０の膜の上端よりも下にあって、ソースコンタクト領域６の下端よりも上になければならない。ゲート電極１２の上端がフィールド絶縁膜２０の上端よりも上に回ってしまうと、後にソース電極２３を形成した際に、ゲート電極１２とソース電極２３が短絡してしまう。逆に、ゲート電極１２の上端がソースコンタクト領域６の下端よりも下になってしまうと、ＭＯＳＦＥＴとして動作しない。従って、ここで言う前記所定の深さとは、フィールド絶縁膜２０の厚さの中央、あるいはフィールド絶縁膜２０の上端とソースコンタクト領域６の下端の中央、あるいはこれらの中間を選ぶことになる。フィールド絶縁膜２０の上端とソースコンタクト領域６の下端の中央を狙うと、作製余裕が大きくなるので好ましいことは言うまでもないが、ソースコンタクト領域６の下端よりも下までエッチバックしてしまう危険性が高くなる。ポリシリコンを堆積してトレンチを埋めるためには、少なくともトレンチの幅の半分よりも厚く堆積する必要があり、実際にはその何割か増しの厚さを堆積することが通常行われる。実施例１においては、トレンチの幅が２μｍであり、エッチバック量も２μｍ近くに達する。ポリシリコン堆積も、エッチバックも、最低でも５％程度の誤差を見込んでおく必要があるので、両方で約１０％の誤差を見込んでおく必要がある。すなわち、エッチバック量は０．２μｍ程度の誤差を見込んでおく必要がある。実施例１では、フィールド絶縁膜２０の厚さが０．５μｍであるので、少なくともフィールド絶縁膜２０の中央を狙えば、ゲート電極１２の上端は、フィールド絶縁膜２０の上端よりも下にあって、ソースコンタクト領域６の下端よりも上にある。一方、厚さが０．３μｍしかないソースコンタクト領域６の中央を狙うのは、明らかに困難（許容誤差は０．１５μｍしかなく、エッチバック量の誤差よりも小さいから）である。実際、ゲート電極１２がフィールド絶縁膜２０の上に残ったためにソースとゲートが短絡したり、逆にゲート電極１２の上端がソースコンタクト領域６の下端よりも低くなったためにＭＯＳＦＥＴとして動作しなかったりする不良が多発し、とても使えるものではなかった。

（層間絶縁膜形成〜デバイス完成）
ここから後の工程は、ＳｉＣ半導体基板に対するコンタクト金属がＮｉであって、１０００℃程度の高温アニールを必要とすることを除いては、Ｓｉのトレンチ型ＭＯＳＦＥＴの作製プロセスとほとんど同じであるから、簡単に述べるにとどめる。ＳｉＯ_２膜の層間絶縁膜２１を堆積し、層間絶縁膜２１とこれまでの工程で主表面上に残っているＳｉＯ_２膜等をエッチングして、ソースコンタクトホールを形成する。このとき、ソースコンタクト領域６とボディコンタクト領域７の表面が、同時に露出するようにする。

次に、Ｎｉを表面にスパッタ成膜した後、パターニングとコンタクトアニールを行う。一般的には、ウェット法またはドライエッチングにより、コンタクトホールよりも広い目にパターニングし、裏面にもＮｉをスパッタ成膜した後、１０００℃程度でアニールする。しかし、必ずしもこのとおりである必要はなく、たとえば、先に裏面にもＮｉをスパッタ成膜し、１０００℃程度でアニールしてから、硫酸過酸化水素水溶液等で未反応のＮｉを除去する、いわゆるポリサイド法を用いてもよい。または、コンタクトホール形成に用いたフォトレジストを残してＮｉをスパッタ成膜し、フォトレジストとともに不要なＮｉを除去する、いわゆるリフトオフによってもよい。この場合は、リフトオフの後に、裏面にＮｉをスパッタ成膜して、前記のコンタクトアニールを行う。

その後、ゲートパッド用のコンタクトホールを形成し、表面にＡｌをスパッタ成膜し、これをパターニングして、デバイスを完成させる。前述のように、Ｎｉのコンタクトアニールには１０００℃程度の高温が必要であり、これはＡｌの融点よりも高いので、コンタクトアニール後にＡｌを成膜しなければならない。以上のように、実施例１によれば、フィールド絶縁膜２０が厚いので、ゲート電極１２をエッチバックして形成する際の作製余裕を大きくできる。

以上説明した実施例１によれば、ゲート電極をエッチバックして形成する際には、フィールド絶縁膜の厚さの分だけ作製余裕があるから、ゲート電極の上端が、ソースコンタクト領域の上端と下端の間にあるように制御するよりも、作製余裕が大きいようにすることができる。
［実施例２］
（トレンチ形成時のＲＩＥマスク材料がＩＴＯまたはＳｎＯ_２の場合）
実施例２にかかるトレンチ型ＭＯＳＦＥＴの要部断面構造とゲート電極引き出し配線１２ａの断面構造を、図２に示す。基本構造は、実施例１と同様であるから、実施例１との違いを中心に説明する。

実施例２においては、フィールド絶縁膜は、トレンチ１０を形成する際のマスクである酸化錫膜（組成はＳｎＯ_２を主要成分とするがこれに限らない）からなる領域２０ｂと、トレンチ１０の側壁にゲート酸化膜１１となるＳｉＯ_２膜を堆積した際に酸化錫膜マスク上およびトレンチ１０の側壁面に堆積したＳｉＯ_２膜からなる領域２０ａとの２領域からなる。酸化錫は一般に導電性であるが、フィールド絶縁膜最上部にＳｉＯ_２膜が存在するので、ゲート電極引き出し配線１２ａにおいてゲート電極１２が酸化錫ならびに基体ＳｉＣと短絡することはない。同様に、フィールド絶縁膜のうちトレンチ１０の側壁面付近にはＳｉＯ_２膜が存在するので、ゲート電極１２が酸化錫、ソースコンタクト領域ならびにソース電極２３と短絡することはない。

なお、実施例２の構成において、トレンチ１０を形成する際のマスク材料は、必ずしも酸化錫でなくてもよく、酸化インジウム（組成はＩｎ_２Ｏ_３に限らない）や、酸化錫と酸化インジウムの混合物（まとめてＩＴＯ等という）であってもよく、さらに、ＳｉＣ半導体基板に比べて十分ゆっくり、好ましくは５分の１以下の速度でしかエッチングされず、ゲート酸化膜１１の形成工程に耐えられるような材料であれば、どのようなものであってもよい。

実施例２のトレンチ型ＭＯＳＦＥＴの作製工程も、大多数は実施例１と同様であるので、実施例１との違いを中心に説明する。
本実施例２においては、トレンチ１０を形成するためのマスク材料として、ＳｉＯ_２膜に代えて、錫を全面にＥＢ蒸着法により成膜し、その後酸化して酸化錫膜とする。酸化錫はＳｉＣに比べて２０分の１程度の速さでしかエッチングされないので、トレンチ１０の深さが２．５μｍ程度であれば、０．６μｍも成膜すれば十分である（ＲＩＥ後に０．４μｍ以上残っていればよい）。ただし、酸化錫はエッチングするのが難しいので、蒸着および酸化による成膜の前に予め、フォト工程によって、酸化錫を除去すべき部分にレジストパターンを形成しておく。このレジストの厚さは、少なくとも酸化錫の膜厚以上必要であり、酸化錫の膜厚よりも０．５μｍ以上厚いのが好ましい。酸化錫を蒸着および酸化により成膜後に、レジストを溶解する溶剤に浸し、必要に応じて加熱すると、レジストが溶解し、レジスト上の酸化錫も同時に除去される。この工程は、リフトオフ工程として、よく知られている周知技術である。こうして酸化錫のパターンを形成した後、ＳｉＣをＲＩＥによってエッチングする。実施例１と同様に、酸化錫を除去する必要はない。しかし、酸化錫の分解温度が１１２０℃程度のため、後続の犠牲酸化およびゲート酸化膜１１のアニール温度は、１１００℃程度にとどめるべきである。犠牲酸化は、酸化時間を延長して酸化膜厚を等しくすればよいし、ゲート酸化膜１１のアニールにあたっては、１１００℃でも相応の特性が得られる。以上のように、本実施例２によれば、フィールド絶縁膜２０が厚いので、ゲート電極１２をエッチバックして形成する際の作製余裕が大きいだけでなく、トレンチ形成のマスク材料として、仮に導電性のものであっても用いることができるので、マスク材料の選定範囲が広がる。適切なマスク材料を選択することにより、不必要に厚いマスクを形成する必要はなくなる。

本発明の実施例１にかかるトレンチ型ＭＯＳＦＥＴの要部断面図（ａ）と、ゲート電極引き出し配線を含む部分の断面図（ｂ）である。 本発明の実施例２にかかるトレンチ型ＭＯＳＦＥＴの要部断面図（ａ）と、ゲート電極引き出し配線を含む部分の断面図（ｂ）である。 従来の一般的なトレンチ型ＭＯＳＦＥＴの要部断面図である。 従来のゲートオーバーラップを有するトレンチ型ＭＯＳＦＥＴの要部断面図である。 従来のダブルトレンチ構造ＭＯＳＦＥＴの要部断面構造を示す。

符号の説明

１ 炭化珪素半導体基板
２ ｎ^＋型フィールドストッピング層
３ ｎ型ドリフト層
４ ｎ型電流広がり層
５ ｐ型ボディ領域
６ ｎ^＋型ソースコンタクト領域
７ ｐ^＋型ボディコンタクト領域
１０ トレンチ
１１ ゲート酸化膜
１２ ゲート電極
１２ａ ゲート電極引き出し配線
１３ ＭＯＳチャネル
１５ 埋め込み絶縁物
２０ フィールド絶縁膜
２０ａ 堆積酸化膜（ＳｉＯ_２膜）領域
２０ｂ 酸化錫膜領域
２１ 層間絶縁膜
２２ ドレイン電極
２３ ソース電極。

Claims (8)

1. 炭化珪素半導体基板の一方の主面に一導電型ドリフト層と、他導電型ボディ層と、所要のパターンの一導電型ソースコンタクト領域および他導電型ボディコンタクト領域を有するコンタクト層とをこの順に少なくとも備える積層炭化珪素半導体基板であって、前記一導電型ソースコンタクト領域表面から、少なくとも前記ドリフト層または該ドリフト層に接する同導電型層に達する深さのトレンチを備え、該トレンチ凹部内面にはゲート絶縁膜を介して埋設されるゲート電極を有し、該ゲート電極は前記積層炭化珪素半導体基板表面に引き出され、この基板表面でフィールド絶縁膜を介して載置され、かつこの基板表面の一部に形成されているゲートパッドへ接続されるゲート電極引出し配線を有し、該ゲート電極引出し配線を除く前記ゲート電極上に層間絶縁膜を介して覆うと共に前記一導電型ソースコンタクト領域および他導電型ボディコンタクト領域の表面に共通に接触する一方の金属電極を備え、炭化珪素半導体基板の他方の主面に他方の金属電極を備えるトレンチゲート型炭化珪素半導体装置において、前記ソースコンタクト領域の厚さが０．５μｍ以下であり、前記フィールド絶縁膜の厚さが０．５μｍ以上であって、前記ゲート電極の上端は、前記フィールド絶縁膜の膜厚の上端と前記ソースコンタクト領域の上端の間にあることを特徴とするトレンチゲート型炭化珪素半導体装置。
2. 前記炭化珪素半導体基板は、六方晶の炭化珪素であって、その主面が、少なくとも、０度〜８．５度のオフ角を含む（０００-１）ｃ面であることを特徴とする請求項１記載のトレンチゲート型炭化珪素半導体装置。
3. 前記炭化珪素半導体基板の一方の主面に形成される積層炭化珪素層がエピタキシャル成長層であって、前記炭化珪素半導体基板と前記ドリフト層の間に一導電型フィールドストップ層を備えることを特徴とする請求項１または２記載のトレンチゲート型炭化珪素半導体装置。
4. 前記炭化珪素半導体基板の一方の主面に形成される積層炭化珪素層がエピタキシャル成長層であって、前記ドリフト層とボディ層の間に一導電型電流拡がり層を備えることを特徴とする請求項３記載のトレンチゲート型炭化珪素半導体装置。
5. 前記フィールド絶縁膜が、絶縁膜と炭化珪素基板に対する選択エッチング比が５分の１以下の導電体膜との積層膜であることを特徴とする請求項１乃至４のいずれか一項に記載のトレンチゲート型炭化珪素半導体装置。
6. 前記炭化珪素基板に対する選択エッチング比が５分の１以下の導電体膜が導電性酸化膜であることを特徴とする請求項５に記載のトレンチゲート型炭化珪素半導体装置。
7. 前記導電性酸化膜が酸化錫、酸化インジウム、酸化錫と酸化インジウムの混合物から選ばれるいずれかであることを特徴とする請求項６記載のトレンチゲート型炭化珪素半導体装置。
8. 前記炭化珪素半導体装置がトレンチゲート構造を有するＭＯＳＦＥＴであることを特徴とする請求項１乃至７のいずれか一項に記載のトレンチゲート型炭化珪素半導体装置。

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