JP2000058780A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子特性の劣化を可及的に防止する。 【解決手段】 本願発明は、一導電型半導体基板に形成
されたトレンチの表面を水素熱処理することを特徴とす
る。また、本願発明は、一導電型半導体基板の不純物濃
度を通常よりも低くしておくことを特徴とする。また、
本願発明は、トレンチから一導電型半導体基板にむけて
反対導電型不純物を拡散させることを特徴とする。ま
た、本願発明は、水素熱処理により、トレンチ付近から
一導電型不純物を外方拡散させることを特徴とする。ま
た、本願発明は、ｐ型シリコン基板１０１上に絶縁膜１
０３、１０５を形成した後、この絶縁膜およびシリコン
基板をエッチングすることによりトレンチ１０９を形成
する工程と、所定の還元雰囲気でアニールする工程と、
を備えていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、トレンチを有す
る半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】トレンチを有する従来の半導体装置、例
えばＤＲＡＭの製造方法を説明する。ここでのトレンチ
はＤＲＡＭにおけるトレンチキャパシタの一部として利
用される。

【０００３】まず、図１に示したように、半導体基板、
例えばｐ型シリコン基板１の上面に、熱酸化法を用いて
シリコン酸化膜２を厚さ８ｎｍ程度に形成する。そし
て、ＣＶＤ（Chemical Vapor Deposition ）法を用いて
シリコン酸化膜２の上面にシリコン窒化膜３を厚さ２２
０ｎｍ程度に形成する。さらに、ＣＶＤ法を用いてシリ
コン窒化膜３の上面にＴＥＯＳ膜４を厚さ２００ｎｍ程
度に形成する。次に、回転塗布法を用いてＴＥＯＳ膜４
の上面に図示せぬレジストを塗布する。次に、写真蝕刻
法を用いてこのレジストを所定の形状にパターニングす
る。この所定の形状にパターニングされた図示せぬレジ
ストをマスクとして、異方性エッチング法、例えばＲＩ
Ｅ法によりＴＥＯＳ膜４及びシリコン窒化膜３並びにシ
リコン酸化膜２を所定の形状にエッチングする。これに
より、ｐ型シリコン基板１の上面の一部が露出する。さ
らに、ＴＥＯＳ膜４をマスクとして異方性エッチング
法、例えばＲＩＥ法を用いてｐ型シリコン基板１をエッ
チングする。これにより、トレンチ５が形成される。な
お、あらかじめｐ型シリコン基板１の所定の位置にｎ型
拡散層６を形成しておく。また、このトレンチ５の深さ
は７μｍ程度とする。

【０００４】次に、図２に示したように、ＣＶＤ法を用
いて全面に、不純物を含む膜、例えばＡｓＳＧ膜７を厚
さ３０ｎｍ程度に形成する。さらに、回転塗布法を用い
て全面にレジスト８を厚さ数千ｎｍ程度に形成する。そ
して、露光現像法やダウンフローエッチング法を用い
て、レジスト８をトレンチ５の所定の深さまで除去す
る。これにより、ＡｓＳＧ膜７の一部が露出する。

【０００５】次に、図３に示したように、フッ酸系のウ
ェットエッチング法を用いて、露出しているＡｓＳＧ膜
７を除去する。次に、図４に示したように、アッシング
法やウェットエッチング法によりレジスト８を除去す
る。そして、ＣＶＤ法を用いて全面にＴＥＯＳ膜９を形
成する。このＴＥＯＳ膜９により、ＡｓＳＧ膜７は被覆
される。

【０００６】次に、図５に示したように、熱拡散法を用
いて、ＡｓＳＧ膜７に含まれるＡｓをトレンチ５の側面
からｐ型シリコン基板１に拡散させる。これにより、プ
レート電極となる埋め込みプレート１０が形成される。
ここで、ＴＥＯＳ膜９はＡｓをトレンチ５の側面からｐ
型シリコン基板１に拡散させる際に、Ａｓがトレンチ５
内に拡散してトレンチ５の側面のうちＡｓＳＧ膜７が形
成されていない部分からｐ型シリコン基板１に拡散する
ことを防止するためのものである。さらに、ウェットエ
ッチング法を用いてＴＥＯＳ膜９及びＡｓＳＧ膜７をそ
れぞれ除去する。

【０００７】次に、図６に示したように、ＣＶＤ法を用
いて、全面に絶縁膜１１を厚さ数十ｎｍ程度に形成す
る。ここで、絶縁膜１１としては、例えば窒化膜と酸化
膜との複合膜であるＮＯ膜が挙げられる。また、絶縁膜
１１の代わりに誘電体膜を利用しても構わない。さら
に、ＣＶＤ法を用いて、全面に導電膜１２を形成する。
この導電膜１２としては、例えば不純物がドープされた
ポリシリコン膜が挙げられる。

【０００８】次に、図７に示したように、ＣＭＰ法等の
所定の平坦化プロセスや所定のエッチング工程により、
導電膜１２をトレンチ５内の所定の深さまで除去する。
これにより、絶縁膜１１の一部が露出される。この際、
ＴＥＯＳ膜４は除去されることとなる。

【０００９】次に、図８に示したように、例えばリン酸
系のウェットエッチング法を用いて、露出した絶縁膜１
１を除去する。次に、図９に示したように、ＣＶＤ法を
用いて、全面に絶縁膜、例えばＴＥＯＳ膜１３を厚さ３
５ｎｍ程度に形成する。このＴＥＯＳ膜１３は寄生トラ
ンジスタの発生を防止するためのものであり、膜厚を十
分に取る必要がある。そして、異方性エッチング法、例
えばＲＩＥ法を用いて絶縁膜１３をトレンチ５の側面に
のみ残す。

【００１０】次に、図１０に示したように、ＣＶＤ法を
用いて、全面に例えば砒素をドープした多結晶シリコン
膜からなる導電膜１４をトレンチ５が充填されるよう
に、厚さ数百ｎｍ程度に形成する。そして、ＣＭＰ法等
の平坦化プロセスにより、シリコン窒化膜３の上面まで
平坦化する。そして、例えばダウンフローエッチング法
を用いて導電膜１４を所定の深さまでエッチングする。

【００１１】次に、図１１に示したように、例えばウェ
ットエッチング法を用いてＴＥＯＳ膜１３を所定の深さ
までエッチングする。そして、ＣＶＤ法を用いて全面
に、例えば砒素がドープされた多結晶シリコン膜からな
る導電膜１５を厚さ数百ｎｍ程度に形成する。そして、
ＣＭＰ法等の所定の平坦化プロセスや所定のエッチング
工程により、導電膜１５をトレンチ５内の所定の深さま
でエッチングする。

【００１２】次に、図１２に示したように、所定のエッ
チング工程により、ｐ型シリコン基板１の上部を所定の
形状にエッチングする。次に、図１３に示したように、
ＣＶＤ法を用いて全面に絶縁膜、例えばＴＥＯＳ膜１６
を厚さ数百ｎｍ程度に形成する。その後、所定のエッチ
ング工程や、例えばＣＭＰ法等の平坦化プロセスを用い
て、ｐ型シリコン基板１の上面で平坦化する。これによ
り、ＴＥＯＳ膜１６からなる素子分離領域が形成され
る。

【００１３】次に、図１４に示したように、例えば熱酸
化法を用いて、全面にシリコン酸化膜１７を厚さ８ｎｍ
程度に形成する。このシリコン酸化膜１７はゲート絶縁
膜となる。次に、ＣＶＤ法を用いて、全面にポリシリコ
ン膜１８を厚さ１００ｎｍ程度に形成する。そして、例
えばスパッタ法を用いて、ポリシリコン膜１８の上面に
タングステンシリサイド膜１９を厚さ５５ｎｍ程度に形
成する。さらに、例えばＣＶＤ法を用いて、タングステ
ンシリサイド膜１９の上面にシリコン窒化膜２０を厚さ
１５０ｎｍ程度に形成する。さらに、シリコン窒化膜２
０の上面に所定の形状にパターニングされた図示せぬレ
ジストをマスクとして、異方性エッチング法、例えばＲ
ＩＥ法を用いてシリコン窒化膜２０及びタングステンシ
リサイド膜１９並びにポリシリコン膜１８をエッチング
する。このシリコン窒化膜２０及びタングステンシリサ
イド膜１９並びにポリシリコン膜１８がゲート電極とな
る。

【００１４】次に、図１５に示したように、所定の拡散
層２１を形成する。そして、ＣＶＤ法を用いて全面にシ
リコン窒化膜２２を厚さ３０ｎｍ程度に形成する。さら
に、ＣＶＤ法を用いて全面に絶縁膜、例えばＢＰＳＧ膜
２３を厚さ７００ｎｍ程度に形成する。このＢＰＳＧ膜
２３を平坦化プロセス、例えばＣＭＰ法を用いてシリコ
ン窒化膜２０の上方、１００ｎｍ程度まで除去して平坦
化する。そして、ＣＶＤ法を用いて全面に絶縁膜、例え
ばＴＥＯＳ膜２４を厚さ２００ｎｍ〜４００ｎｍ程度に
形成する。さらに、このＴＥＯＳ膜２４及びＢＰＳＧ膜
２３を所定の形状にエッチングし、導電膜、例えばポリ
シリコン膜２５、タングステン膜２６を所定の形状に形
成する。ここで、ポリシリコン膜２５はコンタクトとな
り、タングステン膜２６は第一配線層となる。

【００１５】以上のようにしてトレンチ型ＤＲＡＭのセ
ルキャパシタ部の基本的構造が形成される。ここで、図
２から図５に示した工程を省略して、埋め込みプレート
１０を形成しない方法も考えられている。この場合、ト
レンチ型ＤＲＡＭのセルキャパシタ部の基本的構造は図
１６に示したようになる。このトレンチキャパシタ２７
の構造について説明する。導電膜１２に正の電圧が加わ
ると、ｐ型シリコン基板１のうち、絶縁膜１１を挟んで
導電膜１２に対抗する位置がｎ型となる。この図示せぬ
ｎ型部分がプレート電極となるのである。

【００１６】次に、例えばＤＲＡＭの周辺回路部で用い
られるＳＴＩ（Shallow Trench Isolation）を有する従
来の半導体装置の平面図を図１７に示し、切断線Ａ−
Ａ’で切断した断面図を図１８に示し、切断線Ｂ−Ｂ’
で切断した断面図を図１９に示す。この従来の半導体装
置はＭＯＳトランジスタ構造になっていて、半導体基板
３１上にゲート絶縁膜３２を介して形成されたゲート電
極３３と、このゲート電極３３を挟むように形成された
拡散領域（ソース・ドレイン領域）３４とを備えてい
る。そして、このＭＯＳトランジスタはＳＴＩ３５によ
って他の素子と電気的に絶縁される。このＳＴＩ３５は
半導体基板３１にトレンチを形成した後、このトレンチ
を絶縁膜で埋込むことによって形成される。

【００１７】

【発明が解決しようとする課題】まず、図１から図１６
に示したようなＤＲＡＭの製造工程における問題点につ
いて説明する。図２０に埋め込みプレート１０を形成
し、これをプレート電極として用いる場合（図１５参
照）の拡大図を示す。このトレンチキャパシタは、絶縁
膜１１を導電膜１２と埋め込みプレート１０によって挟
むことにより構成される。通常、導電膜１２には電源電
圧Ｖｃが加わる。そして、埋め込みプレート１０には電
源電圧の１／２、すなわちＶｃ／２が加わる。これによ
り、絶縁膜１１に印可される電圧は電源電圧の１／２に
緩和される利点がある。しかし、埋め込みプレート１０
を形成する工程は複雑であり、その構造を制御すること
が困難となる問題がある。また、導電膜１４に電圧が印
可されることにより、ＴＥＯＳ膜１６に隣接した拡散層
２１と、ｎ型拡散層６とが電気的に接続されてしまう寄
生トランジスタの発生が問題となる。この寄生トランジ
スタは、トレンチ５の表面の界面準位密度が高いほど発
生しやすくなる。そして、トレンチ５の形成時にトレン
チの表面に生じたエッチングダメージにより界面準位密
度が高くなることから、この寄生トランジスタの発生が
助長されるのである。

【００１８】図２１に埋め込みプレート１０を形成する
工程を省略した場合のトレンチキャパシタの拡大図を示
す。このトレンチキャパシタでは、導電膜１２に正の電
圧が加わると、ｐ型シリコン基板１のうち、絶縁膜１１
を挟んで導電膜１２に対抗する位置がｎ型となる。この
図示せぬｎ型部分がプレート電極となる。この場合、埋
め込みプレートを形成するための複雑な工程を回避する
ことができる利点がある。しかし、絶縁膜１１に隣接す
る領域においてｎ型拡散層６とシリコン基板１との間で
の寄生ダイオードリーク電流が発生するのを防止するた
め、そのｎ型拡散層６の電位とシリコン基板１の基板電
位を等しくする必要がある。つまり、ｎ型拡散層６の電
位を接地電位とすることとなる。そして、通常、導電膜
１２には電源電圧Ｖｃが加わる。このとき絶縁膜１１を
挟んで導電膜１２と対抗する位置に発生する図示せぬプ
レート電極の電位はｎ型拡散層６の電位、すなわち、接
地電位となる。このようにして、トレンチキャパシタの
キャパシタ絶縁膜である絶縁膜１１には、電源電圧がそ
のまま印可されることとなる。よって、図２０のよう
に、埋め込みプレート１０を形成する場合と比べると、
絶縁膜１１に２倍の電圧が印可されるという問題が生じ
る。また、導電膜１４に電圧が印可されることにより、
ＴＥＯＳ膜１６に隣接した拡散層２１と、ｎ型拡散層６
とが電気的に接続されてしまう寄生トランジスタの発生
が問題となる。この寄生トランジスタは、トレンチ５の
表面の界面準位密度が高いほど発生しやすくなる。そし
て、トレンチ５の形成時にトレンチ表面に生じたエッチ
ングダメージにより界面準位密度が高くなる。このた
め、寄生トランジスタの発生が助長されるのである。ま
た、絶縁膜１１に隣接する領域におけるｎ型拡散層６と
シリコン基板１との間での寄生ダイオードリーク電流
も、界面準位密度が高いほど発生しやすくなる。これら
の問題は、埋め込みプレート１０を形成した場合に比べ
て拡散層２１とｎ型拡散層６との電位差が２倍になって
いるため、より大きな問題となる。そして、素子の微細
化に伴って、さらに大きな問題となる。また、導電膜１
２に正の電圧がかかっていないと、シリコン基板１との
間で空乏層が発生し、キャパシタ容量の低下が問題とな
る。

【００１９】次に、図１７から図１９に示したような、
例えばＤＲＡＭの周辺回路部で用いられるＳＴＩを有す
る従来の半導体装置の製造工程における問題点について
説明する。

【００２０】図１７から図１９に示したような従来の半
導体装置においては、ＳＴＩの製造工程においてＳＴＩ
３５を形成するためのトレンチの角部３６ａ，３６ｂ
（図１８参照）が尖る。この結果、ａ）ＭＯＳＦＥＴの
ゲート絶縁膜３２が薄膜化して耐圧が劣化することおよ
びｂ）上記角部３６ａで電界が集中することによるＭＯ
ＳＦＥＴのしきい値が低下してカットオフ特性の劣化が
生じるという問題がある。

【００２１】また、ＳＴＩ３５を形成するためのトレン
チの角部３６ａ，３６ｂが尖っていることにより、絶縁
材を上記トレンチに埋込んでＳＴＩ３５を形成する際に
絶縁材のカバレッジが悪く図１８に示すようにシーム４
０が生じるという問題がある。このシーム４０は、ＭＯ
Ｓトランジスタを形成する場合にゲート配線がシーム４
０に残り短絡するという問題を引起こす。

【００２２】本願発明は上記事情を考慮してなされたも
のであって、素子の特性が劣化するのを可及的に防止し
た半導体装置及びその製造方法を提供することを目的と
する。

【００２３】

【課題を解決するための手段】本願発明は、一導電型半
導体基板に形成されたトレンチの表面を水素熱処理する
ことを特徴とする。また、本願発明は、一導電型半導体
基板の不純物濃度を通常よりも低くしておくことを特徴
とする。

【００２４】また、本願発明は、トレンチから一導電型
半導体基板にむけて反対導電型不純物を拡散させること
を特徴とする。また、本願発明は、水素熱処理により、
トレンチ付近から一導電型不純物を外方拡散させること
を特徴とする。

【００２５】また、本願発明は、一導電型半導体基板の
底面から所定の高さまでの一導電型不純物濃度が前記所
定の高さから上面までの一導電型不純物濃度よりも高濃
度であることを特徴とする。

【００２６】また、本願発明は、シリコン基板上に絶縁
膜を形成した後、この絶縁膜および前記シリコン基板を
エッチングすることによりトレンチを形成する工程と、
所定の還元雰囲気でアニールする工程と、を備えている
ことを特徴とする。

【００２７】また、本願発明は、シリコン基板上に絶縁
膜を形成した後、この絶縁膜および前記シリコン基板を
エッチングすることによりトレンチを形成する工程と、
前記シリコン基板上に残存している前記絶縁膜の側部を
エッチングすることにより前記トレンチの上側の角部近
傍の前記シリコン基板の表面を露出させる工程と、所定
の還元雰囲気でアニールする工程と、を備えていること
を特徴とする。

【００２８】また、本願発明は、シリコン基板上に第１
の絶縁膜を形成した後、この第１の絶縁膜および前記シ
リコン基板をエッチングすることによりトレンチを形成
する工程と、前記トレンチを埋込むように基板全体の第
２の絶縁膜を堆積した後、前記第１の絶縁膜の表面が露
出するまで前記第２の絶縁膜をエッチングする工程と、
露出している前記第１の絶縁膜を除去する工程と、所定
の還元雰囲気でアニールする工程と、を備えていること
を特徴とする。

【００２９】また、本願発明は、シリコン基板をエッチ
ングすることによりトレンチを形成する工程と、前記ト
レンチを埋込むように基板全面に絶縁膜を堆積した後、
前記シリコン基板の表面が露出するまで前記絶縁膜をエ
ッチングする工程と、所定の還元雰囲気でアニールする
工程と、を備えていることを特徴とする。さらに、前記
還元雰囲気は圧力が大気圧より低く、温度が９００℃〜
１１００℃の範囲の温度であって、水素濃度が１００％
の雰囲気であることが好ましい。

【００３０】

【発明の実施の形態】本願発明の第一の実施の形態につ
いて図面（図２２〜図３７）を参酌して説明する。ここ
では、トレンチを有する半導体装置として、ＤＲＡＭを
例として説明する。ここでのトレンチはＤＲＡＭにおけ
るトレンチキャパシタの一部として利用される。

【００３１】まず、図２２に示したように、半導体基
板、例えばｐ型シリコン基板５１の上面に、熱酸化法を
用いてシリコン酸化膜５２を厚さ８ｎｍ程度に形成す
る。そして、ＣＶＤ（Chemical Vapor Deposition ）法
を用いてシリコン酸化膜５２の上面にシリコン窒化膜５
３を厚さ２２０ｎｍ程度に形成する。さらに、ＣＶＤ法
を用いてシリコン窒化膜５３の上面にＴＥＯＳ膜５４を
厚さ２００ｎｍ程度に形成する。次に、回転塗布法を用
いてＴＥＯＳ膜５４の上面に図示せぬレジストを塗布す
る。次に、写真蝕刻法を用いてこのレジストを所定の形
状にパターニングする。この所定の形状にパターニング
された図示せぬレジストをマスクとして、異方性エッチ
ング法、例えばＲＩＥ法によりＴＥＯＳ膜５４及びシリ
コン窒化膜５３並びにシリコン酸化膜５２を所定の形状
にエッチングする。これにより、ｐ型シリコン基板５１
の上面の一部が露出する。さらに、ＴＥＯＳ膜５４をマ
スクとして異方性エッチング法、例えばＲＩＥ法を用い
てｐ型シリコン基板５１をエッチングする。これによ
り、トレンチ５５が形成される。なお、あらかじめｐ型
シリコン基板５１の所定の位置にｎ型拡散層５６を形成
しておく。また、このトレンチ５５の深さは、例えば７
μｍ程度とする。

【００３２】次に、図２３に示したように、水素熱処理
をする。水素熱処理の条件としては、例えば８００℃〜
１０００℃程度で、圧力数Ｔｏｒｒ〜数百Ｔｏｒｒ、処
理時間は数秒から数十分とするが、これに限られるもの
ではない。これにより、図２３の拡大図に示したよう
に、トレンチ５５の側面のエッチングダメージ７８を除
去する。そして、エッチングダメージ７８を除去するこ
とによって、トレンチ５５の側壁の形状の凹凸が除去さ
れ、界面準位密度を低減させることができる。このよう
にして、トレンチ５５の側面を安定化させると、寄生ト
ランジスタの発生を抑えることが可能となる。また、ト
レンチキャパシタの耐圧、信頼性等の電気的諸特性の改
善を図ることが可能となる。

【００３３】次に、図２４に示したように、ＣＶＤ法を
用いて全面に、不純物を含む膜、例えばＡｓＳＧ膜５７
を厚さ３０ｎｍ程度に形成する。さらに、回転塗布法を
用いて全面にレジスト５８を厚さ数千ｎｍ程度に形成す
る。そして、露光現像法やダウンフローエッチング法を
用いて、レジスト５８をトレンチ５５の所定の深さまで
除去する。これにより、ＡｓＳＧ膜５７の一部が露出す
る。

【００３４】次に、図２５に示したように、フッ酸系の
ウェットエッチング法を用いて、露出しているＡｓＳＧ
膜５７を除去する。次に、図２６に示したように、アッ
シング法やウェットエッチング法によりレジスト５８を
除去する。そして、ＣＶＤ法を用いて全面にＴＥＯＳ膜
５９を形成する。このＴＥＯＳ膜５９により、ＡｓＳＧ
膜５７は被覆される。

【００３５】次に、図２７に示したように、熱拡散法を
用いて、ＡｓＳＧ膜５７に含まれるＡｓをトレンチ５５
の側面からｐ型シリコン基板５１に拡散させる。これに
より、プレート電極となる埋め込みプレート６０が形成
される。ここで、ＴＥＯＳ膜５９はＡｓをトレンチ５５
の側面からｐ型シリコン基板５１に拡散させる際に、Ａ
ｓがトレンチ５５内に拡散してトレンチ５５の側面のう
ちＡｓＳＧ膜５７が形成されていない部分からｐ型シリ
コン基板５１に拡散することを防止するためのものであ
る。さらに、ウェットエッチング法を用いてＴＥＯＳ膜
５９及びＡｓＳＧ膜５７をそれぞれ除去する。

【００３６】次に、図２８に示したように、ＣＶＤ法を
用いて、全面に絶縁膜６１を厚さ数十ｎｍ程度に形成す
る。ここで、絶縁膜６１としては、例えば窒化膜と酸化
膜との複合膜であるＮＯ膜が挙げられる。また、絶縁膜
６１の代わりに誘電体膜を利用しても構わない。さら
に、ＣＶＤ法を用いて、全面に導電膜６２を形成する。
この導電膜６２としては、例えば不純物がドープされた
ポリシリコン膜が挙げられる。

【００３７】次に、図２９に示したように、ＣＭＰ法等
の所定の平坦化プロセスや所定のエッチング工程によ
り、導電膜６２をトレンチ５５内の所定の深さまで除去
する。これにより、絶縁膜６１の一部が露出される。こ
の際、ＴＥＯＳ膜５４は除去されることとなる。

【００３８】次に、図３０に示したように、例えばリン
酸系のウェットエッチング法を用いて、露出した絶縁膜
６１を除去する。次に、図３１に示したように、ＣＶＤ
法を用いて、全面に絶縁膜、例えばＴＥＯＳ膜６３を厚
さ３５ｎｍ程度に形成する。このＴＥＯＳ膜６３は寄生
トランジスタの発生を防止するためのものであり、膜厚
を十分に取る必要がある。そして、異方性エッチング
法、例えばＲＩＥ法を用いて絶縁膜６３をトレンチ５５
の側面にのみ残す。

【００３９】次に、図３２に示したように、ＣＶＤ法を
用いて、全面に、例えば砒素をドープした多結晶シリコ
ン膜からなる導電膜６４をトレンチ５５が充填されるよ
うに厚さ数百ｎｍ程度に形成する。そして、ＣＭＰ法等
の平坦化プロセスにより、シリコン窒化膜５３の上面ま
で平坦化する。そして、例えばダウンフローエッチング
法を用いて導電膜６４を所定の深さまでエッチングす
る。

【００４０】次に、図３３に示したように、例えばウェ
ットエッチング法を用いてＴＥＯＳ膜６３を所定の深さ
までエッチングする。そして、ＣＶＤ法を用いて全面
に、例えば砒素がドープされた多結晶シリコン膜からな
る導電膜６５を厚さ数百ｎｍ程度に形成する。そして、
ＣＭＰ法等の所定の平坦化プロセスや所定のエッチング
工程により、導電膜６５をトレンチ５５内の所定の深さ
までエッチングする。

【００４１】次に、図３４に示したように、所定のエッ
チング工程により、ｐ型シリコン基板５１の上部を所定
の形状にエッチングする。次に、図３５に示したよう
に、ＣＶＤ法を用いて全面に絶縁膜、例えばＴＥＯＳ膜
６６を厚さ数百ｎｍ程度に形成する。その後、所定のエ
ッチング工程や、例えばＣＭＰ法等の平坦化プロセスを
用いて、ｐ型シリコン基板５１の上面で平坦化する。こ
れにより、ＴＥＯＳ膜６６からなる素子分離領域が形成
される。

【００４２】次に、図３６に示したように、例えば熱酸
化法を用いて、全面にシリコン酸化膜６７を厚さ８ｎｍ
程度に形成する。このシリコン酸化膜６７はゲート絶縁
膜となる。次に、ＣＶＤ法を用いて、全面にポリシリコ
ン膜６８を厚さ１００ｎｍ程度に形成する。そして、例
えばスパッタ法を用いて、ポリシリコン膜６８の上面に
タングステンシリサイド膜６９を厚さ５５ｎｍ程度に形
成する。さらに、例えばＣＶＤ法を用いて、タングステ
ンシリサイド膜６９の上面にシリコン窒化膜７０を厚さ
１５０ｎｍ程度に形成する。さらに、シリコン窒化膜７
０の上面に所定の形状にパターニングされた図示せぬレ
ジストをマスクとして、異方性エッチング法、例えばＲ
ＩＥ法を用いてシリコン窒化膜７０及びタングステンシ
リサイド膜６９並びにポリシリコン膜６８をエッチング
する。このシリコン窒化膜７０及びタングステンシリサ
イド膜６９並びにポリシリコン膜６８がゲート電極とな
る。

【００４３】次に、図３７に示したように、所定の拡散
層７１を形成する。そして、ＣＶＤ法を用いて全面にシ
リコン窒化膜７２を厚さ３０ｎｍ程度に形成する。さら
に、ＣＶＤ法を用いて全面に絶縁膜、例えばＢＰＳＧ膜
７３を厚さ７００ｎｍ程度に形成する。このＢＰＳＧ膜
７３を平坦化プロセス、例えばＣＭＰ法を用いてシリコ
ン窒化膜７０の上方、１００ｎｍ程度まで除去して平坦
化する。そして、ＣＶＤ法を用いて全面に絶縁膜、例え
ばＴＥＯＳ膜７４を厚さ２００ｎｍ〜４００ｎｍ程度に
形成する。さらに、このＴＥＯＳ膜７４及びＢＰＳＧ膜
７３を所定の形状にエッチングし、導電膜、例えばポリ
シリコン膜７５、タングステン膜７６を所定の形状に形
成する。ここで、ポリシリコン膜７５はコンタクトとな
り、タングステン膜７６は第一配線層となる。

【００４４】以上により、トレンチ型ＤＲＡＭのセルキ
ャパシタ部の基本的構造が形成される。なお、図２４か
ら図２６に示した工程の代わりに、気相拡散法を用いて
ｎ型不純物、例えばＡｓをｐ型シリコン基板に拡散させ
ても構わない。

【００４５】以上のように、本願発明の第一の実施の形
態によると、素子の特性が劣化するのを可及的に防止す
ることが可能となる。そして、トレンチ５５の側面のエ
ッチングダメージ７８を除去することにより（図２３参
照）、界面準位密度を低下させ、寄生トランジスタの発
生を抑えることが可能となる。また、トレンチキャパシ
タの耐圧、信頼性等の電気的諸特性の改善を図ることが
可能となる。

【００４６】次に、本願発明の第二の実施の形態につい
て図面（図３８〜図４９）を参酌して説明する。まず、
図３８に示したように、半導体基板、例えばｐ型シリコ
ン基板５１の上面に、熱酸化法を用いてシリコン酸化膜
５２を厚さ８ｎｍ程度に形成する。そして、ＣＶＤ（Ch
emical Vapor Deposition ）法を用いてシリコン酸化膜
５２の上面にシリコン窒化膜５３を厚さ２２０ｎｍ程度
に形成する。さらに、ＣＶＤ法を用いてシリコン窒化膜
５３の上面にＴＥＯＳ膜５４を厚さ２００ｎｍ程度に形
成する。次に、回転塗布法を用いてＴＥＯＳ膜５４の上
面に図示せぬレジストを塗布する。次に、写真蝕刻法を
用いてこのレジストを所定の形状にパターニングする。
この所定の形状にパターニングされた図示せぬレジスト
をマスクとして、異方性エッチング法、例えばＲＩＥ法
によりＴＥＯＳ膜５４及びシリコン窒化膜５３並びにシ
リコン酸化膜５２を所定の形状にエッチングする。これ
により、ｐ型シリコン基板５１の上面の一部が露出す
る。さらに、ＴＥＯＳ膜５４をマスクとして異方性エッ
チング法、例えばＲＩＥ法を用いてｐ型シリコン基板５
１をエッチングする。これにより、トレンチ５５が形成
される。なお、あらかじめｐ型シリコン基板５１の所定
の位置にｎ型拡散層５６を形成しておく。また、このト
レンチ５５の深さは、例えば７μｍ程度とする。

【００４７】次に、図３９に示したように、水素熱処理
をする。水素熱処理の条件としては、例えば８００℃〜
１０００℃程度で、圧力数Ｔｏｒｒ〜数百Ｔｏｒｒ、処
理時間は数秒から数十分とするが、これに限られるもの
ではない。これにより、図３９の拡大図に示したよう
に、トレンチ５５の側面のエッチングダメージ７８を除
去する。そして、エッチングダメージ７８を除去するこ
とによって、トレンチ５５の側壁の形状の凹凸が除去さ
れ、界面準位密度を低減させることができる。このよう
にすると、寄生トランジスタの発生及び寄生ダイオード
リーク電流を抑えることが可能となる。また、トレンチ
キャパシタの耐圧、信頼性等の電気的諸特性の改善を図
ることが可能となる。

【００４８】次に、図４０に示したように、ＣＶＤ法を
用いて、全面に絶縁膜６１を厚さ数十ｎｍ程度に形成す
る。ここで、絶縁膜６１としては、例えば窒化膜と酸化
膜との複合膜であるＮＯ膜が挙げられる。また、絶縁膜
６１の代わりに誘電体膜を利用しても構わない。さら
に、ＣＶＤ法を用いて、全面に導電膜６２を形成する。
この導電膜６２としては、例えば不純物がドープされた
ポリシリコン膜が挙げられる。

【００４９】次に、図４１に示したように、ＣＭＰ法等
の所定の平坦化プロセスや所定のエッチング工程によ
り、導電膜６２をトレンチ５５内の所定の深さまで除去
する。これにより、絶縁膜６１の一部が露出される。こ
の際、ＴＥＯＳ膜５４は除去されることとなる。

【００５０】次に、図４２に示したように、例えばリン
酸系のウェットエッチング法を用いて、露出した絶縁膜
６１を除去する。次に、図４３に示したように、ＣＶＤ
法を用いて、全面に絶縁膜、例えばＴＥＯＳ膜６３を厚
さ３５ｎｍ程度に形成する。このＴＥＯＳ膜６３は寄生
トランジスタの発生を防止するためのものであり、膜厚
を十分に取る必要がある。そして、異方性エッチング
法、例えばＲＩＥ法を用いて絶縁膜６３をトレンチ５５
の側面にのみ残す。

【００５１】次に、図４４に示したように、ＣＶＤ法を
用いて、全面に、例えば砒素をドープした多結晶シリコ
ン膜からなる導電膜６４をトレンチ５５が充填されるよ
うに厚さ数百ｎｍ程度に形成する。そして、ＣＭＰ法等
の平坦化プロセスにより、シリコン窒化膜５３の上面ま
で平坦化する。そして、例えばダウンフローエッチング
法を用いて導電膜６４を所定の深さまでエッチングす
る。

【００５２】次に、図４５に示したように、例えばウェ
ットエッチング法を用いてＴＥＯＳ膜６３を所定の深さ
までエッチングする。そして、ＣＶＤ法を用いて全面
に、例えば砒素がドープされた多結晶シリコン膜からな
る導電膜６５を厚さ数百ｎｍ程度に形成する。そして、
ＣＭＰ法等の所定の平坦化プロセスや所定のエッチング
工程により、導電膜６５をトレンチ５５内の所定の深さ
までエッチングする。

【００５３】次に、図４６に示したように、所定のエッ
チング工程により、ｐ型シリコン基板５１の上部を所定
の形状にエッチングする。次に、図４７に示したよう
に、ＣＶＤ法を用いて全面に絶縁膜、例えばＴＥＯＳ膜
６６を厚さ数百ｎｍ程度に形成する。その後、所定のエ
ッチング工程や、例えばＣＭＰ法等の平坦化プロセスを
用いて、ｐ型シリコン基板５１の上面で平坦化する。こ
れにより、ＴＥＯＳ膜６６からなる素子分離領域が形成
される。

【００５４】次に、図４８に示したように、例えば熱酸
化法を用いて、全面にシリコン酸化膜６７を厚さ８ｎｍ
程度に形成する。このシリコン酸化膜６７はゲート絶縁
膜となる。次に、ＣＶＤ法を用いて、全面にポリシリコ
ン膜６８を厚さ１００ｎｍ程度に形成する。そして、例
えばスパッタ法を用いて、ポリシリコン膜６８の上面に
タングステンシリサイド膜６９を厚さ５５ｎｍ程度に形
成する。さらに、例えばＣＶＤ法を用いて、タングステ
ンシリサイド膜６９の上面にシリコン窒化膜７０を厚さ
１５０ｎｍ程度に形成する。さらに、シリコン窒化膜７
０の上面に所定の形状にパターニングされた図示せぬレ
ジストをマスクとして、異方性エッチング法、例えばＲ
ＩＥ法を用いてシリコン窒化膜７０及びタングステンシ
リサイド膜６９並びにポリシリコン膜６８をエッチング
する。このシリコン窒化膜７０及びタングステンシリサ
イド膜６９並びにポリシリコン膜６８がゲート電極とな
る。

【００５５】次に、図４９に示したように、所定の拡散
層７１を形成する。そして、ＣＶＤ法を用いて全面にシ
リコン窒化膜７２を厚さ３０ｎｍ程度に形成する。さら
に、ＣＶＤ法を用いて全面に絶縁膜、例えばＢＰＳＧ膜
７３を厚さ７００ｎｍ程度に形成する。このＢＰＳＧ膜
７３を平坦化プロセス、例えばＣＭＰ法を用いてシリコ
ン窒化膜７０の上方、１００ｎｍ程度まで除去して平坦
化する。そして、ＣＶＤ法を用いて全面に絶縁膜、例え
ばＴＥＯＳ膜７４を厚さ２００ｎｍ〜４００ｎｍ程度に
形成する。さらに、このＴＥＯＳ膜７４及びＢＰＳＧ膜
７３を所定の形状にエッチングし、導電膜、例えばポリ
シリコン膜７５、タングステン膜７６を所定の形状に形
成する。ここで、ポリシリコン膜７５はコンタクトとな
り、タングステン膜７６は第一配線層となる。

【００５６】以上のようにしてトレンチ型ＤＲＡＭのセ
ルキャパシタ部の基本的構造が形成される。このトレン
チキャパシタ７７の構造について説明する。導電膜６２
に正の電圧が加わると、ｐ型シリコン基板５１のうち、
絶縁膜６１を挟んで導電膜６２に対抗する位置がｎ型と
なる。この図示せぬｎ型部分がプレート電極となるので
ある。このキャパシタ部以外については、本願発明の第
一の実施の形態と同様である。

【００５７】以上のように、本願発明の第二の実施の形
態によると、素子の特性が劣化するのを可及的に防止す
ることが可能となる。さらに、埋め込みプレートを形成
しないため、埋め込みプレートを形成する複雑な工程や
その構造を制御する困難性を回避することが可能とな
る。また、トレンチ５５の側面のエッチングダメージ７
８を除去することにより（図３９参照）、界面準位密度
を低減することができ、寄生トランジスタの発生を抑え
ることが可能となる。また、トレンチキャパシタの耐
圧、信頼性等の電気的諸特性の改善を図ることが可能と
なる。さらに、絶縁膜６１に隣接する領域において発生
する、ｎ型拡散層５６とｐ型シリコン基板５１との間の
寄生ダイオードリーク電流を減少させることが可能とな
る。このため、ｎ型拡散層５６の電位を電源電圧Ｖｃの
１／２であるＶｃ／２にしておくことが可能となる。こ
れにより、絶縁膜６１に印可される電圧を電源電圧の１
／２に緩和することが可能となる。それと同時に、キャ
パシタ絶縁膜の薄膜化が可能となり、素子の微細化に有
利となる。また、導電膜６４に加わる電圧も電源電圧の
１／２となるため、寄生トランジスタの発生をさらに抑
えることが可能となる。

【００５８】次に、本願発明の第三の実施の形態につい
て図面（図３８〜図４９）を参酌して説明する。本願発
明の第三の実施の形態は、第二の実施の形態において、
ｐ型シリコン基板５１の基板濃度を通常よりも薄くした
ものである。通常の不純物濃度は１×１０¹⁵（ａｔｏｍ
ｓ／ｃｍ³）から１×１０¹⁶（ａｔｏｍｓ／ｃｍ³）程度
である。これに対して、例えば、不純物濃度を１×１０
¹⁴（ａｔｏｍｓ／ｃｍ³）から１×１０¹⁵（ａｔｏｍｓ
／ｃｍ³）程度にしたものである。図４９に示したよう
に、この第三の実施の形態においても、導電膜６２に正
の電圧が加わると、ｐ型シリコン基板５１のうち、絶縁
膜６１を挟んで導電膜６２に対抗する位置がｎ型とな
る。この図示せぬｎ型部分がプレート電極となるのであ
るが、この第三の実施の形態のようにｐ型シリコン基板
５１の基板濃度を薄くしておくと、プレート電極が形成
される強反転しきい値を下げる効果を得ることができ
る。これにより、絶縁膜６１とｐ型シリコン基板５１と
の間で空乏層が発生してキャパシタ容量が低下するのを
抑制することが可能となる。

【００５９】なお、図３９に既に示した水素熱処理の工
程を省略することも可能である。以上のように、本願発
明の第三の実施の形態によると、素子の特性が劣化する
のを可及的に防止することが可能となる。さらに、埋め
込みプレートを形成しないため、埋め込みプレートを形
成する複雑な工程やその構造を制御する困難性を回避す
ることが可能となる。また、トレンチ５５の側面のエッ
チングダメージ７８を除去することにより（図３９参
照）、界面準位電位を低減させることができ、寄生トラ
ンジスタの発生を抑えることが可能となる。また、トレ
ンチキャパシタの耐圧、信頼性等の電気的諸特性の改善
を図ることが可能となる。さらに、絶縁膜１１に隣接す
る領域において発生する、ｎ型拡散層５６とｐ型シリコ
ン基板５１との間の寄生ダイオードリーク電流を減少さ
せることが可能となる。このため、ｎ型拡散層５６の電
位を電源電圧Ｖｃの１／２であるＶｃ／２にしておくこ
とが可能となる。これにより、絶縁膜６１に印可される
電圧を電源電圧の１／２に緩和することが可能となる。
それと同時に、キャパシタ絶縁膜の薄膜化が可能とな
り、素子の微細化に有利となる。また、導電膜６４に加
わる電圧も電源電圧の１／２となるため、寄生トランジ
スタの発生をさらに抑えることが可能となる。さらに、
絶縁膜６１とｐ型シリコン基板５１との間で空乏層が発
生してキャパシタ容量が低下するのを抑制することが可
能となる。

【００６０】次に、本願発明の第四の実施の形態につい
て図面（図３８〜図４９）を参酌して説明する。本願発
明の第四の実施の形態は、第二の実施の形態において図
３９に既に示した工程と、図４０に既に示した工程との
間で、トレンチ５５の表面からｐ型シリコン基板５１に
向けて薄いｎ型不純物を拡散させるものである。ｎ型不
純物を拡散させる方法としては、例えば気相拡散法が挙
げられる。ｎ型不純物としては、例えばＰ（リン）やＡ
ｓ（砒素）が考えられる。また、ｐ型シリコン基板５１
の基板濃度が１×１０¹⁵（ａｔｏｍｓ／ｃｍ³）から１
×１０¹⁶（ａｔｏｍｓ／ｃｍ³）程度である場合には、
このｎ型不純物の濃度は、１×１０¹⁶（ａｔｏｍｓ／ｃ
ｍ³）から１×１０¹⁷（ａｔｏｍｓ／ｃｍ³）程度とす
る。ここで、後の工程で形成される図示せぬｐ型ウェル
領域の濃度は通常、１×１０¹⁷（ａｔｏｍｓ／ｃｍ³）
以上であり、ｎ型不純物の濃度よりも十分高い。このた
め、ｎ型不純物を拡散しても、ｐ型ウェル領域の電気的
特性に影響を与えることはない。

【００６１】なお、固相拡散法をもちいてｎ型不純物を
拡散させる場合には、例えばＣＶＤ法を用いてトレンチ
５５の表面にｎ型不純物を含んだ膜を形成し、熱処理に
よりｎ型不純物をｐ型シリコン基板５１に拡散させる。
この後、例えばウェットエッチング法を用いてｎ型不純
物を含んだ膜を除去する。このような工程により、ｎ型
不純物を拡散させることとなる。

【００６２】ここで、この第四の実施の形態において
も、図４９に示したように、導電膜６２に正の電圧が加
わると、ｐ型シリコン基板５１のうち、絶縁膜６１を挟
んで導電膜６２に対抗する位置がｎ型となる。この図示
せぬｎ型部分がプレート電極となるのであるが、この第
四の実施の形態のようにトレンチ５５の表面からｐ型シ
リコン基板５１に向けて薄いｎ型不純物を拡散させてお
くと、トレンチ５５付近のシリコン基板は薄いｎ型とな
っている。これにより、プレート電極が形成される強反
転しきい値を下げる効果を得ることができる。これによ
り、絶縁膜６１とｐ型シリコン基板５１との間で空乏層
が発生してキャパシタ容量が低下するのを抑制すること
が可能となる。

【００６３】なお、図３９に既に示した水素熱処理の工
程を省略することも可能である。以上のように、本願発
明の第四の実施の形態によると、素子の特性が劣化する
のを可及的に防止することが可能となる。さらに、埋め
込みプレートを形成しないため、埋め込みプレートを形
成する複雑な工程やその構造を制御する困難性を回避す
ることが可能となる。また、トレンチ５５の側面のエッ
チングダメージ７８を除去することにより（図３９参
照）、界面準位密度を低減させることができ、寄生トラ
ンジスタの発生を抑えることが可能となる。また、トレ
ンチキャパシタの耐圧、信頼性等の電気的諸特性の改善
を図ることが可能となる。さらに、絶縁膜１１に隣接す
る領域において発生する、ｎ型拡散層５６とｐ型シリコ
ン基板５１との間の寄生ダイオードリーク電流を減少さ
せることが可能となる。このため、ｎ型拡散層５６の電
位を電源電圧Ｖｃの１／２であるＶｃ／２にしておくこ
とが可能となる。これにより、絶縁膜６１に印可される
電圧を電源電圧の１／２に緩和することが可能となる。
それと同時に、キャパシタ絶縁膜の薄膜化が可能とな
り、素子の微細化に有利となる。また、導電膜６４に加
わる電圧も電源電圧の１／２となるため、寄生トランジ
スタの発生をさらに抑えることが可能となる。さらに、
絶縁膜６１とｐ型シリコン基板５１との間で空乏層が発
生してキャパシタ容量が低下するのを抑制することが可
能となる。

【００６４】次に、本願発明の第五の実施の形態につい
て図面（図３８〜図４９）を参酌して説明する。本願発
明の第五の実施の形態は、第二の実施の形態において図
３９に既に示した工程と図４０に既に示した工程との間
で、トレンチ５５の表面からｐ型不純物が外方拡散する
程度の水素熱処理をする工程を行うものである。この水
素熱処理の条件としては、例えば８００℃〜１０００℃
程度で、圧力は数Ｔｏｒｒ〜数百Ｔｏｒｒ、処理時間は
数秒から数十分とするが、これに限られるものではな
い。

【００６５】ここで、この第五の実施の形態において
も、図４９に示したように、導電膜６２に正の電圧が加
わると、ｐ型シリコン基板５１のうち、絶縁膜６１を挟
んで導電膜６２に対抗する位置がｎ型となる。この図示
せぬｎ型部分がプレート電極となるのであるが、この第
五の実施の形態のように高温熱処理をすることによりト
レンチ５５の表面からｐ型不純物を外方拡散させておく
と、トレンチ５５の付近では、ｐ型不純物の濃度が低下
する。これにより、プレート電極が形成される強反転し
きい値を下げる効果を得ることができる。これにより、
絶縁膜６１とｐ型シリコン基板５１との間で空乏層が発
生してキャパシタ容量が低下するのを抑制することが可
能となる。また、トレンチ５５付近のｐ型不純物が外方
拡散した分、ｐ型シリコン基板５１のトレンチ５５付近
におけるｐ型不純物の濃度が低くなり、その分だけ、ト
レンチ５５付近以外の部分のｐ型不純物の濃度が高くな
る。そのため、ｐ型シリコン基板５１のトレンチ５５付
近以外の部分は低抵抗となる。そして、第三の実施の形
態では、ｐ型シリコン基板５１のｐ型不純物濃度を低く
したのに対し、本実施の形態では、ｐ型シリコン基板５
１のｐ型不純物濃度を高く保持することが可能となる。
これにより、寄生サイリスタがＯＮすることを防止する
ことができるラッチアップ抑制効果を得ることが可能と
なる。

【００６６】以上のように、本願発明の第五の実施の形
態によると、素子の特性が劣化するのを可及的に防止す
ることが可能となる。さらに、埋め込みプレートを形成
しないため、埋め込みプレートを形成する複雑な工程や
その構造を制御する困難性を回避することが可能とな
る。また、トレンチ５５の側面のエッチングダメージ７
８を除去することにより（図３９参照）、界面準位密度
を低減させることができ、寄生トランジスタの発生を抑
えることが可能となる。また、トレンチキャパシタの耐
圧、信頼性等の電気的諸特性の改善を図ることが可能と
なる。さらに、絶縁膜１１に隣接する領域において発生
する、ｎ型拡散層５６とｐ型シリコン基板５１との間の
寄生ダイオードリーク電流を減少させることが可能とな
る。このため、ｎ型拡散層５６の電位を電源電圧Ｖｃの
１／２であるＶｃ／２にしておくことが可能となる。こ
れにより、絶縁膜６１に印可される電圧を電源電圧の１
／２に緩和することが可能となる。それと同時に、キャ
パシタ絶縁膜の薄膜化が可能となり、素子の微細化に有
利となる。また、導電膜６４に加わる電圧も電源電圧の
１／２となるため、寄生トランジスタの発生をさらに抑
えることが可能となる。さらに、絶縁膜６１とｐ型シリ
コン基板５１との間で空乏層が発生してキャパシタ容量
が低下するのを抑制することが可能となる。また、寄生
サイリスタがＯＮすることを防止することができるラッ
チアップ抑制効果を得ることも可能となる。

【００６７】次に、本願発明の第六の実施の形態につい
て図面（図３８〜図４９）を参酌して説明する。本願発
明の第六の実施の形態は、上記の第一の実施の形態乃至
第五の実施の形態において、ｐ型不純物の濃度が通常よ
りも高いシリコン上にさらに通常の濃度のｐ型シリコン
を形成したシリコン基板を用いるものである。

【００６８】これにはまず、ｐ型不純物の濃度が通常よ
り高い、例えば不純物濃度が１×１０¹⁸（ａｔｏｍｓ／
ｃｍ³）〜１×１０¹⁹（ａｔｏｍｓ／ｃｍ³）程度のｐ型
シリコン膜を形成する。次に、エピタキシャル法（気相
成長法）を用いて、不純物濃度が通常の濃度、例えば１
×１０¹⁵（ａｔｏｍｓ／ｃｍ³）〜１×１０¹⁶（ａｔｏ
ｍｓ／ｃｍ³）程度であるｐ型シリコン膜を、例えば厚
さ１μｍ程度に形成する。このような方法により、ｐ型
シリコン基板を形成する。そして、このｐ型シリコン基
板を用いて第一の実施の形態乃至第五の実施の形態と同
様の工程によりＤＲＡＭのメモリセル部の基本的構造を
形成する。

【００６９】このようなｐ型シリコン基板を用いると、
ｐ型シリコン基板５１の下層におけるｐ型不純物の濃度
が高くなっている。そのため、ｐ型シリコン基板５１の
下層部分は低抵抗となる。これにより、寄生サイリスタ
がＯＮすることを防止することができるラッチアップ抑
制効果を得ることが可能となる。

【００７０】以上のように、本願発明の第六の実施の形
態によると、第一の実施の形態乃至第五の実施の形態の
それぞれの実施の形態における効果を得ることができ
る。さらに、寄生サイリスタがＯＮすることを防止する
ことができるラッチアップ抑制効果を得ることも可能と
なる。

【００７１】次に、本願発明による半導体装置の製造方
法の第七の実施の形態を図５０乃至図５５を参照して説
明する。この実施の形態はＭＯＳＦＥＴの製造方法であ
って、まず図５０（ａ）に示すようにｐ型シリコン基板
１０１の表面を熱酸化することによりｐ型シリコン基板
１０１上に熱酸化膜１０３を形成した後、ＣＶＤ法を用
いてこの熱酸化膜１０３上にシリコン窒化膜１０５を堆
積する。

【００７２】次に図５０（ｂ）に示すように、シリコン
窒化膜１０５上にフォトレジストパターン１０７を形成
し、このフォトレジストパターン１０７をマスクにして
シリコン窒化膜１０５、熱酸化膜１０３、およびｐ型シ
リコン基板１０１を異方性エッチング、例えばＲＩＥ
（Reactive Ion-Etching）を用いてパターニングするこ
とにより浅いトレンチ（Shallow Trench）１０９を形成
する。

【００７３】このトレンチ１０９を形成するには、上記
方法に限られず、図示していないが、例えば以下の方法
が考えられる。それにはまず、シリコン基板１０１上に
絶縁膜及びマスク材を形成する。そして、フォトレジス
トパターンで絶縁膜及びマスク材を所定の形状にパター
ニングする。その後、所定の形状にパターニングされた
マスク材をマスクとして異方性エッチング法、例えばＲ
ＩＥ法を用いてシリコン基板１０１をエッチングする。
これにより、トレンチ１０９が形成される。このとき、
絶縁膜としてはシリコン窒化膜やシリコン酸化膜が考え
られる。また、シリコン基板１０１と絶縁膜との間に薄
い熱酸化膜を形成することも考えられる。

【００７４】次に図５１（ａ）に示すようにフォトレジ
ストパターン１０７を除去した後、ＨＦ／グリセリン溶
液を用いて熱酸化膜３およびシリコン窒化膜１０５の側
面をそれらの中心方向に後退させる（図５１（ｂ）参
照）。これによりトレンチ１０９の上側の角部１１２の
近傍の基板表面を露出させる（図５１（ｂ）参照）。

【００７５】次に圧力が１００Ｔｏｒｒ、温度が１００
０℃、水素濃度が１００％の還元雰囲気中で、アニール
を行うことにより、ｐ型シリコン基板１０１の表面にマ
イグレーションを生じさせ、図５２（ａ）に示すよう
に、トレンチ１０９の上側の角部１１２および下側の角
部１１１を丸める。

【００７６】次に図５２（ｂ）に示すように、露出して
いるトレンチ１０９の表面を酸化して酸化膜１１３を形
成した後、ＣＶＤ（Chemical Vapor Deposition ）法を
用いてＳｉＯ２膜１１５を基板全面に堆積し、トレンチ
１０９を埋込む。このとき、トレンチ１０９の下側の角
１１１が丸まっていることにより、トレンチ１０９の見
かけのアスペクト比（深さ対幅の比）が下がり、埋込み
性が良くなる。これによりシーム４０の発生を抑制する
ことができる。

【００７７】次に図５３（ａ）に示すように、ＣＭＰ
（Chemical Mechanical Polishing ）法を用いてＳｉＯ
２膜１１５を、シリコン窒化膜１０５の表面が露出する
まで研磨する。続いて、熱いＨ３ＰＯ４溶液を用いて図
５３（ｂ）に示すようにシリコン窒化膜１０５を除去す
る。

【００７８】次に希ＨＦ溶液を用いて図５４（ａ）に示
すように熱酸化膜１０３を除去する。続いて露出したシ
リコン基板表面に、例えば膜厚が１００オングストロー
ムの酸化膜１１７を形成した後、ＭＯＳＦＥＴを形成す
るためのイオン注入を行う（図５４（ｂ）参照）。

【００７９】次に図５５（ａ）に示すように酸化膜１１
７を除去した後、例えば９００℃、ＨＣ１雰囲気に置く
ことによりｐ型シリコン基板１０１の素子形成領域上に
ゲート酸化膜１２３を形成する（図５５（ｂ）参照）。
続いて基板全面にゲート電極材料の膜を堆積し、この膜
をパターニングすることによりゲート電極１２７を形成
する（図５５（ｂ）参照）。そしてこのゲート電極１２
５をマスクにして素子形成領域にイオン注入することに
より、ソース・ドレイン領域（図示せず）を形成し、Ｍ
ＯＳトランジスタを完成する。

【００８０】ここで、図５６に図５２（ａ）に既に示し
た工程を図示する。この工程は、所定の条件でアニール
を行うことにより、ｐ型シリコン基板１０１の表面にマ
イグレーションを生じさせ、トレンチ１０９の上側の角
部１１２及び下側の角部１１１を丸めるものである。こ
のときのトレンチ１０９の上側の角部１１２の丸め曲率
は図５７（ａ）に示したような、シリコン窒化膜１０５
及び熱酸化膜１０３の後退量１３０によって制御するこ
とが可能となる。ここで、図５７（ａ）及び図５８
（ａ）にそれぞれ後退量１３０が異なる場合を示した。
図５７（ａ）に示したものの方が図５８（ａ）に示した
ものよりも、後退量１３０が大きい。これらのそれぞれ
に対してアニールを行うと、図５７（ｂ）及び図５８
（ｂ）にそれぞれ示した状態となる。つまり、図５７
（ｂ）に示したように、後退量１３０が大きと丸め曲率
１３１が大きくなる。一方で、図５８（ｂ）に示したよ
うに、後退量１３０が小さいと、丸め曲率１３３が小さ
くなる。ここで、アニールを行うことによりトレンチ１
０９の角部１１２及び角部１１１が丸くなるのは、シリ
コン基板１０１の表面エネルギーが安定な状態に移行す
ることにより生じるものである。つまり、表面張力や結
晶表面が揃おうとする力によって起こるものであり、シ
リコン基板１０１の結晶方位が（１００）である場合、
トレンチ１０９の角部１１２及び角部１１１の結晶方位
が（１１１）になろうとすることにより生じる現象であ
る。そして、トレンチ１０９の上側の角部１１２におい
ては、角部１１２が丸まろうとするときに熱酸化膜１０
３の端部でシリコン基板１０１の表面が固定されてしま
う。この結果、熱酸化膜１０３及びシリコン窒化膜１０
５をどこまで後退させるかによって角部１１２の丸め曲
率を制御することが可能となるのである。

【００８１】以上説明したように、本実施の形態の製造
方法によれば、トレンチ１０９の上側の角部１１２が丸
まっていることにより、電界集中が緩和され、ＭＯＳＦ
ＥＴのしきい値の低下およびカットオフ特性の劣化を防
止することができる。

【００８２】また本実施の形態においては、ゲート酸化
膜１２３を形成する前の素子形成領域の角部１１２が丸
まっていること、また素子形成領域の露出している表面
の結晶方位が（１１１）であることにより、角部１１２
でのゲート酸化膜１２３の薄膜化が抑えられ、耐圧の劣
化を抑制することができる。

【００８３】次に本願発明による半導体装置の製造方法
の第八の実施の形態を図５９乃至図６２を参照して説明
する。この第八の実施の形態の製造方法は、ＭＯＳＦＥ
Ｔの製造方法であって、トレンチ１０９を形成するまで
は、図５０（ａ）、（ｂ）に示す第七の実施の形態の製
造方法と同様にして行う。続いてフォトレジストパター
ン１０７（図５０（ｂ）参照）を除去した後、圧力が１
００Ｔｏｒｒ、温度が１０００℃、水素濃度が１００％
の還元雰囲気中でアニールを行うことにより、トレンチ
１０９の下側の角部１１１を丸める（図５９（ａ）参
照）。

【００８４】次に図５９（ｂ）に示すように、露出して
いるトレンチ１０９の表面を酸化して酸化膜１１３を形
成した後、ＣＶＤ法を用いてＳｉＯ２膜１１５を基板全
面に堆積し、トレンチ１０９を埋込む。このとき、トレ
ンチ１０９の下側の角１１１が丸まっていることによ
り、トレンチ１０９の見かけのアスペクト比（深さ対幅
の比）が下がり、埋込み性が良くなる。これによりシー
ム４０の発生を抑制することができる。

【００８５】次に図６０（ａ）に示すようにＣＭＰ（Ch
emical Mechanical Polishing ）法を用いてＳｉＯ２膜
１１５を、シリコン窒化膜１０５の表面が露出するまで
研磨する。続いて、熱いＨ３ＰＯ４溶液を用いて図６０
（ｂ）に示すようにシリコン窒化膜１０５を除去する。

【００８６】次に希ＨＦ溶液を用いて図６１（ａ）に示
すように熱酸化膜１０３を除去する。続いて露出したシ
リコン基板表面に、例えば膜厚が１００オングストロー
ムの酸化膜１１７を形成した後、ＭＯＳＦＥＴを形成す
るためにイオン注入を行う（図６１（ｂ）参照）。

【００８７】次に図６２（ａ）に示すように酸化膜１１
７を除去した後、例えば９００℃、ＨＣ１雰囲気に置く
ことによりｐ型シリコン基板１０１の素子形成領域上に
ゲート酸化膜１２３を形成する（図６２（ｂ）参照）。
続いて基板全面にゲート電極材料の膜を堆積し、この膜
をパターニングすることによりゲート電極１２７を形成
する（図６２（ｂ）参照）。そしてこのゲート電極１２
５をマスクにして素子形成領域にイオン注入することに
より、ソース・ドレイン領域（図示せず）を形成し、Ｍ
ＯＳトランジスタを完成させる。

【００８８】以上説明したように、本実施の形態の製造
方法によれば、トレンチ１０９の下側の角部１１１が丸
まっていることにより、トレンチ１０９の見かけのアス
ペクト比が下がり、埋込み性が良くなり、シーム４０の
発生を抑制することができる。

【００８９】次に本願発明による半導体装置の製造方法
の第九の実施の形態を図６３乃至図６７を参照して説明
する。この第九の実施の形態はＭＯＳＦＥＴの製造方法
であって、トレンチ１０９を形成するまでは図５０
（ａ）、（ｂ）に示す第七の実施の形態の製造工程と同
様にして行う。続いて、フォトレジストパターン１０７
（図５０（ｂ）参照）を除去した後、図６３（ｂ）に示
すように、露出しているトレンチ１０９の表面を酸化し
て酸化膜１１３を形成した後、ＣＶＤ（Chemical Vapor
Deposition ）法を用いてＳｉＯ２膜１１５を基板全面
に堆積し、トレンチ１０９を埋込む。

【００９０】次に図６４（ａ）に示すよう、ＣＭＰ（Ch
emical Mechanical Polishing ）法を用いてＳｉＯ２膜
１１５を、シリコン窒化膜１０５の表面が露出するまで
研磨する。続いて、熱いＨ３ＰＯ４溶液を用いて図６４
（ｂ）に示すようにシリコン窒化膜１０５を除去する。

【００９１】次に希ＨＦ溶液を用いて図６５（ａ）に示
すように熱酸化膜１０３を除去する。次に圧力が１００
Ｔｏｒｒ、温度が１０００℃、水素濃度が１００％の還
元雰囲気中で、アニールを行うことにより、ｐ型シリコ
ン基板１０１の表面にマイグレーションを生じさせ、図
６５（ｂ）に示すように、トレンチ１０９に上側の角部
１１２を丸める。

【００９２】次に露出したシリコン基板表面に、例えば
膜厚が１００オングストロームの酸化膜１１７の形成し
た後、ＭＯＳＦＥＴを形成するためのイオン注入を行う
（図６６（ａ）参照）。

【００９３】次に図６６（ａ）に示すように酸化膜１１
７を除去した後、例えば９００℃、ＨＣ１雰囲気に置く
ことによりｐ型シリコン基板１０１の素子形成領域上に
ゲート酸化膜１２３を形成する（図６７参照）。続いて
基板全面にゲート電極材料の膜を堆積し、この膜パター
ニングすることによりゲート電極１２７を形成する（図
６７参照）。そしてこのゲート電極１２５をマスクにし
て素子形成領域にイオン注入することにより、ソース・
ドレイン領域（図示せず）を形成し、ＭＯＳトランジス
タを完成する。

【００９４】以上説明したように、本実施の形態の製造
方法によれば、トレンチ１０９の上側の角部１１２が丸
まっていることにより、電界集中が緩和され、ＭＯＳＦ
ＥＴのしきい値に低下およびカットオフ特性の劣化を防
止することができる。

【００９５】また本実施の形態においては、ゲート酸化
膜１２３を形成する前の素子形成領域の角部１１２が丸
まっていること、また素子形成領域の露出している表面
の結晶方位が（１１１）であることにより、角部１１２
でのゲート酸化膜１２３の薄膜化が抑えられ、耐圧の劣
化を抑制することができる。

【００９６】なお、上記第七乃至第九の実施の形態にお
いては、トレンチ１０９の角部を丸めるための還元雰囲
気条件は圧力が１００Ｔｏｒｒ、温度が１０００℃、水
素濃度が１００％であったが、圧力は大気圧よりも低く
ければ同様に角部を丸めることができる。また温度も９
００℃〜１１００℃の範囲にあれば同様の効果を得るこ
とができる。このとき、トレンチ表面に形成されている
厚さ数ｎｍ程度の自然酸化膜は除去されていることが望
ましい。

【００９７】また上記第七乃至第九の実施の形態におい
てはＳＴＩ１１５はＭＯＳＦＥＴの素子分離絶縁膜とし
て用いたが、本願発明はこれに限られるものではなく、
バイポーラトランジスタのＳＴＩや、一般の半導体装置
のＳＴＩに用いることができることは言うまでもない。

【００９８】なお、第九の実施の形態は、トレンチ１０
９の上部の角部を丸める場合の製造方法であったが、ト
レンチの上部の角部を丸める場合は次のように行っても
良い。

【００９９】シリコン基板上に第１の絶縁膜を形成した
後、この第１の絶縁膜および上記シリコン基板をエッチ
ングすることによりシリコン基板にトレンチを形成す
る。続いてこのトレンチを埋込むように基板全面に第２
の絶縁膜を堆積する。そしてシリコン基板が露出するま
で第２の絶縁膜をエッチングする。このとき第２の絶縁
膜のエッチングに伴って第１の絶縁膜は除去される。そ
の後、所定の還元雰囲気でアニールすることにより、ト
レンチの上部の角部は丸められる。なお、上述の方法で
第１の絶縁膜をシリコン基板に形成しないで行っても良
い。

【０１００】

【発明の効果】以上述べたように本願発明によれば、素
子の特性が劣化するのを可及的に防止することができ
る。

【図面の簡単な説明】

【図１】従来の技術による半導体装置の製造工程断面
図。

【図２】従来の技術による半導体装置の製造工程断面
図。

【図３】従来の技術による半導体装置の製造工程断面
図。

【図４】従来の技術による半導体装置の製造工程断面
図。

【図５】従来の技術による半導体装置の製造工程断面
図。

【図６】従来の技術による半導体装置の製造工程断面
図。

【図７】従来の技術による半導体装置の製造工程断面
図。

【図８】従来の技術による半導体装置の製造工程断面
図。

【図９】従来の技術による半導体装置の製造工程断面
図。

【図１０】従来の技術による半導体装置の製造工程断面
図。

【図１１】従来の技術による半導体装置の製造工程断面
図。

【図１２】従来の技術による半導体装置の製造工程断面
図。

【図１３】従来の技術による半導体装置の製造工程断面
図。

【図１４】従来の技術による半導体装置の製造工程断面
図。

【図１５】従来の技術による半導体装置の製造工程断面
図。

【図１６】従来の技術による半導体装置の製造工程断面
図。

【図１７】従来の技術による半導体装置の製造工程断面
図。

【図１８】図１７に示す切断線Ａ−Ａ’で切断したとき
の従来の半導体装置の断面図。

【図１９】図１７に示す切断線Ｂ−Ｂ’で切断したとき
の従来の半導体装置の断面図。

【図２０】従来の技術による半導体装置の断面図。

【図２１】従来の技術による半導体装置の断面図。

【図２２】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図２３】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図２４】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図２５】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図２６】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図２７】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図２８】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図２９】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図３０】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図３１】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図３２】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図３３】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図３４】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図３５】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図３６】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図３７】本願発明の第一の実施の形態にかかる半導体
装置の製造工程断面図。

【図３８】本願発明の第二の実施の形態にかかる半導体
装置の製造工程断面図。

【図３９】本願発明の第二の実施の形態にかかる半導体
装置の製造工程断面図。

【図４０】本願発明の第二の実施の形態にかかる半導体
装置の製造工程断面図。

【図４１】本願発明の第二の実施の形態にかかる半導体
装置の製造工程断面図。

【図４２】本願発明の第二の実施の形態にかかる半導体
装置の製造工程断面図。

【図４３】本願発明の第二の実施の形態にかかる半導体
装置の製造工程断面図。

【図４４】本願発明の第二の実施の形態にかかる半導体
装置の製造工程断面図。

【図４５】本願発明の第二の実施の形態にかかる半導体
装置の製造工程断面図。

【図４６】本願発明の第二の実施の形態にかかる半導体
装置の製造工程断面図。

【図４７】本願発明の第二の実施の形態にかかる半導体
装置の製造工程断面図。

【図４８】本願発明の第二の実施の形態にかかる半導体
装置の製造工程断面図。

【図４９】本願発明の第二の実施の形態にかかる半導体
装置の製造工程断面図。

【図５０】本願発明の第七の実施の形態にかかる半導体
装置の製造工程断面図。

【図５１】本願発明の第七の実施の形態にかかる半導体
装置の製造工程断面図。

【図５２】本願発明の第七の実施の形態にかかる半導体
装置の製造工程断面図。

【図５３】本願発明の第七の実施の形態にかかる半導体
装置の製造工程断面図。

【図５４】本願発明の第七の実施の形態にかかる半導体
装置の製造工程断面図。

【図５５】本願発明の第七の実施の形態にかかる半導体
装置の製造工程断面図。

【図５６】本願発明の第七の実施の形態にかかる半導体
装置の製造工程断面図。

【図５７】本願発明の第七の実施の形態にかかる半導体
装置の製造工程断面図。

【図５８】本願発明の第七の実施の形態にかかる半導体
装置の製造工程断面図。

【図５９】本願発明の第八の実施の形態にかかる半導体
装置の製造工程断面図。

【図６０】本願発明の第八の実施の形態にかかる半導体
装置の製造工程断面図。

【図６１】本願発明の第八の実施の形態にかかる半導体
装置の製造工程断面図。

【図６２】本願発明の第八の実施の形態にかかる半導体
装置の製造工程断面図。

【図６３】本願発明の第九の実施の形態にかかる半導体
装置の製造工程断面図。

【図６４】本願発明の第九の実施の形態にかかる半導体
装置の製造工程断面図。

【図６５】本願発明の第九の実施の形態にかかる半導体
装置の製造工程断面図。

【図６６】本願発明の第九の実施の形態にかかる半導体
装置の製造工程断面図。

【図６７】本願発明の第九の実施の形態にかかる半導体
装置の製造工程断面図。

【符号の説明】

１・・・・ｐ型シリコン基板 ２・・・・シリコン酸化膜 ３・・・・シリコン窒化膜 ４・・・・ＴＥＯＳ膜 ５・・・・トレンチ ６・・・・ｎ型拡散層 ７・・・・ＡｓＳＧ膜 ８・・・・レジスト ９・・・・ＴＥＯＳ膜 １０・・・・埋め込みプレート １１・・・・絶縁膜 １２・・・・導電膜 １３・・・・ＴＥＯＳ膜 １４・・・・導電膜 １５・・・・導電膜 １６・・・・ＴＥＯＳ膜 １７・・・・シリコン酸化膜 １８・・・・ポリシリコン膜 １９・・・・タングステンシリサイド膜 ２０・・・・シリコン窒化膜 ２１・・・・拡散層 ２２・・・・シリコン窒化膜 ２３・・・・ＢＰＳＧ膜 ２４・・・・ＴＥＯＳ膜 ２５・・・・ポリシリコン膜 ２６・・・・タングステン膜 ２７・・・・トレンチキャパシタ ３１・・・・半導体基板 ３２・・・・ゲート絶縁膜 ３３・・・・ゲート電極 ３４・・・・拡散領域 ３５・・・・ＳＴＩ ３６ａ・・・・角部 ３６ｂ・・・・角部 ４０・・・・シーム ５１・・・・ｐ型シリコン基板 ５２・・・・シリコン酸化膜 ５３・・・・シリコン窒化膜 ５４・・・・ＴＥＯＳ膜 ５５・・・・トレンチ ５６・・・・ｎ型拡散層 ５７・・・・ＡｓＳＧ膜 ５８・・・・レジスト ５９・・・・ＴＥＯＳ膜 ６０・・・・埋め込みプレート ６１・・・・絶縁膜 ６２・・・・導電膜 ６３・・・・ＴＥＯＳ膜 ６４・・・・導電膜 ６５・・・・導電膜 ６６・・・・ＴＥＯＳ膜 ６７・・・・シリコン酸化膜 ６８・・・・ポリシリコン膜 ６９・・・・タングステンシリサイド膜 ７０・・・・シリコン窒化膜 ７１・・・・拡散層（ｎ型） ７２・・・・シリコン窒化膜 ７３・・・・ＢＰＳＧ膜 ７４・・・・ＴＥＯＳ膜 ７５・・・・ポリシリコン膜 ７６・・・・タングステン膜 ７７・・・・トレンチキャパシタ ７８・・・・エッチングダメージ １０１・・・・シリコン基板 １０３・・・・熱酸化膜 １０５・・・・シリコン窒化膜 １０７・・・・フォトレジストパターン １０９・・・・トレンチ １１１・・・・角部 １１２・・・・角部 １１３・・・・酸化膜 １１５・・・・ＳＴＩ １２３・・・・ゲート酸化膜 １２５・・・・ゲート電極 １３０・・・・後退量 １３１・・・・丸め曲率 １３２・・・・丸め曲率 １３３・・・・丸め曲率

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 聡 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 綱島 祥隆 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 水島 一郎 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 佐藤 力 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 岸 宏一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F040 DC01 EC02 EC07 EK05 EM04 EM06 FC10 FC12 FC21 FC22 5F083 AD15 AD17 GA21 JA03 JA35 JA53 NA01 PR03 PR05 PR06 PR12 PR40

Claims (22)

【特許請求の範囲】
1. 【請求項１】 一導電型不純物濃度が１×１０¹⁵（ａｔ
   ｏｍｓ／ｃｍ³）以下である一導電型半導体基板の上面
   の所定の位置から所定の深さまで形成されたトレンチ
   と、 前記トレンチの底面から概略第一の高さまでの表面に形
   成された第一の絶縁膜と、 前記トレンチの側面であって、前記第一の絶縁膜の上面
   から第二の高さまでに形成された第二の絶縁膜と、 前記一導電型半導体基板の所定の位置に形成された素子
   分離領域と、 前記トレンチ内に形成された第一の導電膜と、 前記第一の導電膜と電気的に接続された第一の反対導電
   型拡散層と、 前記一導電型半導体基板の上面の所定の位置に形成され
   たゲート電極と、 前記ゲート電極により前記第一の反対導電型拡散層と電
   気的に接続される第二の反対導電型拡散層と、 前記第二の反対導電型拡散層と電気的に接続され、外部
   回路と電気的に接続される第二の導電膜とを具備するこ
   とを特徴とする半導体装置。
2. 【請求項２】 不純物濃度が１×１０¹⁵（ａｔｏｍｓ／
   ｃｍ³）以下である一導電型半導体基板に所定の深さを
   有するトレンチを形成する工程と、 全面に第一の絶縁膜を形成する工程と、 全面に第一の導電膜を形成する工程と、 前記第一の導電膜を前記トレンチの所定の深さまで除去
   する工程と、 前記第一の絶縁膜を前記トレンチの所定の深さまで除去
   する工程と、 前記トレンチの側面のうち前記第一の絶縁膜の上面から
   所定の高さまで第二の絶縁膜を形成する工程と、 前記トレンチのうち前記第一の導電膜の上面から所定の
   高さまで第二の導電膜を形成する工程と、 前記一導電型半導体基板の所定の位置に素子分離領域を
   形成する工程と、 前記一導電型半導体基板の上面に情報転送用トランジス
   タを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
3. 【請求項３】 一導電型不純物濃度が１×１０¹⁵（ａｔ
   ｏｍｓ／ｃｍ³）以下である一導電型半導体基板の上面
   の所定の位置から所定の深さまで形成され、平滑化され
   た表面を有するトレンチと、 前記トレンチの底面から概略第一の高さまでの表面に形
   成された第一の絶縁膜と、 前記トレンチの側面であって、前記第一の絶縁膜の上面
   から第二の高さまでに形成された第二の絶縁膜と、 前記一導電型半導体基板の所定の位置に形成された素子
   分離領域と、 前記トレンチ内に形成された第一の導電膜と、 前記第一の導電膜と電気的に接続された第一の反対導電
   型拡散層と、 前記一導電型半導体基板の上面の所定の位置に形成され
   たゲート電極と、 前記ゲート電極により前記第一の反対導電型拡散層と電
   気的に接続される第二の反対導電型拡散層と、 前記第二の反対導電型拡散層と電気的に接続され、外部
   回路と電気的に接続される第二の導電膜とを具備するこ
   とを特徴とする半導体装置。
4. 【請求項４】 不純物濃度が１×１０¹⁵（ａｔｏｍｓ／
   ｃｍ³）以下である一導電型半導体基板に所定の深さを
   有するトレンチを形成する工程と、 前記トレンチの表面を水素熱処理する工程と、 全面に第一の絶縁膜を形成する工程と、 全面に第一の導電膜を形成する工程と、 前記第一の導電膜を前記トレンチの所定の深さまで除去
   する工程と、 前記第一の絶縁膜を前記トレンチの所定の深さまで除去
   する工程と、 前記トレンチの側面のうち前記第一の絶縁膜の上面から
   所定の高さまで第二の絶縁膜を形成する工程と、 前記トレンチのうち前記第一の導電膜の上面から所定の
   高さまで第二の導電膜を形成する工程と、 前記一導電型半導体基板の所定の位置に素子分離領域を
   形成する工程と、 前記一導電型半導体基板の上面に情報転送用トランジス
   タを形成する工程と、を具備することを特徴とする半導
   体装置の製造方法。
5. 【請求項５】 一導電型半導体基板の上面の所定の位置
   から所定の深さまで形成されたトレンチと、 前記一導電型半導体基板内に拡散していて、前記トレン
   チとの界面から離れるに従って濃度が薄くなる反対導電
   型不純物と、 前記トレンチの底面から概略第一の高さまでの表面に形
   成された第一の絶縁膜と、 前記トレンチの側面であって、前記第一の絶縁膜の上面
   から第二の高さまでに形成された第二の絶縁膜と、 前記一導電型半導体基板の所定の位置に形成された素子
   分離領域と、 前記トレンチ内に形成された第一の導電膜と、 前記第一の導電膜と電気的に接続された第一の反対導電
   型拡散層と、 前記一導電型半導体基板の上面の所定の位置に形成され
   たゲート電極と、 前記ゲート電極により前記第一の反対導電型拡散層と電
   気的に接続される第二の反対導電型拡散層と、 前記第二の反対導電型拡散層と電気的に接続され、外部
   回路と電気的に接続される第二の導電膜とを具備するこ
   とを特徴とする半導体装置。
6. 【請求項６】 一導電型半導体基板に所定の深さを有す
   るトレンチを形成する工程と、 前記一導電型半導体基板の反対導電型不純物濃度が前記
   トレンチとの界面から離れるに従って薄くなるように前
   記トレンチの表面から前記一導電型半導体基板に向けて
   反対導電型不純物を拡散させる工程と、 全面に第一の絶縁膜を形成する工程と、 全面に第一の導電膜を形成する工程と、 前記第一の導電膜を前記トレンチの所定の深さまで除去
   する工程と、 前記第一の絶縁膜を前記トレンチの所定の深さまで除去
   する工程と、 前記トレンチの側面のうち前記第一の絶縁膜の上面から
   所定の高さまで第二の絶縁膜を形成する工程と、 前記トレンチのうち前記第一の導電膜の上面から所定の
   高さまで第二の導電膜を形成する工程と、 前記一導電型半導体基板の所定の位置に素子分離領域を
   形成する工程と、 前記一導電型半導体基板の上面に情報転送用トランジス
   タを形成する工程と、を具備することを特徴とする半導
   体装置の製造方法。
7. 【請求項７】 一導電型半導体基板の上面の所定の位置
   から所定の深さまで形成され、平滑化された表面を有す
   るトレンチと、 前記一導電型半導体基板内に拡散していて、前記トレン
   チとの界面から離れるに従って濃度が薄くなる反対導電
   型不純物と、 前記トレンチの底面から概略第一の高さまでの表面に形
   成された第一の絶縁膜と、 前記トレンチの側面であって、前記第一の絶縁膜の上面
   から第二の高さまでに形成された第二の絶縁膜と、 前記一導電型半導体基板の所定の位置に形成された素子
   分離領域と、 前記トレンチ内に形成された第一の導電膜と、 前記第一の導電膜と電気的に接続された第一の反対導電
   型拡散層と、 前記一導電型半導体基板の上面の所定の位置に形成され
   たゲート電極と、 前記ゲート電極により前記第一の反対導電型拡散層と電
   気的に接続される第二の反対導電型拡散層と、 前記第二の反対導電型拡散層と電気的に接続され、外部
   回路と電気的に接続される第二の導電膜とを具備するこ
   とを特徴とする半導体装置。
8. 【請求項８】 一導電型半導体基板に所定の深さを有す
   るトレンチを形成する工程と、 前記トレンチの表面を水素熱処理する工程と、 前記一導電型半導体基板の反対導電型不純物濃度が前記
   トレンチとの界面から離れるに従って薄くなるように前
   記トレンチの表面から前記一導電型半導体基板に向けて
   反対導電型不純物を拡散させる工程と、 全面に第一の絶縁膜を形成する工程と、 全面に第一の導電膜を形成する工程と、 前記第一の導電膜を前記トレンチの所定の深さまで除去
   する工程と、 前記第一の絶縁膜を前記トレンチの所定の深さまで除去
   する工程と、 前記トレンチの側面のうち前記第一の絶縁膜の上面から
   所定の高さまで第二の絶縁膜を形成する工程と、 前記トレンチのうち前記第一の導電膜の上面から所定の
   高さまで第二の導電膜を形成する工程と、 前記一導電型半導体基板の所定の位置に素子分離領域を
   形成する工程と、 前記一導電型半導体基板の上面に情報転送用トランジス
   タを形成する工程と、を具備することを特徴とする半導
   体装置の製造方法。
9. 【請求項９】 一導電型半導体基板の上面の所定の位置
   から所定の深さまで形成されたトレンチと、 前記トレンチの底面から概略第一の高さまでの表面に形
   成された第一の絶縁膜と、 前記トレンチの側面であって、前記第一の絶縁膜の上面
   から第二の高さまでに形成された第二の絶縁膜と、 前記一導電型半導体基板の所定の位置に形成された素子
   分離領域と、 前記トレンチ内に形成された第一の導電膜と、 前記第一の導電膜と電気的に接続された第一の反対導電
   型拡散層と、 前記一導電型半導体基板の上面の所定の位置に形成され
   たゲート電極と、 前記ゲート電極により前記第一の反対導電型拡散層と電
   気的に接続される第二の反対導電型拡散層と、 前記第二の反対導電型拡散層と電気的に接続され、外部
   回路と電気的に接続される第二の導電膜とを具備してい
   て、 前記一導電型半導体基板の一導電型不純物濃度は前記ト
   レンチから離れるほど濃くなることを特徴とする半導体
   装置。
10. 【請求項１０】 一導電型半導体基板に所定の深さを有
    するトレンチを形成する工程と、 前記トレンチの表面を水素熱処理して、前記一導電型半
    導体基板に含まれる一導電型不純物を外方拡散させる工
    程と、 全面に第一の絶縁膜を形成する工程と、 全面に第一の導電膜を形成する工程と、 前記第一の導電膜を前記トレンチの所定の深さまで除去
    する工程と、 前記第一の絶縁膜を前記トレンチの所定の深さまで除去
    する工程と、 前記トレンチの側面のうち前記第一の絶縁膜の上面から
    所定の高さまで第二の絶縁膜を形成する工程と、 前記トレンチのうち前記第一の導電膜の上面から所定の
    高さまで第二の導電膜を形成する工程と、 前記一導電型半導体基板の所定の位置に素子分離領域を
    形成する工程と、 前記一導電型半導体基板の上面に情報転送用トランジス
    タを形成する工程と、を具備することを特徴とする半導
    体装置の製造方法。
11. 【請求項１１】 一導電型半導体基板の上面の所定の位
    置から所定の深さまで形成され、平滑化された表面を有
    するトレンチと、 前記トレンチの底面から概略第一の高さまでの表面に形
    成された第一の絶縁膜と、 前記トレンチの側面であって、前記第一の絶縁膜の上面
    から第二の高さまでに形成された第二の絶縁膜と、 前記一導電型半導体基板の所定の位置に形成された素子
    分離領域と、 前記トレンチ内に形成された第一の導電膜と、 前記第一の導電膜と電気的に接続された第一の反対導電
    型拡散層と、 前記一導電型半導体基板の上面の所定の位置に形成され
    たゲート電極と、 前記ゲート電極により前記第一の反対導電型拡散層と電
    気的に接続される第二の反対導電型拡散層と、 前記第二の反対導電型拡散層と電気的に接続され、外部
    回路と電気的に接続される第二の導電膜とを具備してい
    て、 前記一導電型半導体基板の一導電型不純物濃度は前記ト
    レンチ付近で低くなっていることを特徴とする半導体装
    置。
12. 【請求項１２】 一導電型半導体基板の上面の所定の位
    置から所定の深さまで形成され、平滑化された表面を有
    するトレンチと、 前記トレンチの底面から概略第一の高さまでの表面に形
    成された第一の絶縁膜と、 前記一導電型半導体基板内であって、前記第一の絶縁膜
    に対抗する位置に形成された埋め込みプレートと、 前記トレンチの側面であって、前記第一の絶縁膜の上面
    から第二の高さまでに形成された第二の絶縁膜と、 前記一導電型半導体基板の所定の位置に形成された素子
    分離領域と、 前記トレンチ内に形成された第一の導電膜と、 前記第一の導電膜と電気的に接続された第一の反対導電
    型拡散層と、 前記一導電型半導体基板の上面の所定の位置に形成され
    たゲート電極と、 前記ゲート電極により前記第一の反対導電型拡散層と電
    気的に接続される第二の反対導電型拡散層と、 前記第二の反対導電型拡散層と電気的に接続され、外部
    回路と電気的に接続される第二の導電膜とを具備するこ
    とを特徴とする半導体装置。
13. 【請求項１３】 一導電型半導体基板に所定の深さを有
    するトレンチを形成する工程と、 前記トレンチの表面を水素熱処理する工程と、 前記トレンチの底面から所定の高さまでの表面から前記
    一導電型半導体基板に向けて反対導電型不純物を拡散さ
    せて埋め込みプレートを形成する工程と、 全面に第一の絶縁膜を形成する工程と、 全面に第一の導電膜を形成する工程と、 前記第一の導電膜を前記トレンチの所定の深さまで除去
    する工程と、 前記第一の絶縁膜を前記トレンチの所定の深さまで除去
    する工程と、 前記トレンチの側面のうち前記第一の絶縁膜の上面から
    所定の高さまで第二の絶縁膜を形成する工程と、 前記トレンチのうち前記第一の導電膜の上面から所定の
    高さまで第二の導電膜を形成する工程と、 前記一導電型半導体基板の所定の位置に素子分離領域を
    形成する工程と、 前記一導電型半導体基板の上面に情報転送用トランジス
    タを形成する工程と、を具備することを特徴とする半導
    体装置の製造方法。
14. 【請求項１４】 一導電型半導体基板の上面の所定の位
    置から所定の深さまで形成され、平滑化された表面を有
    するトレンチと、 前記トレンチの底面から概略第一の高さまでの表面に形
    成された第一の絶縁膜と、 前記トレンチの側面であって、前記第一の絶縁膜の上面
    から第二の高さまでに形成された第二の絶縁膜と、 前記一導電型半導体基板の所定の位置に形成された素子
    分離領域と、 前記トレンチ内に形成された第一の導電膜と、 前記第一の導電膜と電気的に接続された第一の反対導電
    型拡散層と、 前記一導電型半導体基板の上面の所定の位置に形成され
    たゲート電極と、 前記ゲート電極により前記第一の反対導電型拡散層と電
    気的に接続される第二の反対導電型拡散層と、 前記第二の反対導電型拡散層と電気的に接続され、外部
    回路と電気的に接続される第二の導電膜とを具備するこ
    とを特徴とする半導体装置。
15. 【請求項１５】 一導電型半導体基板に所定の深さを有
    するトレンチを形成する工程と、 前記トレンチの表面を水素熱処理する工程と、 全面に第一の絶縁膜を形成する工程と、 全面に第一の導電膜を形成する工程と、 前記第一の導電膜を前記トレンチの所定の深さまで除去
    する工程と、 前記第一の絶縁膜を前記トレンチの所定の深さまで除去
    する工程と、 前記トレンチの側面のうち前記第一の絶縁膜の上面から
    所定の高さまで第二の絶縁膜を形成する工程と、 前記トレンチのうち前記第一の導電膜の上面から所定の
    高さまで第二の導電膜を形成する工程と、 前記一導電型半導体基板の所定の位置に素子分離領域を
    形成する工程と、 前記一導電型半導体基板の上面に情報転送用トランジス
    タを形成する工程と、を具備することを特徴とする半導
    体装置の製造方法。
16. 【請求項１６】 前記一導電型半導体基板の底面から所
    定の高さまでの一導電型不純物濃度が前記所定の高さか
    ら上面までの一導電型不純物濃度よりも高濃度であるこ
    とを特徴とする請求項１、３、５、７、９、１１、１
    ３、１５記載の半導体装置。
17. 【請求項１７】 前記一導電型半導体基板の底面から所
    定の高さまでの一導電型不純物濃度が前記所定の高さか
    ら上面までの一導電型不純物濃度よりも高濃度であるこ
    とを特徴とする請求項２、４、６、８、１０、１２、１
    ４記載の半導体装置の製造方法。
18. 【請求項１８】 シリコン基板上に絶縁膜を形成した
    後、この絶縁膜および前記シリコン基板をエッチングす
    ることによりトレンチを形成する工程と、 所定の還元雰囲気でアニールする工程とを備えているこ
    とを特徴とする半導体装置の製造方法。
19. 【請求項１９】 シリコン基板上に絶縁膜を形成した
    後、この絶縁膜および前記シリコン基板をエッチングす
    ることによりトレンチを形成する工程と、 前記シリコン基板上に残存している前記絶縁膜の側部を
    エッチングすることにより前記トレンチの上側の角部近
    傍の前記シリコン基板の表面を露出させる工程と、 所定の還元雰囲気でアニールする工程とを備えているこ
    とを特徴とする半導体装置の製造方法。
20. 【請求項２０】 シリコン基板上に第１の絶縁膜を形成
    した後、この第1 の絶縁膜および前記シリコン基板をエ
    ッチングすることによりトレンチを形成する工程と、 前記トレンチを埋込むように基板全面に第２の絶縁膜を
    堆積した後、前記第１の絶縁膜の表面が露出するまで前
    記第２の絶縁膜をエッチングする工程と、 露出している前記第１の絶縁膜を除去する工程と、 所定の還元雰囲気でアニールする工程とを備えているこ
    とを特徴とする半導体装置の製造方法。
21. 【請求項２１】 シリコン基板をエッチングすることに
    よりトレンチを形成する工程と、 前記トレンチを埋込むように基板全面に絶縁膜を堆積し
    た後、前記シリコン基板の表面が露出するまで前記絶縁
    膜をエッチングする工程と、 所定の還元雰囲気でアニールする工程とを備えているこ
    とを特徴とする半導体装置の製造方法。
22. 【請求項２２】 前記還元雰囲気は圧力が大気圧より低
    く、温度が９００℃〜１１００℃の範囲の温度であっ
    て、水素濃度が１００％の雰囲気であることを特徴とす
    る請求項１８乃至２１のいずれかに記載の半導体装置の
    製造方法。