JP2007115980A

JP2007115980A - 半導体装置及びその製造方法

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Publication number: JP2007115980A
Application number: JP2005307304A
Authority: JP
Inventors: Toshiyuki Morita; 敏行森田; Takeshi Nishioka; 岳西岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-10-21
Filing date: 2005-10-21
Publication date: 2007-05-10
Also published as: US7521803B2; CN1953171A; US20070099394A1; CN100477200C

Abstract

【課題】初期電気特性の向上及びストレスマイグレーション信頼性の向上を両立させた半導体装置及びそのような半導体装置を製造することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板上に形成された層間絶縁膜２と、層間絶縁膜２上に形成された層間絶縁膜と、層間絶縁膜２内に形成され、プラグ接続部３ａを有する配線３と、層間絶縁膜内に形成され、プラグ接続部３ａに接続されたビアプラグと、層間絶縁膜２内かつプラグ接続部３ａの近傍に形成された複数の第１のダミー配線４と、層間絶縁膜２内かつプラグ接続部３ａを除く配線３の部分の近傍に形成され、第１のダミー配線４より小さい幅及び第１のダミー配線４より大きい１つのダミー配線の単位当たりのパターン被覆率の少なくともいずれかを有する複数の第２のダミー配線５とを備えている。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関する。

近年、半導体装置の配線としては、配線抵抗の低減や、配線不良の原因となるエレクトロマイグレーション（ＥＭ）及びストレスマイグレーション（ＳＭ）等のマイグレーションの耐性向上のために、Ａｌの代わりにＣｕが用いられている。

Ｃｕは、ＡｌのようなＲＩＥ（反応性イオンエッチング）による加工が困難であるため、Ｃｕで配線を形成するには、絶縁膜の表面に予め溝やホールを形成しておき、溝やホールにＣｕが埋め込まれるように絶縁膜上にＣｕ膜を形成し、その後化学的機械的研磨により不要なＣｕ膜を除去して配線を形成するダマシン法が用いられている。

ダマシン法におけるＣｕ膜の形成方法としては、電解めっき法が広く用いられている。電解めっきに使用されるめっき液には、例えばＣｕイオンの他、埋め込み性を向上するため及びＣｕ膜表面の平坦性を実現するために、アクセラレーター、サプレッサー、及びレベラー等の添加剤が所定量混入されている。この添加剤は、不純物としてＣｕ膜内に取り込まれる。

しかしながら、Ｃｕ膜中の不純物濃度が高い場合には、不純物が熱処理後に析出することにより、配線中にボイドが発生するおそれがある。ここで、上層のビアプラグやコンタクトプラグの直下の箇所にボイドが形成されると、ビアプラグやコンタクトプラグとの導通不良を引き起こし、初期電気特性不良となるおそれがある。

一方、Ｃｕ膜中の不純物濃度が低い場合には、Ｃｕ膜の結晶構造が揃っているためにマイクロボイドの拡散が速く、ストレスマイグレーション（ＳＭ）信頼性が大幅に低下してしまう。

なお、上層のビアホールを囲むように下層の配線内に絶縁材からなるダミーパターンを形成して、ビアホールの直下の箇所に発生するボイドを抑制する技術が開示されている（特許文献１参照）。
特開２００４−３２７６６６号公報

本発明は、上記課題を解決するためになされたものである。即ち、本発明は、初期電気特性の向上及びストレスマイグレーション信頼性の向上を両立させた半導体装置及びそのような半導体装置を製造することができる半導体装置の製造方法を提供することを目的とする。

本発明の一の態様によれば、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第１の絶縁膜内に形成され、プラグ接続部を有する配線と、前記第２の絶縁膜内に形成され、前記配線の前記プラグ接続部に接続されたプラグと、前記第１の絶縁膜内かつ前記プラグ接続部の近傍に形成された複数の第１のダミー配線と、前記第１の絶縁膜内かつ前記プラグ接続部を除く前記配線の部分の近傍に形成され、前記第１のダミー配線より小さい幅及び前記第１のダミー配線より大きい１つのダミー配線の単位当たりのパターン被覆率の少なくともいずれかを有する複数の第２のダミー配線とを具備することを特徴とする半導体装置が提供される。

本発明の他の態様によれば、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第１の絶縁膜内に形成され、プラグ接続部を有する配線と、前記第２の絶縁膜内に形成され、前記配線の前記プラグ接続部に接続されたプラグと、前記第１の絶縁膜内であって、前記プラグ接続部における前記プラグが接続された領域の中心から前記配線の幅の半分の長さに０．５μｍ以上を加えた長さの領域外かつ前記配線の近傍に形成され、０．５μｍ以下の幅及び２５％以上のパターン被覆率を有する複数のダミー配線とを具備することを特徴とする半導体装置が提供される。

本発明の一及び他の態様によれば、初期電気特性の向上及びストレスマイグレーション信頼性の向上を両立させた半導体装置を提供することができる。

（第１の実施の形態）
以下、図面を参照しながら第１の実施の形態を説明する。図１は本実施の形態に係る半導体装置の模式的な縦断面図であり、図２は本実施の形態に係る半導体装置の模式的な横断面図であり、図３（ａ）及び図３（ｂ）は本実施の形態に係る他の半導体装置の模式的な横断面図である。

図１に示されるように、半導体装置は、例えばトランジスタ等の能動素子（図示せず）及び酸化膜（図示せず）を有する半導体基板１を備えており、半導体基板１上には、第１の絶縁膜としての層間絶縁膜２が形成されている。

層間絶縁膜２としては、例えば、低誘電率絶縁膜（ｌｏｗ−ｋ膜）、或いはＳｉＯ_２膜等が挙げられる。低誘電率絶縁膜としては、例えば、有機Ｓｉ酸化膜、有機樹脂膜、或いはポーラスＳｉ酸化膜等が挙げられる。

層間絶縁膜２内には、第１層配線３、複数の第１のダミー配線４、及び複数の第２のダミー配線５が互いにほぼ同一平面となるように形成されている。なお、第１層配線３は、実配線として機能するが、第１のダミー配線４及び第２のダミー配線５は実配線としては機能しない。

第１層配線３等は、配線層６と、配線層６の側面及び底面を覆うバリアメタル膜７とからそれぞれ構成されている。配線層６の構成材料としては、例えばＣｕ、Ａｇ、Ａｕ等の金属材料が挙げられ、バリアメタル膜７の構成材料としては、例えばＴａ、Ｔｉ、ＴａＮ、ＴｉＮ、ＮｂＮ、ＷＮ、或いはＶＮ等の導電性材料が挙げられる。なお、これらの材料を積層したものからバリアメタル膜７を形成してもよい。

第１層配線３は、後述するビアプラグ１０と接続された領域Ａ（以下、この領域を「ビアプラグ接続領域」と称する。）を含むビアプラグ接続部３ａと、ビアプラグ接続部３ａを除く第１層配線３の部分であるビアプラグ非接続部３ｂとから構成されている。

ビアプラグ接続部３ａは、ビアプラグ非接続部３ｂより不純物濃度が低くなっている。なお、ここでいう「不純物」とは、Ｃ、Ｏ、Ｓ、Ｃｌ、及びＮの少なくともいずれかを有する物質をいうものとする。第１層配線３の幅は、０．３μｍ以上であることが好ましい。

第１のダミー配線４は、図２に示されるようにビアプラグ接続部３ａの近傍に形成されている。具体的には、第１のダミー配線４は、ビアプラグ接続部３ａの近傍に位置する第１の領域Ｂに形成されている。第１の領域Ｂは、ビアプラグ接続領域Ａの中心から第１層配線３の幅の半分の長さに０．５μｍ以上を加えた長さの領域である。第１のダミー配線４の幅は２〜３μｍ程度となっており、第１のダミー配線４のパターン被覆率は２５〜５０％程度となっている。

第２のダミー配線５は、ビアプラグ非接続部３ｂの近傍に形成されている。具体的には、第２のダミー配線５は、第１の領域Ｂ外かつビアプラグ非接続部３ｂから０．５μｍ未満内の範囲を含む近傍に位置する第２の領域Ｃに形成されている。なお、図示されていないが、第１の領域Ｂ外かつ第２の領域Ｃ外の領域にも第２のダミー配線５が形成されている。

第２のダミー配線５は、第１のダミー配線４の幅より小さい幅及び第１のダミー配線４のパターン被覆率より大きいパターン被覆率の少なくともいずれかを有している。ここで、本実施の形態のダミー配線のパターン被覆率とは、１つのダミー配線の単位当たりにおけるダミー配線のパターン被覆率を意味している。具体的には、第１のダミー配線４のパターン被覆率とは領域Ｄの面積に対する１つの第１のダミー配線４の占有面積の割合を意味し、第２のダミー配線５のパターン被覆率とは領域Ｅの面積に対する１つの第２のダミー配線５の占有面積の割合を意味している。

第２のダミー配線５の幅は、０．５μｍ以下が好ましく、０．０１μｍ以上０．３μｍ以下がより好ましい。また、第２のダミー配線５のパターン被覆率は、２５％以上が好ましい。さらに、第２のダミー配線５のパターン被覆率は、第２のダミー配線５形成後における層間絶縁膜２表面の平坦性を得るうえで、２５％以上７０％以下がより好ましい。

図２においては、第２のダミー配線５の幅が第１のダミー配線４の幅より小さく、かつ第２のダミー配線５のパターン被覆率が第１のダミー配線４のパターン被覆率より大きいものが示されているが、第２のダミー配線５の幅が第１のダミー配線４の幅より小さい場合であれば、図３（ａ）に示されるように第２のダミー配線５のパターン被覆率は第１のダミー配線４のパターン被覆率以下となっていてもよい。また、第２のダミー配線５のパターン被覆率が第１のダミー配線４のパターン被覆率より大きい場合であれば、図３（ｂ）に示されるように第２のダミー配線５の幅は第１のダミー配線４の幅以上となっていてもよい。

なお、図３（ａ）においては、例えば、第１のダミー配線４は、大きさが１μｍ角程度及びパターン被覆率が２５％程度となっているとともに、第２のダミー配線５は、大きさが０．３μｍ角程度及びパターン被覆率が２５％程度となっている。

また、図３（ｂ）においては、例えば、第１のダミー配線４は、大きさが０．３μｍ角程度及びパターン被覆率が２０％程度となっているとともに、第２のダミー配線５は、大きさが０．３μｍ角程度及びパターン被覆率が５０％程度となっている。

層間絶縁膜２上には、キャップ絶縁膜８が形成されている。キャップ絶縁膜８の構成材料としては、例えば、ＳｉＣ、ＳｉＯ_２、或いはＳｉ_３Ｎ_４等が挙げられる。

キャップ絶縁膜８上には、第２の絶縁膜としての層間絶縁膜９が形成されている。層間絶縁膜９の構成材料としては、層間絶縁膜２の構成材料と同様のものが挙げられる。

層間絶縁膜９内には、ビアプラグ１０及び第２層配線１１が形成されている。ビアプラグ１０はビアプラグ接続領域Ａにおける第１層配線３の直上に位置しており、第１層配線３のビアプラグ接続部３ａに接続されている。第２層配線１１はビアプラグ１０を介して第１層配線３に電気的に接続されている。

ビアプラグ１０等は、配線層１２と、配線層１２の側面及び底面を覆うバリアメタル膜１３とからそれぞれ構成されている。配線層１２の構成材料としては配線層６の構成材料と同様のものが挙げられ、バリアメタル膜１３の構成材料としてはバリアメタル膜７の構成材料と同様のものが挙げられる。

層間絶縁膜９上には、キャップ絶縁膜１４が形成されている。キャップ絶縁膜１４の構成材料としては、キャップ絶縁膜８の構成材料と同様のものが挙げられる。なお、図１に示される半導体装置はパッシベーション膜や電極パッド等を省略している。

このような半導体装置は、以下の方法により作製することができる。図４（ａ）〜図８（ｃ）は本実施の形態に係る半導体装置の製造工程を模式的に示した工程縦断面図であり、図９は本実施の形態に係る半導体装置の製造工程を模式的に示した工程平面図である。

まず、図４（ａ）に示されるように例えば半導体基板１上に、例えばＣＶＤ法（Chemical Vapor Deposition）或いは塗布法により層間絶縁膜２を形成する。

層間絶縁膜２を形成した後、図４（ｂ）に示されるようにフォトリソグラフィー及び反応性イオンエッチング（ＲＩＥ）により層間絶縁膜２に配線溝２ａ、複数の第１のダミー配線溝２ｂ、複数の第２のダミー配線溝２ｃ等を形成する。

図９に示されるように、配線溝２ａはビアプラグ１０と接続するための領域Ｆ（以下、この領域を「ビアプラグ接続予定領域」と称する。）を含む位置に形成される。配線溝２ａの幅は、０．３μｍ以上であることが好ましい。０．３μｍ以上が好ましいとしたのは、０．３μｍ未満であると、配線溝２ａ自身で成膜速度が決まってしまい、第２のダミー配線溝２ｃを形成した場合であっても、ビアプラグ非接続部３ｂとなる後述するめっき膜１６の部分の成膜速度が低下しないおそれがあるからである。

第１のダミー配線溝２ｂは、ビアプラグ接続領域Ｆの中心から配線溝２ａの幅の半分の長さに０．５μｍ以上を加えた範囲である第１の領域Ｂに形成されている。なお、第１の領域Ｂは、最大でもビアプラグ接続領域Ｆの中心から配線溝２ａの幅の半分の長さに２００μｍを加えた範囲内とすることが好ましい。この理由は、２００μｍを超えた範囲では、たとえダミー配線溝が密に配置されていても、もはやビアプラグ接続部３ａとなる後述するめっき膜１６の部分の成膜速度に及ぶ影響は小さいからである。第１のダミー配線溝２ｂの幅は２〜３μｍ程度となっており、第１のダミー配線溝２ｂのパターン開口率は２５〜５０％程度となっている。

第２のダミー配線溝２ｃは、第２の領域Ｃに形成されている。第２のダミー配線溝２ｃは、第１のダミー配線溝２ｂの幅より小さい幅及び第１のダミー配線溝２ｂのパターン開口率より大きいパターン開口率の少なくともいずれかを有している。ここで、本実施の形態のダミー配線溝のパターン開口率とは、１つのダミー配線溝の単位当たりにおけるダミー配線溝のパターン開口率を意味している。具体的には、第１のダミー配線溝２ｂのパターン開口率とは領域Ｄの面積に対する１つの第１のダミー配線溝２ｂの占有面積の割合を意味し、第２のダミー配線溝２ｃのパターン開口率とは領域Ｅの面積に対する１つの第２のダミー配線溝２ｃの占有面積の割合を意味している。なお、第１のダミー配線溝２ｂ等内に後述するようにめっき膜１６を埋め込んで第１のダミー配線４等を形成するので、パターン開口率とパターン被覆率はほぼ同義である。

第２のダミー配線溝２ｃの幅は、０．５μｍ以下が好ましく、０．０１μｍ以上０．３μｍ以下がより好ましい。また、第２のダミー配線溝２ｃのパターン開口率は、２５％以上が好ましく、さらに２５％以上７０％以下がより好ましい。

配線溝２ａ等を形成するには、まず、層間絶縁膜２上に第１層配線３のパターンが転写されたレジストパターンを形成し、このレジストパターンをマスクとして、ＲＩＥにより層間絶縁膜２をエッチングし、層間絶縁膜２に配線溝２ａ等を形成する。層間絶縁膜２に配線溝２ａ等を形成した後、アッシング等によりレジストパターンを除去する。

配線溝２ａ等を形成した後、図４（ｃ）に示されるように層間絶縁膜２上に、例えばスパッタ法或いはＣＶＤ法によりバリアメタル膜７を形成する。バリアメタル膜７を形成した後、図５（ａ）に示されるようにバリアメタル膜７上に、例えばスパッタ法により電解めっき時に電流を流すためのシード膜１５を形成する。シード膜１５の構成材料としては、例えばＣｕ、Ａｇ、Ａｕ等の金属材料が挙げられる。

シード膜１５を形成した後、図５（ｂ）に示されるようにシード膜１５上に電解めっき法によりめっき膜１６を形成する。めっき膜１６の構成材料としては、例えばＣｕ、Ａｇ、Ａｕ等の金属材料が挙げられる。なお、電解めっき時に使用されるめっき液には、例えばＣｕイオンのような金属イオンの他、アクセラレーター、サプレッサー、及びレベラー等の添加剤が所定量混入している。

めっき膜１６を形成した後、めっき膜１６が形成された半導体基板１に熱処理（アニール）を施し、シード膜１５及びめっき膜１６の結晶を成長させて、図５（ｃ）に示されるように配線膜６を形成する。

配線膜６を形成した後、例えば化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）により研磨して、図６（ａ）に示されるように配線溝２ａ、第１のダミー配線溝２ｂ、及び第２のダミー配線溝２ｃ内に存在する配線膜６及びバリアメタル膜７がそれぞれ残るように層間絶縁膜２上の不要な配線膜６及びバリアメタル膜７をそれぞれ除去する。

これにより、配線溝２ａ内に第１層配線３が形成され、第１のダミー配線溝２ｂ内に第１のダミー配線４が形成され、第２のダミー配線溝２ｃ内に第２のダミー配線５が形成される。

第１層配線３等を形成した後、図６（ｂ）に示されるように層間絶縁膜２上に、例えばＣＶＤ法によりキャップ絶縁膜８を形成する。

キャップ絶縁膜８を形成した後、図６（ｃ）に示されるようにキャップ絶縁膜８上に、例えばＣＶＤ法（Chemical Vapor Deposition）或いは塗布法により層間絶縁膜９を形成する。

層間絶縁膜９を形成した後、図７（ａ）に示されるようにフォトリソグラフィー及び反応性イオンエッチング（ＲＩＥ）により層間絶縁膜９にビアホール９ａ、配線溝９ｂ等を形成する。

ビアホール９ａはビアプラグ接続予定領域Ｆの直上に形成され、配線溝９ｂはビアホール９ａと連通している。なお、ビアホール９ａは、キャップ絶縁膜８を貫通するように形成される。

ビアホール９ａ等を形成した後、図７（ｂ）に示されるように層間絶縁膜９上に、例えばスパッタ法或いはＣＶＤ法によりバリアメタル膜１３を形成する。バリアメタル膜１３を形成した後、図７（ｃ）に示されるようにバリアメタル膜１３上に、例えばスパッタ法により電解めっき時に電流を流すためのシード膜１７を形成する。

シード膜１７を形成した後、図８（ａ）に示されるようにシード膜１７上に、電解めっき法によりめっき膜１８を形成する。

めっき膜１８を形成した後、めっき膜１８が形成された半導体基板１に熱処理（アニール）を施し、シード膜１７及びめっき膜１８の結晶を成長させて、図８（ｂ）に示されるように配線膜１２を形成する。

配線膜１２を形成した後、図８（ｃ）に示されるように例えば化学的機械的研磨により研磨して、ビアホール９ａ及び配線溝９ｂ内に存在する配線膜１２及びバリアメタル膜１３がそれぞれ残るように層間絶縁膜９上の不要な配線膜１２及びバリアメタル膜１３をそれぞれ除去する。

これにより、ビアホール９ａ内にビアプラグ接続領域Ａにおいて第１層配線３に接続されたビアプラグ１０が形成され、配線溝９ｂ内にビアプラグ１０を介して第１層配線３に電気的に接続された第２層配線１１が形成される。

ビアプラグ１０等を形成した後、層間絶縁膜１０上に、例えばＣＶＤ法によりキャップ絶縁膜１４を形成する。これにより、図１に示される半導体装置が形成される。

上記では、フォトリソグラフィーにより第１層配線３等のパターンが転写されたレジストパターンを形成し、ＲＩＥによりこのレジストパターンをマスクとして層間絶縁膜２をエッチングして、層間絶縁膜２に配線溝２ａ等を形成しているが、このレジストパターンは、例えば以下の方法により作製された描画データに基づいて形成することが可能である。なお、以下で説明する第１層配線３等は仮想のものであり、実際に層間絶縁膜２に形成されているわけではない。図１０は本実施の形態に係る描画データの作製方法の流れを示したフローチャートであり、図１１（ａ）〜図１３（ｂ）は本実施の形態に係る描画データ作製状態を模式的に示した図である。

まず、図１０及び図１１（ａ）に示されるようにデータベースから第１層配線３の設計レイアウトを取得し、第１層配線３をレイアウトする（Ｓ１００）。その後、第１層配線３のパターン被覆率を算出する（Ｓ１０１）。

次に、第２のダミー配線５の幅及びパターン被覆率等の条件を設定し（Ｓ１０２）、設定された条件に基づいて、第１層配線３のレイアウト上で図１１（ｂ）に示されるように第１層配線３を除いた領域の全面に第２のダミー配線５を発生させる（Ｓ１０３）。なお、第１層配線３を除いた領域の全面に第２のダミー配線５を発生させるので、当然ながら第２の領域Ｃのみならず第１の領域Ｂにも第２のダミー配線５が存在している。

続いて、図１２（ａ）に示されるようにデータベースからビアプラグ１０の設計レイアウトを取得し、第１層配線３のビアプラグ接続部３ａ上にビアプラグ１０をレイアウトする（Ｓ１０４）。

その後、図１２（ｂ）に示されるように第１の領域Ｂを設定し（Ｓ１０５）、そして、図１３（ａ）に示されるように第１の領域Ｂに存在する第２のダミー配線５を削除する（Ｓ１０６）。これにより、第２のダミー配線５がレイアウトされる。

最後に、第１のダミー配線４の幅及びパターン被覆率等の条件を設定し（Ｓ１０７）、設定された条件に基づいて、図１３（ｂ）に示されるように第１の領域Ｂに第１のダミー配線４を発生させる（Ｓ１０８）。これにより、第１のダミー配線４がレイアウトされる。

めっき膜の成膜速度とめっき膜中の不純物濃度とは密接な関係にある。具体的には、図１４は本実施の形態に係るめっき膜の成膜速度とめっき膜中の不純物濃度との関係を示したグラフであるが、図１４のグラフに示されるようにめっき膜の成膜速度が低いほどめっき膜中の不純物濃度は高くなる。従って、めっき膜中の不純物濃度を低くしたい部分においてはめっき膜の成膜速度を高くし、不純物濃度を高くしたい部分においてはめっき膜の成膜速度を低くすることにより、めっき膜中の不純物濃度を部分的にコントロールすることができる。

ここで、めっき膜の成膜速度は、配線溝の近傍にダミー配線溝を形成することにより低下させることができる。即ち、めっきを施す際に配線溝の側壁のみならずダミー配線溝の側壁にも成膜活性化エネルギーを低下させて、成膜を促進させる添加剤が付着するので、ダミー配線溝内における電気的抵抗が低下し、電流が多く供給される。従って、めっきを施す際に供給される電流が一定の場合には、配線溝の近傍にダミー配線溝を形成すると、配線溝内に供給される電流が少なくなるので、配線溝内におけるめっき膜の成膜速度は低下する。

配線溝の近傍にダミー配線溝を形成する場合、ダミー配線溝の大きさにより、成膜速度が変化する。即ち、上記したように添加剤はダミー配線溝の側壁に付着するので、ダミー配線溝の側壁面積が大きいほど、配線溝内におけるめっき膜の成膜速度は低下する。ここで、ダミー配線溝の側壁面積は、ダミー配線溝の幅を小さくするほど、またダミー配線溝を密に配置するほど全体として大きくなり、配線溝内におけるめっき膜の成膜速度をより低下させることができる。

これらのことから、第１の領域Ｂに第１のダミー配線溝２ｂを形成した状態でめっき膜１６を形成すると、ビアプラグ接続部３ａとなる配線溝２ａ内の部分においては比較的高い成膜速度でめっき膜１６が形成されるので、この部分においては低い不純物濃度を有するめっき膜１６を形成することができる。一方、第２の領域Ｃに第１のダミー配線溝２ｂの幅より小さい幅及び第１のダミー配線溝２ｂのパターン開口率より大きいパターン開口率の少なくともいずれかを有する第２のダミー配線溝２ｃを形成した状態でめっき膜１６を形成すると、ビアプラグ非接続部３ｂとなる配線溝２ａ内の部分においては低い成膜速度でめっき膜１６が形成されるので、この部分においては高い不純物濃度を有するめっき膜１６を形成することができる。これにより、本実施の形態では、初期電気特性の向上及びストレスマイグレーション信頼性の向上を両立させることができるという効果が得られる。

近年、層間絶縁膜のポーラス化や薄膜化を行い、層間絶縁膜の比誘電率を低下させている。しかしながら、層間絶縁膜のポーラス化等を行うと、層間絶縁膜の機械的強度が低下してしまう。これに対し、本実施の形態では、第１の領域Ｂに幅が０．５μｍを超えるか、或いはパターン被覆率が２５％未満である第１のダミー配線４を形成しているので、層間絶縁膜２表面における金属被覆率を高めることができ、層間絶縁膜２の機械的強度の低下を抑制することができる。ただし、第１のダミー配線４形成後における層間絶縁膜２表面の平坦性を得ることを考慮すると、第１のダミー配線４の幅は、１００μｍ以下とすることが好ましい。

さらに、本実施の形態では、第１の領域Ｂ外かつ第２の領域Ｃ外の領域にも第２のダミー配線５を形成しているので、層間絶縁膜２表面における金属被覆率をより高めることができ、層間絶縁膜２の機械的強度の低下をより抑制することができる。なお、第１の領域Ｂ外かつ第２の領域Ｃ外の領域に第２のダミー配線５を形成しなくともよく、また第１の領域Ｂ外かつ第２の領域Ｃ外の領域には第２のダミー配線５とは異なる幅やパターン被覆率を有するダミー配線を形成してもよい。

（実験例）
以下、実験例について説明する。本実験例では、配線溝の近傍にダミー配線溝を形成した状態で、めっき膜を形成した場合における配線の初期不良率とストレスマイグレーション不良率を調べた。また、ビアプラグ接続領域とビアプラグ非接続部において、配線中の様子を観察した。

実験例１〜３では、幅が５μｍ及び深さが２５０ｎｍの第１層配線と、幅が０．１８μｍ及び深さが３００ｎｍの第２層配線とを、径が０．１μｍのビアプラグで接続した構造の試料を使用した。

このような構造の試料は、上記実施の形態とほぼ同様の製造方法により作製された。具体的には、能動素子を有するＳｉ基板（半導体基板）に酸化膜を２０ｎｍ形成した後、ＣＶＤ法によりＳｉＯＣ系の低誘電率絶縁膜（層間絶縁膜）を３００ｎｍ形成した。次いで、フォトリソグラフィー工程及びＲＩＥ工程により、幅が５μｍ及び深さが２５０ｎｍの配線溝と、ダミー配線溝を形成した。続いて、ロングスロースパッタ法（ＬＴＳ）によりＴａ膜（バリアメタル膜）を３０ｎｍ、Ｃｕ膜（シード膜）を８０ｎｍ形成した。その後、電解めっき法によりＣｕ膜（めっき膜）を８００ｎｍ形成し、１５０℃で３０分熱処理を行い、さらにＣＭＰにより研磨して幅が５μｍ及び深さが２５０ｎｍの第１層配線、及びダミー配線を形成した。さらに、プラズマＣＶＤ法によりＳｉＣ膜（キャップ膜）を５０ｎｍ形成し、ＳｉＯＣ膜（層間絶縁膜）を８００ｎｍ形成した。次いで、フォトリソグラフィー工程及びＲＩＥ工程により、径が０．１μｍのビアホールと、幅が０．１８μｍ及び深さが３００ｎｍの配線溝を形成した。続いて、ロングスロースパッタ法（ＬＴＳ）によりＴａ膜（バリアメタル膜）を２０ｎｍ、Ｃｕ膜（シード膜）を８０ｎｍ形成した。その後、電解めっき法によりＣｕ膜（めっき膜）を８００ｎｍ形成し、１５０℃で３０分熱処理を行い、さらにＣＭＰにより研磨して、径が０．１μｍのビアプラグ、及び幅が０．１８μｍ及び深さが３００ｎｍの第２層配線を形成した。次いで、プラズマＣＶＤ法によりＳｉＣ膜（キャップ膜）を７０ｎｍ形成し、その後、ｄ−ＴＥＯＳ（パッシベーション膜）を６００ｎｍ及びｐ−ＳｉＮ（パッシベーション膜）を４００ｎｍ形成した。最後に、Ａｌパッド工程を行い、Ｃｕを大気に触れさせないように電極パッドを表面に形成した。

ここで、実験例１で使用した試料には、第１の領域に３μｍ角のダミー配線が１μｍ間隔で形成され、かつ第２の領域に０．１μｍ角のダミー配線が０．１μｍ間隔で形成されていた。実験例２で使用した試料には、第１の領域及び第２の領域に３μｍ角のダミー配線が１μｍ間隔で形成されていた。実験例３で使用した試料には、第１の領域及び第２の領域に０．１μｍ角のダミー配線が０．１μｍ間隔で形成されていた。

実験例１〜３の試料をそれぞれ複数用意して、まず、初期不良を確認するために配線の電気抵抗値を測定した。そして、測定された電気抵抗値が所定値以上のものを初期不良とみなし、実験例毎に試料数に対する初期不良とみなされた試料数の百分率を初期不良率とした。

また、ストレスマイグレーション不良を確認するためにストレスマイグレーション加速試験を実施した。ストレスマイグレーション加速試験は、試料を２３０℃で８００時間放置することにより行われた。そして、ストレスマイグレーション加速試験後の電気抵抗値がストレスマイグレーション加速試験前の電気抵抗値に対して１０％上昇したものをストレスマイグレーション不良とみなした。ここで、ストレスマイグレーション加速試験を実施した試料は初期不良とみなされた試料を除いたものであり、実験例毎に初期不良を除いた試料に対するストレスマイグレーション不良とみなされた試料数の百分率をストレスマイグレーション不良率とした。

さらに、ストレスマイグレーション加速試験前において、ビアプラグ接続領域とビアプラグ非接続部における第１層配線の断面を、デュアルビーム装置（ＦＩＢ−ＳＥＭ）によりそれぞれ観察した。

以下、表１を参照しながら実験結果について述べる。

表１に示されるように、実験例２においては、初期不良率は０％であり、ビアプラグ接続領域ではマイクロボイドは確認されなかった。また、実験例２においては、ストレスマイグレーション不良率が４０％であり、ビアプラグ非接続部ではマイクロボイドが確認された。これらは、第１の領域及び第２の領域に比較的大きいダミー配線溝を形成した状態で、めっき膜を形成したので、ビアプラグ接続部となる部分及びビアプラグ非接続部となる部分のめっき膜の成膜速度が高く、これらの部分のめっき膜中の不純物が少なかったために生じたものと考えられる。

実験例３においては、初期不良率が４％であり、ビアプラグ接続領域ではマイクロボイドが確認された。また、実験例３においては、ビアプラグ非接続部ではマイクロボイドが確認されたが、ストレスマイグレーション不良率は１％であった。これらは、第１の領域及び第２の領域に比較的小さいダミー配線溝を形成した状態で、めっき膜を形成したので、ビアプラグ接続部となる部分及びビアプラグ非接続部となる部分のめっき膜の成膜速度が低く、これらの部分のめっき膜中の不純物が多かったために生じたものと考えられる。

これに対し、実験例１においては、初期不良率は０％であり、ビアプラグ接続領域ではマイクロボイドは確認されなかった。これは、第１の領域に比較的大きいダミー配線溝を形成した状態で、めっき膜を形成したので、ビアプラグ接続部となる部分のめっき膜の成膜速度が高く、この部分のめっき膜中の不純物が少なかったために生じたものと考えられる。

また、実験例１においては、ビアプラグ非接続部ではマイクロボイドが確認されたが、ストレスマイグレーション不良率は１％であった。これは、第２の領域に比較的小さいダミー配線溝を形成した状態で、めっき膜を形成したので、ビアプラグ非接続部となる部分のめっき膜の成膜速度が低く、この部分のめっき膜中の不純物が多かったために生じたものと考えられる。

なお、第１の領域及び第２の領域に図３（ａ）及び図３（ｂ）に示されるような大きさ及びパターン被覆率を有するダミー配線を形成した場合にも、実験例１とほぼ同様の結果が得られた。

（第２の実施の形態）
以下、図面を参照しながら第２の実施の形態を説明する。本実施の形態では、第１の領域にダミー配線を配置しない例について説明する。なお、第１の実施の形態と同様の部材においては同じ符号を付しており、第１の実施の形態で説明した内容と重複する内容については説明を省略する。図１５は本実施の形態に係る半導体装置の模式的な縦断面図であり、図１６は本実施の形態に係る半導体装置の模式的な横断面図である。

図１５及び図１６に示されるように本実施の形態では、第２の領域Ｃには幅が０．５μｍ以下でパターン被覆率が２５％以上である複数のダミー配線２５が形成されているが、第１の領域Ｂにはダミー配線２５は形成されていない。なお、第１の領域Ｂには、ダミー配線２５のみならずそれ以外のダミー配線も形成されていない。ダミー配線２５の幅、及びダミー配線２５のパターン被覆率は、図２に示した第２のダミー配線５の幅、及び第２のダミー配線５のパターン被覆率と同様となっている。なお、本実施の形態に係るパターン被覆率は、第１の実施の形態に係るパターン被覆率と同義である。

このような半導体装置は、以下の方法により作製することができる。図１７は本実施の形態に係る半導体装置の製造工程を模式的に示した工程平面図である。なお、第１層配線を形成した後のプロセスについては、第１の実施の形態と同様であるので、説明を省略する。

半導体基板１上に例えばＣＶＤ法等により層間絶縁膜２を形成し、その後、図１７に示されるようにフォトリソグラフィ等により層間絶縁膜２に配線溝２ａ、ダミー配線溝２ｄ等を形成する。

配線溝２ａはビアプラグ接続予定領域Ｆを含む位置に形成されている。ダミー配線溝２ｄは第２の領域Ｃに形成されている。ダミー配線溝２ｄの幅、及びダミー配線溝２ｄのパターン開口率は、図９に示した第２のダミー配線溝２ｃの幅、及び第２のダミー配線溝２ｃのパターン開口率と同様となっている。なお、本実施の形態に係るパターン開口率は、第１の実施の形態に係るパターン開口率と同義である。

配線溝２ａ等を形成した後、層間絶縁膜２上に例えばスパッタ法等によりバリアメタル膜７を形成し、その後、バリアメタル膜７上に例えばスパッタ法によりシード膜１５を形成する。

シード膜１５を形成した後、シード膜１５上に電解めっき法によりめっき膜１６を形成し、半導体基板１に熱処理（アニール）を施し、配線膜６を形成する。その後、ＣＭＰにより研磨して、層間絶縁膜２上の不要な配線膜６及びバリアメタル膜７をそれぞれ除去する。これにより、配線溝２ａ内に第１層配線３が形成され、ダミー配線溝２ｄ内にダミー配線２５が形成される。

本実施の形態では、第１の領域Ｂにダミー配線溝２ｄ等のダミー配線溝を形成せずに、かつ第２の領域Ｃにダミー配線溝２ｄを形成して、めっき膜１６を形成しているので、第１の実施の形態とほぼ同様の効果が得られる。ここで、本実施の形態では、第１の領域Ｂにはダミー配線を形成していないので、ビアプラグ接続部となる配線溝２ａ内の部分においては、第１の実施の形態よりも低い不純物濃度を有するめっき膜１６を形成することができる。

なお、本発明は上記実施の形態の記載内容に限定されるものではなく、構造や材質、各部材の配置等は、本発明の要旨を逸脱しない範囲で適宜変更可能である。例えば、上記実施の形態では、ビアプラグ１０が第１層配線３に接続されている場合について説明しているが、ビアプラグ１０の代わりにコンタクトプラグを用いてもよい。また、上記実施の形態では、第１層配線３及び第２層配線１１について説明しているが、第１層配線３及び第２層配線１１に限定されない。

第１の実施の形態に係る半導体装置の模式的な縦断面図である。第１の実施の形態に係る半導体装置の模式的な横断面図である。（ａ）及び（ｂ）は第１の実施の形態に係る他の半導体装置の模式的な横断面図である。（ａ）〜（ｃ）は第１の実施の形態に係る半導体装置の製造工程を模式的に示した工程縦断面図である。（ａ）〜（ｃ）は第１の実施の形態に係る半導体装置の製造工程を模式的に示した工程縦断面図である。（ａ）〜（ｃ）は第１の実施の形態に係る半導体装置の製造工程を模式的に示した工程縦断面図である。（ａ）〜（ｃ）は第１の実施の形態に係る半導体装置の製造工程を模式的に示した工程縦断面図である。（ａ）〜（ｃ）は第１の実施の形態に係る半導体装置の製造工程を模式的に示した工程縦断面図である。第１の実施の形態に係る半導体装置の製造工程を模式的に示した工程平面図である。第１の実施の形態に係る描画データの作製方法の流れを示したフローチャートである。（ａ）〜（ｂ）は第１の実施の形態に係る描画データ作製状態を模式的に示した図である。（ａ）〜（ｂ）は第１の実施の形態に係る描画データ作製状態を模式的に示した図である。（ａ）〜（ｂ）は第１の実施の形態に係る描画データ作製状態を模式的に示した図である。第１の実施の形態に係るめっき膜の成膜速度とめっき膜中の不純物濃度との関係を示したグラフである。第２の実施の形態に係る半導体装置の模式的な縦断面図である。第２の実施の形態に係る半導体装置の模式的な横断面図である。第２の実施の形態に係る半導体装置の製造工程を模式的に示した工程平面図である。

符号の説明

Ａ…ビアプラグ接続領域、Ｂ…第１の領域、Ｃ…第２の領域、Ｆ…ビアプラグ接続予定領域、１…半導体基板、２…層間絶縁膜、２ａ…配線溝、２ｂ…第１のダミー配線溝、２ｃ…第２のダミー配線溝、２ｄ…ダミー配線溝、３…第１層配線、３ａ…ビアプラグ接続部、３ｂ…ビアプラグ非接続部、４…第１のダミー配線、５…第２のダミー配線、９…層間絶縁膜、９ａ…ビアホール、９ｂ…配線溝、１０…ビアプラグ、１１…第２層配線、１６，１８…めっき膜、２５…ダミー配線。

Claims

半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第１の絶縁膜内に形成され、プラグ接続部を有する配線と、
前記第２の絶縁膜内に形成され、前記配線の前記プラグ接続部に接続されたプラグと、
前記第１の絶縁膜内かつ前記プラグ接続部の近傍に形成された複数の第１のダミー配線と、
前記第１の絶縁膜内かつ前記プラグ接続部を除く前記配線の部分の近傍に形成され、前記第１のダミー配線より小さい幅及び前記第１のダミー配線より大きい１つのダミー配線の単位当たりのパターン被覆率の少なくともいずれかを有する複数の第２のダミー配線と
を具備することを特徴とする半導体装置。
半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第１の絶縁膜内に形成され、プラグ接続部を有する配線と、
前記第２の絶縁膜内に形成され、前記配線の前記プラグ接続部に接続されたプラグと、
前記第１の絶縁膜内であって、前記プラグ接続部における前記プラグが接続された領域の中心から前記配線の幅の半分の長さに０．５μｍ以上を加えた長さの領域外かつ前記配線の近傍に形成され、０．５μｍ以下の幅及び２５％以上のパターン被覆率を有する複数のダミー配線と
を具備することを特徴とする半導体装置。
前記配線は、０．３μｍ以上の幅を有することを特徴とする請求項１又は２記載の半導体装置。
請求項１又は請求項２記載の半導体装置を製造する半導体装置の製造方法であって、
前記半導体基板上に、第１の絶縁膜を形成し、
前記第１の絶縁膜における前記配線を形成する位置に配線溝を形成し、かつ前記第１の絶縁膜における前記第１及び第２のダミー配線或いは前記ダミー配線を形成する位置にダミー配線溝を形成し、
めっき法を用いて、前記配線溝内に前記配線を形成し、かつ前記ダミー配線溝内に前記第１及び第２のダミー配線或いは前記ダミー配線を形成し、
前記配線と前記第１及び第２のダミー配線或いは前記ダミー配線が形成された前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜における前記プラグを形成する位置にホールを形成し、
前記ホール内に前記プラグを形成する
ことを特徴とする半導体装置の製造方法。
前記第２のダミー配線或いは前記ダミー配線のレイアウトは、
前記配線のレイアウトを取得し、前記配線のレイアウト上で、前記配線を除いた領域の全面に前記第２のダミー配線或いは前記ダミー配線を発生させるステップと、
前記プラグのレイアウトを取得し、前記配線のレイアウト上で、前記プラグ接続部の近傍の領域、或いは前記プラグ接続部における前記プラグが接続される領域の中心から前記配線の幅の半分の長さに０．５μｍ以上を加えた長さの領域を設定するステップと、
前記配線のレイアウト上で、前記第２のダミー配線のうち前記プラグ接続部の近傍の領域に存在する前記第２のダミー配線を削除し、或いは前記ダミー配線のうち前記プラグ接続部における前記プラグが接続される領域の中心から前記配線の幅の半分の長さに０．５μｍ以上を加えた長さの領域に存在する前記ダミー配線を削除するステップと
に基づいて作製されることを特徴とする請求項４記載の半導体装置の製造方法。