JP2007036104A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 第１のＬＳＩチップと配線チップと第２のＬＳＩチップを積層して樹脂封止した半導体装置において、ＬＳＩチップの信頼性を高める。
【解決手段】 配線チップ３と、第１の貫通電極５を有し配線チップ３の裏面に搭載された第１のＬＳＩチップ２と、配線チップ３の表面にフリップチップ接続された第２のＬＳＩチップとを備え、全体が一体的に樹脂封止されている。第１のＬＳＩチップ２と第２のＬＳＩチップ４は、配線チップ３に施された配線１５を介して通信が行われる。第１のＬＳＩチップ２と配線チップ３とは四辺が概ね揃うように積層される。第２のＬＳＩチップ４は配線チップ３よりも四辺の寸法が小さく、配線チップ３の四辺よりも内側の領域に搭載されている。
【選択図】 図１

Description

本発明は、複数のＬＳＩチップと、少なくとも１つの配線チップとを上下に積層し、樹脂封止してなる半導体装置およびその製造方法に関する。

近年、携帯電話機、ＤＳＣ（デジタルスチールカメラ）、ＤＶＣ（デジタルビデオカメラ）、ＤＶＤ(デジタルビデオディスク)、ＤＴＶ（デスクトップビデオ）、ＭＣＵ（マルチコントロールユニット）及びこれらの複合機等の普及が進み、さらに、次世代機器の開発機運が高まると、システムの小型化、高集積化、高性能化（高速アクセス化、データ処理能力の向上化）を求めて、ロジックＬＳＩチップとメモリＬＳＩチップとを積層した３次元半導体装置への期待が高まると予想される。

ＬＳＩ加工技術の進展に伴い、内部配線のデザインルールは、サブミクロンの微細領域に達している。しかし、同一チップにロジックＬＳＩとメモリＬＳＩとを混載するシステムＬＳＩは、製造プロセスの複雑さ、歩留まりの低さなどの理由で、３２Ｍビット乃至６４Ｍビットの小中規模容量のメモリＬＳＩまでしかコストメリットが無いと言われている。

また、特定用途向けのシステムＬＳＩ（ＡＳＩＣ （Application Specific Integrated Circuit））に混載するメモリの大容量化（例えば１２８Ｍビット２５６ビット化）が進めば、設計に多大の時間を要する上、メモリの歩留まりが絡み合うため、システムＬＳＩの製造コストが、ロジックＬＳＩとメモリＬＳＩとを個別に製造する場合に較べて、はるかに上回ってくる、すなわち、コストの逆転現象が生じる、と予測されている。

さらに、ＡＳＩＣの用途によって、メモリの必要ビット数は小容量から大容量までさまざまな要求がある。また、ロジックＬＳＩは同一で、メモリ構成が異なるシステムＬＳＩが要求される場合もある。ロジックＬＳＩとメモリＬＳＩとを別々に設計製造し、チップを積層する３次元半導体装置は、設計自由度やコスト、短ＴＡＴ（Turn Around Time）の点で優れている。

３次元半導体装置の一例として、特許文献１には、セラミックまたはプラスチックの包囲体からなるパッケージに４個のメモリチップを積層したメモリ積層体が搭載され、その上にメモリ積層体とホストシステムとのシグナルを翻訳するＶＩＣチップを積層したＩＣチップ積層体が開示されている。

図１８は、特許文献１の構造を説明した断面図である。パッケージ下部容器２９に、１ＫビットのＳＲＡＭチップ３０が４個積層され、その上にセラミックキャップ層３１が積層され、その上にＶＩＣチップ３２が積層されている。ＶＩＣチップ３２は、１ＫビットＳＲＡＭ４個を４ＫビットＳＲＡＭ１個に、仮想的に構成変換する機能を有している。ＳＲＡＭチップ３０とセラミックキャップ層３１との間は、バスストリップ３３により電気的に接続されている。セラミックキャップ層３１とＶＩＣチップ３２との間、およびセラミックキャップ層３１とパッケージ下部容器２９との間は、ボンディングワイヤー３４により電気的に接続されている。

特許文献２には、インターポーザー基板上にＩＯチップを介して８個のＤＲＡＭチップが積層され、その上にメモリ容量等を書き込んだＲＯＭであるＳＰＤチップを積層したメモリモジュールが開示されている。

図１９は、特許文献２の構造を説明した断面図である。インターポーザー基板３５に、ＩＯチップ３６が搭載され、その上に８個のＤＲＡＭチップ３７が積層され、その上にＳＰＤチップ３８が積層されている。ＳＰＤチップ３８には、システムブート時に制御条件を自動設定するための情報（モジュールのメモリ容量、バンク構成等）が書き込まれている。おり、システムブート時に制御条件を自動設定するための機能を備えている。８個のＤＲＡＭチップ３７とＳＰＤチップ３８との間は、貫通電極３９により電気的に接続され、データ信号を送受信している。データ信号とシステムデータバスとの送受信は、ＩＯチップ３６およびインターポーザー基板３５を介して行われる。

しかし、特許文献１のように、ＶＩＣチップ３２とＳＲＡＭチップ３０との間の電気的接続にワイヤーボンディングを用いると、チップサイズやモジュールサイズが大きくなってしまい、ボンディングコストもかかるという問題がある。特許文献２ではＳＰＤチップ３８とＤＲＡＭチップ３７との貫通電極同士を重ねることにより電気的に接続しているが、貫通電極３９の位置を整合しなければならず、設計上の制限となるデメリットがある。

これに対し、出願人は、ロジックチップとメモリチップとをスペーサーチップを用いて接続する３次元半導体装置を発明し、特許出願した（特許文献３。以下、「先願」という）。図２０は、先願の３次元半導体装置の断面図である。パッケージ基板４０の上に、ロジックチップ４１が搭載され、その上にスペーサーチップ４２を介して、例えば４個のメモリチップ４３が積層して搭載されている。ロジックチップ４１とメモリチップ４３とは、別々に設計、製造される。相互の端子配置を考慮していないため、上下に積層したとき、これらの接続端子の位置は一致していない。

各々のメモリチップ４３には、端子の位置に表面から裏面に貫通する複数の第１の貫通電極４４が同じ配列で形成されている。上下のメモリチップ４３同士は、上下に重なる第１の貫通電極４４の各表面に形成されたバンプを介してフリップチップ接続されている。

スペーサーチップ４２は、ロジックチップ４１の接続端子とメモリチップ４３の接続端子との端子位置に対応して電気的に接続するための機能を有する。スペーサーチップ４２には、メモリチップ４３の第１の貫通電極４４にバンプを介してフリップチップ接続される第２の貫通電極４５が形成されている。また、スペーサーチップ４２には、ロジックチップ４１の接続端子にバンプを介してフリップチップ接続される配線端子４６が形成されており、第２の貫通電極４５と配線端子４６との間は配線４７により電気的に接続されている。

この先願に開示された発明によれば、ロジックチップ４１とメモリチップ４３間の端子配置の設計、製造の自由度を大きく向上できる。また、ロジックチップ４１、スペーサーチップ４２、メモリチップ４３間の電気的接続を、ワイヤーボンディングではなくフリップチップ接続にて行うことができるため、チップサイズやモジュールサイズが小さくでき、ボンディングコストが削減できる効果もある。
特表平９−５０４６５４号公報 特開２００４−３２７４７４号公報 特願２００４−２２３１０号

積層したチップからなるモジュールは、モジュールの外的環境からの保護や内部接続の固定化のために、パッケージ工程で樹脂封止される。このとき、樹脂の硬化に伴って樹脂の堆積が２０〜３０％程度収縮する（硬化収縮）。このとき、内部のチップにも硬化収縮にともなって応力がかかる。特許文献３の３次元半導体装置では、パッケージ基板４０とメモリチップ４３との間に、小さいロジックチップ４１とスペーサーチップ４２が搭載されているため、全体を樹脂封止すると樹脂だまりが生じ、応力集中が生じる易い。

本発明の半導体装置は、配線が施された配線チップと、第１の貫通電極を有し前記配線チップの裏面に搭載された第１のＬＳＩチップと、前記配線チップの表面にフリップチップ接続で搭載された第２のＬＳＩチップと、を備え、前記第１および第２のＬＳＩチップは前記配線チップに施された前記配線を介して通信が行われ、前記第１のＬＳＩチップと前記配線チップとは四辺が概ね揃うように積層され、前記第２のＬＳＩチップは前記配線チップよりも四辺の寸法が小さく、前記配線チップの四辺よりも内側の領域に搭載されており、前記第１のＬＳＩチップおよび前記配線チップの側面と、第２のＬＳＩチップの前記配線チップ側とは反対側の面とが一体的に樹脂封止されていることを特徴とする。

本発明の半導体装置の製造方法は、配線が施された配線チップを準備する工程と、第１の貫通電極を有する第１のＬＳＩチップを準備する工程と、前記配線チップよりも四辺の寸法が小さい第２のＬＳＩチップを準備する工程と、を備え、前記第１のＬＳＩチップの上に前記配線チップを四辺が概ね揃うように積層し、前記配線チップの四辺よりも内側の領域に前記第２のＬＳＩチップを積層した後、前記第１のＬＳＩチップおよび前記配線チップの側面と、第２のＬＳＩチップの前記配線チップ側とは反対側の面とを一体的に樹脂封止することを特徴とする。

また、本発明の他の半導体装置の製造方法は、上述の半導体装置の製造方法において、さらに、前記第１のＬＳＩチップが複数形成された第１の半導体ウエハを準備する工程と、前記配線チップが複数形成された配線ウエハを準備する工程と、前記第２のＬＳＩチップを準備する工程と、を有し、前記第１の半導体ウエハ上に前記配線ウエハを積層して前記第１の貫通電極と前記配線とを電気的に接続し、前記配線ウエハ上に前記第２のＬＳＩチップを積層して前記配線と前記第２のＬＳＩチップを電気的に接続し、その後、前記第１の半導体ウエハおよび前記配線ウエハを一括分割して、前記第１のＬＳＩチップ、前記配線チップおよび前記第２のＬＳＩチップがこの順に積層された状態とし、その後前記第１のＬＳＩチップ、前記配線チップおよび前記第２のＬＳＩチップを樹脂封止することを特徴とする。

本発明によれば、第１のＬＳＩチップ上に、この四辺と略等しい四辺寸法の配線チップを四辺が概ね揃うように積層し、その上に配線チップよりも四辺の寸法の小さい第２のＬＳＩチップを配線チップからはみ出さないように積層して一体的に樹脂封止するので、樹脂の硬化収縮にともなう応力のうち最大応力を配線チップにて受け、応力を分散することができる。第１のＬＳＩチップは、例えばメモリＬＳＩチップである。第２のＬＳＩチップは、例えばロジックＬＳＩチップである。配線チップはＬＳＩチップと異なり、応力を受けても素子特性劣化や膜剥がれ等を生じ難いので、配線チップにて最大応力を受けても不具合は生じない。ここで、配線チップがその下の第１のＬＳＩチップよりも四辺の寸法が大きいと、配線チップが庇状に張り出すため、同じ四辺の寸法として四辺が概ね揃うように積層したときよりも大きな応力がかかってしまう。逆に配線チップが第１のＬＳＩチップよりも四辺の寸法が小さく、第１のＬＳＩチップの四辺が露出した状態で樹脂封止すると、最大応力が第１のＬＳＩチップの方にかかってしまうため、素子特性の劣化や層間膜剥がれなどにより動作不良を生じる恐れが生じる。

本発明の半導体装置にかかる樹脂の硬化収縮にともなう応力のメカニズムについて図２１を用いて説明する。外部基板１の上に、四辺寸法が略等しい複数の第１のＬＳＩチップ２と配線チップ３とを積層し、その上に、四辺寸法の小さい第２のＬＳＩチップ４を配線チップ３の四辺からはみ出さないように積層してモールド樹脂１０で樹脂封止した状態の応力分布を表している。樹脂の硬化収縮にともなう応力を黒矢印で示し、内部残留応力としてチップにかかる応力を白抜き矢印で示した。矢印の方向は応力のかかる方向を示し、矢印の長さは応力の大きさを表している。

外部基板１付近ではモールド樹脂１０が外部基板１に固着されるために、モールド樹脂１０が硬化しても収縮長さが横方向も縦方向も小さくなるため、応力は横方向（右向きの黒矢印）も縦方向（下向きの黒矢印）も小さい。しかし、外部基板１から離れるほど、収縮長さは横方向も縦方向も大きくなるため、応力は横方向も縦方向も大きくなる。最も大きな応力がかかるのはモールド樹脂１０の上角部付近となる。内部残留応力としてチップにかかる応力（白抜き矢印）も、硬化収縮に伴う応力に応じてモールド樹脂１０の上角部付近で最も大きくなる。よって、配線チップ３に最大応力がかかる。なお、矢印の方向は応力のかかる方向であり、矢印の長さは応力の大きさを表す。

ここで、ＬＳＩチップにかかる応力が大きければ、ＬＳＩチップの反りや層間膜に働くせん断応力のため、素子特性の劣化・信頼性低下や、層間膜剥がれなどが起こり、ＬＳＩチップの動作不良を起こす割合が高い。そのため、最大応力がかかる位置にメモリＬＳＩチップやロジックＬＳＩチップを配置すると、端部での動作不良率が上昇し、全体の故障率が高くなり信頼性を悪化させる。従って、本発明は、最大応力がかかる位置に、ＬＳＩチップではなく配線チップを配置している。配線チップはＬＳＩチップとは配線ルールや膜構造が異なるため、反りやせん断応力を受けても断線や膜剥がれなどの不良を起こす恐れはほとんどない。

第１のＬＳＩチップ２は、配線チップ３の直下に四辺が概ね揃うように配置されているので、受ける応力は配線チップ３よりも小さくなる。第１のＬＳＩチップ２が配線チップ３の四辺よりもはみ出している場合、四辺が概ね揃うように配置されている場合よりも、第１のＬＳＩチップ２の角部にかかる応力が大きくなってしまう。逆に、第１のＬＳＩチップ２が配線チップ３の四辺よりも内側に配置されている場合、配線チップ３の四辺の直下にモールド樹脂１０が入り込む構造となる。この場合、四辺が概ね揃うように配置されている場合よりも、配線チップ３にかかる応力が大きくなってしまい、断線や膜剥がれなどの恐れが高くなってしまう。よって、配線チップ３と第１のＬＳＩチップ２とは、四辺が概ね揃うように配置したとき、個々のチップにかかる応力を最小にすることができる。

第２のＬＳＩチップ４は配線チップ３よりも四辺の寸法が小さく、配線チップ３の四辺よりも内側の位置に積層されているため、縦方向の応力（下向きの黒矢印）は受けるが、横方向の応力（右向きの黒矢印）は配線チップ３により概ね吸収されるため、第２のＬＳＩチップ４にかかる応力は配線チップ３よりも小さくなる。

また、本発明の製造方法によれば、第１のＬＳＩチップ２が複数形成された第１の半導体ウエハ２１と、配線チップ３が複数形成された配線ウエハ２３とを積層して一括分割することによって、第１のＬＳＩチップ２と配線チップ３とが積層された構造を作ることができる。つまり、第１のＬＳＩチップ２と配線チップ３とを積層する工程をウエハ単位で行い、一括分割することによって、積層工程数を大幅に削減できる。しかも、一括分割しているので、チップの積層の都度、四辺を精度良く揃えるための制御が不要となる。第１のＬＳＩチップ２を複数積層する場合は、同一の第１の半導体ウエハ２１を複数用意しておき、それを積層すれば良い。

以下、本発明の実施例について図面を用いて説明する。なお、すべての図面において、同様な構成要素には、同様の符号を付し、適宜説明を省略する。

図１は、本発明の実施例１における半導体装置１００の構成を示す断面図である。外部基板１の上に、例えば４個の第１のＬＳＩチップ２が積層され、その上に配線チップ３が積層され、その上に第２のＬＳＩチップ４が積層されている。第１のＬＳＩチップ２は、例えば２５６ＭビットＤＲＡＭや６４ＭビットＳＲＡＭなどのメモリＬＳＩチップであり、その個数は必要に応じて変更できる。第２のＬＳＩチップ４は、例えばＭＰＵ（Micro Processor Unit）やＡＳＩＣやメモリＬＳＩのコントロール機能などを備えた周辺回路等を備えたロジックＬＳＩチップである。第１のＬＳＩチップ２と配線チップ３は、四辺の寸法がほぼ等しく、四辺がほぼ揃うように積層されている。第２のＬＳＩチップ４は配線チップ３よりも四辺の寸法が小さく、配線チップ３の四辺よりも内側に配置されている。第１のＬＳＩチップ２、配線チップ３および第２のＬＳＩチップ４は、外部基板１の上面に固着されるように、モールド樹脂１０により樹脂封止されている。外部基板１の下面には、図示しないマザーボード等の外部装置と接続するため、金（Ａｕ）や銅（Ｃｕ）、あるいは、銀／錫（Ａｇ／Ｓｎ）合金等の半田からなる金属を用いたボールバンプ等の複数の外部端子１１が形成されている。外部基板１は、ガラスエポキシ基板、セラミック基板、又はエポキシ系、ポリイミド系又はポリアミド系の絶縁テープ又はプラスチック基板等に、銅（Ｃｕ）等により配線層が形成されたものを用いることができる。

３次元積層マルチチップモジュールの形で半導体装置を高密度化・高集積化する場合、マルチチップを積層したコアになる部分は、同一チップサイズで積層すると各層の接合強度が一定となり、かつ同一接合プロセスの繰り返しで接合できるので、接合信頼性、製造容易性の観点からも望ましい。特に、メモリモジュールでは同チップサイズの同一メモリセルを備えたメモリＬＳＩチップを積層することが、記憶容量の大容量化方法として適切であり、設計面からも容易である。

また、第１のＬＳＩチップ２と第２のＬＳＩチップ４とは、異なる設計ルール、製造プロセスで作ることができる。それらを相互に電気的に接続するための接続端子の配置も独立に設計できるため、設計が容易であり、チップサイズも最小にできる。第１のＬＳＩチップ２と第２のＬＳＩチップ４との接続端子同士のピッチ変換と電気的接続は、それらの間に配線チップ３を介在させて行う。この配線チップ３は、インターポーザーとも呼ばれる。インターポーザーの材質としては、コアになる第１のＬＳＩチップ２との熱膨張係数の差が小さく、製造プロセスに互換性があることより、シリコン基板を用いるのが好ましい。

各々の第１のＬＳＩチップ２には、トランジスタや絶縁膜や配線等が形成されたＬＳＩ形成領域7と、第１のＬＳＩチップ２の表面から裏面に貫通する第１の貫通電極５が複数形成されている。上下に積層された第１のＬＳＩチップ２の各々の第１の貫通電極５は、上下に重なるように配置されており、それぞれバンプ９を介して電気的に接続されている。バンプ９には、金（Ａｕ）や銅（Ｃｕ）、あるいはニッケル（Ｎｉ）等の金属や銀／錫（Ａｇ／Ｓｎ）合金等の半田を用いることができ、直径１０μｍ乃至３０μｍ、厚み１０μｍ程度の大きさで形成されるが、これに限られない。配線チップ３には、配線や絶縁膜が形成された配線形成領域８と、配線チップ３の表面から裏面に貫通する第２の貫通電極６が複数形成されている。第１のＬＳＩチップ２の第１の貫通電極５と配線チップ３の第２の貫通電極６は、それぞれバンプ９を介してフリップチップ接続されている。最下層の第１のＬＳＩチップ２は、外部基板１の上面に対して、バンプ９を介してフリップチップ接続されている。

図２は、メモリＬＳＩを用いた第１のＬＳＩチップ２の上面図である。例えば、面積５ｍｍ乃至１０ｍｍ角、厚さ３０μｍ乃至１００μｍのシリコン基板からなる第１のＬＳＩチップ２上にメモリコア１２が形成されている。メモリコア１２の周辺に、例えば直径１０μｍ乃至２０μｍの第１の貫通電極５が複数配置されている。ここではメモリコア１２が２つの領域に分割されているが、分割数や配置は適宜変更できる。また、複数の第１の貫通電極５の直径、数または配置も、適宜変更できる。さらに、チップの面積や厚さも適宜変更できる。

図３は、ロジックＬＳＩが形成された第２のＬＳＩチップ４の上面図である。例えば、面積２ｍｍ乃至７ｍｍ角、厚さ３０μｍ乃至１００μｍのシリコン基板からなる第２のＬＳＩチップ４上に、図示しないロジックＬＳＩと複数の接続端子１３が形成されている。各々の接続端子１３は、後述する配線チップ３に形成された複数の配線端子１４の各々にフリップチップ接続される。第２のＬＳＩチップ４の各辺の長さは、配線チップ３の各辺の長さに対して７０％程度以下の大きさを想定している。第２のＬＳＩチップ４の各辺の長さが、配線チップ３に対して９０％以上となると、第２のＬＳＩチップ４にかかる応力が増し、素子特性の劣化が生じやすくなる可能性が出てくる。

図４は、配線チップ３を上面から見た透過イメージ図である。第１のＬＳＩチップ２と四辺および厚さの寸法がほぼ等しい、例えば面積５ｍｍ乃至１０ｍｍ角、厚さ３０μｍ乃至１００μｍのシリコン基板からなる配線チップ３に、複数の第２の貫通電極６と、複数の配線端子１４と、複数の配線１５とが形成されている。第２の貫通電極６は、第１の貫通電極５とほぼ同じ形状、配置で形成されている。配線端子１４の配置は、第２のＬＳＩチップ４の接続端子１３の配置と一致している。図の便宜上、第２の貫通電極６は大きな黒丸とし、配線端子１４は小さな黒丸としている。複数の配線１５は、各々の配線端子１４と対応する第２の貫通電極６とを接続している。複数の配線１５は、必要に応じて複数の配線端子１４間同士を接続したり、複数の第２の貫通電極６間を接続する。複数の配線１５の表面は、図示しない保護膜で被覆されている。配線チップ３の厚さが第1のＬＳＩチップ２の厚さよりも薄くなると、配線チップ３の応力吸収効果が小さくなってしまう恐れがある。配線チップ３が第１のＬＳＩチップ２と同等かそれ以上の厚みがあれば十分な応力吸収効果を発揮する。

次に、本実施例における半導体装置１００の製造方法を説明する。図５ａは、４個の第１のＬＳＩチップ２と、配線チップ３と準備した状態の斜視イメージ図である。図５ｂは、４個の第１のＬＳＩチップ２と、配線チップ３とを積層した状態の断面図である。まず、最下層の第１のＬＳＩチップ２上に他の第１のＬＳＩチップ２を重ね、上下に重なる第１の貫通電極５同士を、バンプ９を介してフリップチップ接続する。フリップチップ接続には、既存のフリップチップボンダーを用いることができる。次に、その上に他の第１のＬＳＩチップ２を重ね、上下に重なる第１の貫通電極５同士を、バンプ９を介してフリップチップ接続する。これを繰り返して４個の第１のＬＳＩチップ２を積層する。次に、その上に配線チップ３を重ね、上下に重なる第１の貫通電極５と第２の貫通電極６とを、バンプ９を介してフリップチップ接続する（図５ｂ）。

次に、第２のＬＳＩチップ４を配線チップ３の上に重ね、上下に重なる第２のＬＳＩチップ４の接続端子１３と配線チップ３の配線端子１４とを、バンプ９を介してフリップチップ接続する（図６ｂ）。図６ａは、図５ａの配線チップ３上に、第２のＬＳＩチップ４を準備した状態の斜視イメージ図である。

次に、外部基板１の上に、積層した４個の第１のＬＳＩチップ２と配線チップ３と第２のＬＳＩチップ４とを搭載し、バンプ９を介してフリップチップ接続する。その後、図７のようにモールド樹脂１０で全体を樹脂封止し、外部基板１の裏面に複数の外部端子１１を搭載して、半導体装置１００が完成する。樹脂封止の方法は、金型で樹脂を成型するモールド封止法や、樹脂を流し込むアンダーフィル注入法を用いることができる。

以上のように、本発明によれば、第１のＬＳＩチップ２の上に、これと略等しい四辺の寸法の配線チップ３を四辺が概ね揃うように積層し、その上に配線チップ３よりも四辺の寸法の小さい第２のＬＳＩチップ４を配線チップからはみ出さないように積層して一体的に樹脂封止するので、樹脂の硬化収縮にともなう応力のうち最大応力を配線チップ３にて受け、応力を分散することができる。

図８は、本発明の実施例２における半導体装置２００の構成を示す断面図である。この実施例は、実施例１の第１のＬＳＩチップ２が１個の例である。外部基板１の上に、第１のＬＳＩチップ２が搭載され、その上に配線チップ３が積層され、その上に第２のＬＳＩチップ４が積層されている。第１のＬＳＩチップ２と配線チップ３は、四辺の寸法がほぼ等しく、四辺がほぼ揃うように積層されている。第２のＬＳＩチップ４は配線チップ３よりも四辺の寸法が小さく、配線チップ３の四辺よりも内側に配置されている。第１のＬＳＩチップ２、配線チップ３および第２のＬＳＩチップ４は、実施例１と同様のものを用いることができる。

この実施例においても、第１のＬＳＩチップ２の上に、これと略等しい四辺の寸法の配線チップ３を四辺が概ね揃うように積層し、その上に配線チップ３よりも四辺の寸法の小さい第２のＬＳＩチップ４を配線チップ３からはみ出さないように積層して一体的に樹脂封止するので、樹脂の硬化収縮にともなう応力のうち最大応力を配線チップ３にて受け、応力を分散することができる。

図９ａは、本発明の実施例３における半導体装置３００ａの構成を示す断面図である。本実施例は、実施例１の外部基板１を無くし、最下層の第１のＬＳＩチップ２の裏面に裏面配線層１６を設けた例である。裏面配線層１６は、シリコンや金属からなるベース基板上に絶縁膜と配線層とを形成した後、最下層の第１のＬＳＩチップ２の裏面に貼り付け、その後、ベース基板を除去することにより形成できる。裏面配線層１６には、外部端子１１が接続される。裏面配線層１６を第１のＬＳＩチップ２とほぼ同じ四辺の寸法にて形成することにより、外部基板１を用いた場合に比べ、樹脂封止後のモジュールサイズをチップサイズ程度まで小さくできる。裏面配線層１６の形成は、第１のＬＳＩチップ２がチップに分割される前の半導体ウエハの状態で形成し、その後チップに分割するようにすると良い。

図９ｂは、本実施例の変形例である半導体装置３００ｂの構成を示す断面図である。実施例１の外部基板１を無くし、最下層の第１のＬＳＩチップ２の表面に、外部配線層１８が形成された外部配線チップ１７を接続した例である。外部配線チップ１７の外部配線層１８は、配線チップ３の配線形成領域８と同様に形成することができる。外部配線チップ１７の貫通電極は、外部端子１１の配置に一致するように形成し、貫通電極とバンプ９とを外部配線層１８により電気的に接続するようにすると良い。外部配線チップ１７と第１のＬＳＩチップ２との接続もフリップチップ接続にて行うことができるため、製造上の困難はない。

本発明の実施例４は、実施例１における配線チップ３を配線基板１９に置き換えた例である。配線チップ３は、複数の第２の貫通電極６を有しているが、配線基板１９は、貫通電極を形成しないシリコン配線基板を用いたものである。図１０ａは、本実施例における配線基板１９を上面から見た透過イメージ図、図１０ｂは配線基板１９の断面図である。シリコン基板上に絶縁膜を形成し、配線２０を形成した後、絶縁膜を形成する。配線２０は、多層配線とすることもできる。第２のＬＳＩチップ４の接続端子１３に対応する位置に、コンタクトホールを介して配線端子２２を形成する。その後、シリコン配線基板の裏面を研磨し、第１のＬＳＩチップ２の第１の貫通電極５に対応する位置に、コンタクトホールを介して配線電極２１を形成する。

配線チップ３の第２の貫通電極６は、例えば直径１０μｍ乃至２０μｍ、深さ３０μｍ乃至１００μｍの開口に導電性の電極を埋め込むことにより形成される。しかし、開口のアスペクト比（深さ／直径の比）が高くなると、その中に低抵抗の導電材料を隙間なく埋め込んで貫通電極を形成するには高い技術を要する。これに対し、本実施例の配線基板１９は、実用化段階の技術を用いることができるため、比較的容易に製造することができる。また、本実施例の配線基板１９によれば、貫通電極を形成しないため、実施例１の配線チップ３よりも厚さを厚くできるので、応力吸収効果をさらに高めることもできる。

以下、本発明の実施例５における半導体装置の製造方法について図面を用いて説明する。図１１は、本実施例における第１の半導体ウエハ２３の平面図である。第１の半導体ウエハ２３には、例えばＤＲＡＭが搭載された複数の第１のＬＳＩチップ２が形成されている。第１の半導体ウエハ２３は、形成するＤＲＡＭに最適な設計ルール・製造プロセスを用いて製造される。ＤＲＡＭを形成した後、第１の半導体ウエハ２３の裏面を研磨し、図示しない第１の貫通電極５を形成する。第１の貫通電極５の配置は、第２のＬＳＩチップ４に形成される接続端子１３の配置を考慮することなく設計される。これと同じ第２の半導体ウエハ５１を、積層する枚数分用意する。

図１２は、本実施例における第２の半導体ウエハ２４の平面図である。第２の半導体ウエハ２４には、例えばメモリコントローラ等のロジック回路が搭載された複数の第２のＬＳＩチップ４が形成されている。第２の半導体ウエハ２４は、形成するロジック回路に最適な設計ルール・製造プロセスを用いて製造される。ロジック回路を形成した後、図示しない接続端子１３を形成し、裏面研磨等の処理を施した後、ダイシングして複数の第２のＬＳＩチップ４に分割する。接続端子１３の配置は、第１のＬＳＩチップ２に形成される第１の貫通電極５の配置を考慮することなく設計される。第２のＬＳＩチップ４は、必要なモジュールの数だけ用意すれば良い。

図１３は、本実施例における配線ウエハ２５の平面図である。配線ウエハ２５には、複数の配線チップ３が形成されている。配線ウエハ２５には、図示しない配線１５と配線端子１４とを形成した後、裏面を研磨し、図示しない第２の貫通電極６を形成する。配線ウエハ２５上の配線チップ３の四辺の寸法、配置および第２の貫通電極６の配置は、第１の半導体ウエハ２３上の第１のＬＳＩチップ２の四辺の寸法、配置および第１の貫通電極５の配置と一致するように設計する。配線チップ３の配線端子１４の配置は、第２のＬＳＩチップ４の接続端子１３と対応するように設計する。

図１４は、本実施例における製造途中の半導体装置の斜視イメージ図である。最下層の第１の半導体ウエハ２３上に、上下の第１のＬＳＩチップ２の四辺がウエハ全体にわたって揃うように他の半導体ウエハ５１を積層し、上下の第１の貫通電極５同士を、図示しないバンプ９を介してフリップチップ接続する。次に、同様に、その上に他の第１の半導体ウエハ２３を積層してフリップチップ接続する。これを繰り返して、複数の第１の半導体ウエハ２３を積層する。

次に、その上に、第１のＬＳＩチップ２と配線チップ３の四辺がウエハ全体にわたって揃うように配線ウエハ２５を積層し、図示しない第１の貫通電極５と第２の貫通電極６とをバンプ９を介してフリップチップ接続する。

次に、積層した複数の第１の半導体ウエハ２３および配線ウエハ２５を一括ダイシングして、複数の第１のＬＳＩチップ２および配線チップ３が積層された複数の個片モジュール２６に分割する（図１５）。この状態は、実施例１の図５ｂに示した状態に相当する。その後、外部基板１の上に個片モジュール２６を搭載し、個片モジュール２６の上に第２のＬＳＩチップ４を積層して樹脂封止し、外部端子１１を形成すれば、図１に示した半導体装置１００が完成する。

本実施例では、複数の第１の半導体ウエハ２３および配線ウエハ２５を積層した後に一括ダイシングすることによって、ダイシング工程とチップの積層工程を大幅に削減できる。しかも、個片モジュール２６の個々の第１のＬＳＩチップ２および配線チップ３の四辺は、一括してダイシングするため、完全に揃っている。従って、チップ間の四辺の位置ずれによる応力集中の恐れが全くない。なお、ここでは複数の第１の半導体ウエハ２３を積層する例で説明したが、１枚の第１の半導体ウエハ２３上に配線ウエハ２５を積層して、実施例２の半導体装置２００を製造することもできる。

図１６は、本実施例の変形例である製造途中の半導体装置の斜視イメージ図である。本変形例では、実施例３の変形例である図９ｂの半導体装置３００ｂを製造することができる。まず、外部配線チップ１７を形成した外部配線ウエハ２７を用意し、その上に第１の半導体ウエハ２３を積層する。その後、上述のように複数の第１の半導体ウエハ２３および配線ウエハ２５を積層する（図１６）。その後、外部配線ウエハ２７、複数の第１の半導体ウエハ２３および配線ウエハ２５を一括ダイシングして、複数の個片モジュールに分割する。その後、上述と同様に、個片モジュールの上に第２のＬＳＩチップ４を積層して樹脂封止し、外部端子１１を形成すれば、図９ｂに示した半導体装置３００ｂが完成する。

図１７は、本発明の実施例６における半導体装置４００の構成を示す断面図である。本実施例は、実施例１における半導体装置１００に、配線チップ３と外部基板１とを電気的に接続するボンディングワイヤー２８を追加している。第２のＬＳＩチップ４の接続端子１３の数が多くなり、第２の貫通電極６だけでは外部基板１と接続できない場合などに利用できる。第２の貫通電極６は、第１のＬＳＩチップ２に形成された第１の貫通電極５の数や配置に制限されてしまうが、配線端子１４とボンディングワイヤー２８を増設することにより、入出力信号数を増設でき、設計自由度が向上する。ボンディングワイヤー２８は、インダクタンスが大きいためＧＨｚ（ギガヘルツ）帯での高速動作は難しいが、インダクタンスの影響が小さい用途に使うことができる。配線端子１４は、配線チップ３上の第２のＬＳＩチップ４よりも外側の余剰スペースに形成することで、チップサイズを大きくすることなく形成できる。

以上、本発明を実施例に基づいて説明した。この実施例はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

第１の貫通電極５および第２の貫通電極６は、例えば図２のようなメモリＬＳＩを用いた場合、メモリコア１２の間に挟まれたチップ中央領域の貫通電極をメモリコア１２用の通信にもっぱら利用し、チップ周辺領域の貫通電極をロジックＬＳＩ（第２のＬＳＩチップ４）用の通信にもっぱら利用するようにしても良い。

また、第１のＬＳＩチップ２、配線チップ３および第１のＬＳＩチップ４の間の接続にはバンプ９を用いて説明したが、それぞれのチップにバンプを形成しておき、バンプ同士を接続するようにしても良い。

本発明の実施例１における半導体装置の構成を示す断面図である。 本発明の実施例における第１のＬＳＩチップ２の上面図である。 本発明の実施例における第２のＬＳＩチップ４の上面図である。 本発明の実施例における配線チップ３を上面から見た透過イメージ図である。 本発明の実施例１における製造途中の半導体装置の斜視イメージ図および断面図である。 本発明の実施例１における製造途中の半導体装置の斜視イメージ図および断面図である。 本発明の実施例１における完成した半導体装置の構成を示す断面図である。 本発明の実施例２における半導体装置の構成を示す断面図である。 本発明の実施例３における半導体装置の構成を示す断面図である。 本発明の実施例４における配線基板１９を上面から見た透過イメージ図である。 本発明の実施例５における第１の半導体ウエハ２３の平面図である。 本発明の実施例５における第２の半導体ウエハ２４の平面図である。 本発明の実施例５における配線ウエハ２５の平面図である。 本発明の実施例５における製造途中の半導体装置の斜視イメージ図である。 本発明の実施例５における製造途中の個片モジュール２６の斜視イメージ図である。 本発明の実施例５の変形例における製造途中の半導体装置の斜視イメージ図である。 本発明の実施例６における半導体装置４００の構成を示す断面図である。 背景技術の特許文献１の構造を示す断面図である。 背景技術の特許文献２の構造を示す断面図である。 背景技術の先願（特許文献３）の構造を示す断面図である。 本発明の効果に関して樹脂の硬化収縮にともなう応力のメカニズムを説明する図である。

符号の説明

１ 外部基板
２ 第１のＬＳＩチップ
３ 配線チップ
４ 第２のＬＳＩチップ
５ 第１の貫通電極
６ 第２の貫通電極
１０ モールド樹脂
１３ 接続端子
１４ 配線端子
１５ 配線

Claims (11)

1. 配線が施された配線チップと、第１の貫通電極を有し前記配線チップの裏面に搭載された第１のＬＳＩチップと、前記配線チップの表面にフリップチップ接続で搭載された第２のＬＳＩチップと、を備え、
   前記第１および第２のＬＳＩチップは前記配線チップに施された前記配線を介して通信が行われ、
   前記第１のＬＳＩチップと前記配線チップとは四辺が概ね揃うように積層され、
   前記第２のＬＳＩチップは前記配線チップよりも四辺の寸法が小さく、前記配線チップの四辺よりも内側の領域に搭載されており、
   前記第１のＬＳＩチップおよび前記配線チップの側面と、第２のＬＳＩチップの前記配線チップ側とは反対側の面とが一体的に樹脂封止されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記配線チップは第２の貫通電極を有し、前記第１のＬＳＩチップの前記第１の貫通電極とフリップチップ接続されていることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   外部端子を有する外部基板上に、前記第１のＬＳＩチップ、前記配線チップおよび前記第２のＬＳＩチップがこの順に積層され、前記複数の外部端子と前記第１の貫通電極とが電気的に接続され、外部基板、前記第１のＬＳＩチップ、前記配線チップおよび前記第２のＬＳＩチップが一体的に樹脂封止されていることを特徴とする半導体装置。
4. 請求項１乃至３のいずれかに記載の半導体装置において、
   前記第１のＬＳＩチップはメモリＬＳＩチップであり、前記第２のＬＳＩチップはロジックＬＳＩチップであることを特徴とする半導体装置。
5. 請求項１乃至４のいずれかに記載の半導体装置において、
   前記第１のＬＳＩチップと同一形状の他の第１のＬＳＩチップをさらに１つ以上有し、複数の前記第１のＬＳＩチップ、前記配線チップおよび前記第２のＬＳＩチップがこの順に積層されるとともに、前記複数の第１のＬＳＩチップ同士は、上下に重なる位置の前記複数の第１の貫通電極同士が電気的に接続されていることを特徴とする半導体装置。
6. 請求項２乃至５に記載の半導体装置において、
   前記第１および第２の貫通電極は、前記第１のＬＳＩチップおよび前記配線チップの中央領域と周辺領域とに集中的に配置されていることを特徴とする半導体装置。
7. 配線が施された配線チップを準備する工程と、
   第１の貫通電極を有する第１のＬＳＩチップを準備する工程と、
   前記配線チップよりも四辺の寸法が小さい第２のＬＳＩチップを準備する工程と、を備え、
   前記第１のＬＳＩチップの上に前記配線チップを四辺が概ね揃うように積層し、
   前記配線チップの四辺よりも内側の領域に前記第２のＬＳＩチップを積層した後、
   前記第１のＬＳＩチップおよび前記配線チップの側面と、第２のＬＳＩチップの前記配線チップ側とは反対側の面とを一体的に樹脂封止することを特徴とする半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法において、
   外部端子を有する外部基板を準備する工程をさらに有し、
   前記外部基板の上に、前記第１のＬＳＩチップ、前記配線チップおよび前記第２のＬＳＩチップをこの順に積層した後、前記外部基板、前記第１のＬＳＩチップ、前記配線チップおよび前記第２のＬＳＩチップを一体的に樹脂封止することを特徴とする半導体装置の製造方法。
9. 請求項７または８に記載の半導体装置の製造方法において、
   前記第１のＬＳＩチップが複数形成された第１の半導体ウエハを準備する工程と、
   前記配線チップが複数形成された配線ウエハを準備する工程と、
   前記第２のＬＳＩチップを準備する工程と、を有し、
   前記第１の半導体ウエハ上に前記配線ウエハを積層して前記第１の貫通電極と前記配線とを電気的に接続し、
   前記配線ウエハ上に前記第２のＬＳＩチップを積層して前記配線と前記第２のＬＳＩチップを電気的に接続し、
   その後、前記第１の半導体ウエハおよび前記配線ウエハを一括分割して、前記第１のＬＳＩチップ、前記配線チップおよび前記第２のＬＳＩチップがこの順に積層された状態とし、
   その後前記第１のＬＳＩチップ、前記配線チップおよび前記第２のＬＳＩチップを樹脂封止することを特徴とする半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、
    前記第１の半導体ウエハを複数準備し、
    一の前記第１の半導体ウエハ上に他の前記第１の半導体ウエハを積層し、上下に重なる位置の前記第１の貫通電極同士を電気的に接続する工程を繰り返すことによって、前記複数の第１の半導体ウエハを積層する工程をさらに含むことを特徴とする半導体装置の製造方法。
11. 請求項９または１０に記載の半導体装置の製造方法において、
    前記配線ウエハを準備する工程は、第２の貫通電極を形成する工程をさらに有し、
    前記第１の貫通電極と前記配線との電気的接続が、前記第１の貫通電極と前記第２の貫通電極とをフリップチップ接続することによりなされることを特徴とする半導体装置の製造方法。
    
    

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