JP2007013211A - 半導体装置 - Google Patents

Abstract

【課題】 ＭＩＭキャパシタを備えた半導体装置において、キャパシタを形成するた
めの特別な工程を必要としない半導体装置を提供する。
【解決手段】 半導体装置において、相互に同一の設計ルールで設けられている配線
層Ｍ２乃至Ｍ５の各層に、長手方向が同一である各４枚の短冊状の電極を、通常の配線と
同時に形成する。例えば、配線層Ｍ２においては、電極２Ａ及び電極２Ｂを各２枚ずつ相
互に平行に、交互に、且つ相互に離隔して形成する。そして、電極２Ａ乃至５Ａをビアに
より相互に接続し、電極２Ｂ乃至５Ｂをビアにより相互に接続し、電極２Ａ乃至５Ａ及び
ビアが相互に接続されてなる構造体１０Ａを接地配線ＧＮＤに接続し、電極２Ｂ乃至５Ｂ
及びビアが相互に接続されてなる構造体１０Ｂを電源配線ＶＤＤに接続する。これにより
、構造体１０Ａ及び構造体１０ＢによりキャパシタＣが形成される。
【選択図】 図１

Description

本発明はＭＩＭ（Metal-Insulator-Metal）キャパシタを備えた半導体装置に関し、特
に、製造工程の簡略化を図った半導体装置に関する。

従来、半導体装置内にキャパシタを形成する際には、基板上に下部電極、容量絶縁膜及
び上部電極をこの順に積層してＭＩＭキャパシタを形成している（例えば、非特許文献１
参照。）。

図４は従来のＭＩＭキャパシタを備えた半導体装置を示す断面図である。図４に示すよ
うに、この従来の半導体装置においては、基板１０１上に酸化膜１０２が設けられ、その
上に金属からなる下部電極１０３が設けられている。そして、この下部電極１０３上に容
量絶縁膜１０４が設けられており、その上に上部電極１０５が設けられ、その上にキャッ
プ膜１０６が設けられている。上部電極１０５は下地層１０７及びビア１０８を介して配
線１０９に接続されており、下部電極１０３は下地層１０７及びビア１１０を介して配線
１１１に接続されている。これにより、下部電極１０３、容量絶縁膜１０４及び上部電極
１０５によりＭＩＭキャパシタ１１２が形成される。また、下部電極１０３、容量絶縁膜
１０４及び上部電極１０５等は層間絶縁膜１１３に埋め込まれている。

また、下部電極を覆うように容量絶縁膜及び上部電極を形成して、下部電極の上面の他
に側面も使用してＭＩＭキャパシタを形成する技術も開示されている（例えば、特許文献
１参照。）。

図５（ａ）はこの従来のＭＩＭキャパシタを備えた半導体装置を示す平面図であり、（
ｂ）は（ａ）に示すＤ−Ｄ線による断面図である。図５（ａ）及び（ｂ）に示すように、
この従来の半導体装置においては、シリコン基板１２１が設けられており、このシリコン
基板１２１の表面の一部に拡散層１２２が形成されている。また、シリコン基板１２１上
には層間絶縁膜１２３が設けられており、層間絶縁膜１２３内には拡散層１２２に接続す
るプラグ１２４が形成されている。更に、層間絶縁膜１２３上には、プラグ１２４に接続
するように下部電極１２５が設けられており、この下部電極１２５を覆うようにバリア絶
縁層１２６及び高誘電率膜１２７が設けられている。そして、バリア絶縁層１２６及び高
誘電率膜１２７により容量絶縁膜１２８が形成されている。また、容量絶縁膜１２８を覆
うように、上部電極１２９が設けられている。これにより、下部電極１２５、容量絶縁膜
１２８及び上部電極１２９により、キャパシタ１３０が形成される。この従来の技術によ
れば、下部電極１２５の上面の他に側面にも容量を形成することができる。

M. Armacost, et. al. "A High Reliability Metal Insulator Met al Capacitor for 0.18um Copper Technology" IEDM2000 pp.157-160 特開２００２−２２２９３４号公報

しかしながら、前述の従来の技術には、以下に示すような問題点がある。前述の如く、
下部電極、容量絶縁膜、上部電極をこの順に積層してキャパシタを形成する場合、下部電
極は半導体装置の配線層に、他の配線と同時に形成することができる。しかしながら、容
量絶縁膜として通常の層間絶縁膜を使用すると、層間絶縁膜の厚さは０．３乃至１．０μ
ｍ程度であるため、容量絶縁膜が厚くなりすぎてキャパシタの容量値が低下してしまう。
このため、容量絶縁膜には厚さが５０ｎｍ程度の絶縁膜を特別に形成し、この容量絶縁膜
上に上部電極を形成している。この結果、容量絶縁膜及び上部電極を形成するための特別
な工程が必要となり、キャパシタを形成しない場合と比較して、マスク数が１〜２枚程度
増加すると共に、追加のエッチング工程も必要となる。これにより、半導体装置の製造工
程が複雑になり、製造コストが増加してしまう。

本発明はかかる問題点に鑑みてなされたものであって、ＭＩＭキャパシタを備えた半導
体装置において、キャパシタを形成するための特別な工程を必要としない半導体装置を提
供することを目的とする。

本発明に係る半導体装置は、相互に積層された複数層の配線層を有し、前記各配線層は
、層間絶縁膜と、この層間絶縁膜に埋め込まれ相互に離隔する第１及び第２の電極と、前
記第１の電極とその上層又は下層に設けられた配線層の前記第１の電極とを相互に接続す
る第１のビアと、前記第２の電極とその上層又は下層に設けられた配線層の前記第２の電
極とを相互に接続する第２のビアと、を有し、前記第１の電極及び第１のビアが第１の端
子に接続され、前記第２の電極及び第２のビアが第２の端子に接続され、前記第１の電極
及び第１のビアと前記第２の電極及び第２のビアとの間でキャパシタが形成されることを
特徴とする。

本発明においては、半導体装置の配線層において、第１及び第２の電極を通常の配線と
同時に形成することができると共に、第１及び第２のビアを通常のビアと同時に形成する
ことができる。このため、キャパシタを形成するための特別な工程を設ける必要がない。
また、複数層の配線層に第１及び第２の電極を形成し、第１の電極間を第１のビアで接続
し、第２の電極間を第２のビアで接続し、第１の電極及び第１のビアを第１の端子に接続
し、第２の電極及び第２のビアを第２の端子に接続することにより、第１の電極及び第１
のビアと第２の電極及び第２のビアとの間でキャパシタを形成することができる。このよ
うに、キャパシタの構造を縦積構造とすることにより、キャパシタにおける単位面積当た
りの容量値を増大させることができる。

また、前記複数の配線層は、相互に同一の設計ルールで設けられていることが好ましい
。これにより、各配線層に同一形状の第１及び第２の電極を形成することができ、キャパ
シタの設計が容易になると共に、単位面積当たりの容量値をより一層向上させることがで
きる。

更に、前記配線層が３層以上設けられていることが好ましい。これにより、キャパシタ
の構造を縦積構造とする効果が顕著になり、単位面積当たりのキャパシタの容量値をより
一層向上させることができる。

更にまた、前記配線層の積層方向から見て、複数個の前記第１のビアが相互に重なる位
置に配置されており、複数個の前記第２のビアが相互に重なる位置に配置されていること
が好ましい。これにより、一の配線層に設けられた第１のビアと、他の配線層に設けられ
た第１のビアとの間の距離が小さくなり、第１の電極及び第１のビアからなる構造体の内
部抵抗を低減することができる。同様に、第２の電極及び第２のビアからなる構造体の内
部抵抗を低減することができる。また、同一の配線層内において、第１のビアと第２のビ
アとの間の距離を小さくすることができるため、第１のビアと第２のビアとの間の容量値
を増大させることができる。

更にまた、前記配線層の積層方向から見て、複数個の前記第１の電極が相互に重なる位
置に配置されており、複数個の前記第２の電極が相互に重なる位置に配置されていること
が好ましい。これにより、配線層の積層方向から見て、キャパシタの面積を低減すること
ができ、この結果、単位面積当たりの容量値を増大させることができる。

更にまた、同一の配線層において、前記第１の電極と前記第２の電極との間の距離が０
．３μｍ以下であることが好ましく、０．２μｍ以下であることがさらに好ましい。これ
により、電極間の距離が従来の容量絶縁膜の厚さ（例えば５０ｎｍ）の６倍程度と小さく
なり、キャパシタの容量値を大きくすることができる。

更にまた、同一の配線層において、前記第１の電極と前記第２の電極との間の距離が、
前記配線層の設計ルールにより許容される最小値であることが好ましく、前記第１のビア
と、この第１のビアに最も近い位置に形成された前記第２のビアとの間の距離が、前記配
線層の設計ルールにより許容される最小値であることが好ましい。更に、各電極における
ビアが電極の長手方向に沿って１列に配置され、全ての第１のビアが夫々第２のビアに対
向するように配置されていることが好ましい。これにより、同一の配線層内において、前
記第１の電極と前記第２の電極との間の距離、及び第１のビアと第２のビアとの間の距離
を小さくすることができるため、キャパシタの容量値を増大させることができる。

更にまた、前記第１及び第２の電極は相互に平行の短冊状をなすことが好ましい。これ
により、第１及び第２の電極におけるキャパシタの容量値に寄与する側面の面積を増大さ
せることができ、キャパシタにおける単位面積当たりの容量値を増大させることができる
。

このとき、各前記第１及び第２の電極について、前記第１及び第２のビアが夫々複数個
前記第１及び第２の電極の長手方向に配列されて設けられていることが好ましい。これに
より、全ての第１のビアが第２のビアに対向するようになり、キャパシタ全体の容量値が
増大する。

また、このとき、前記第１の電極の長手方向における前記第１のビア間の距離は、前記
各配線層において隣り合う前記第１及び第２の電極の第１及び第２のビア間の距離よりも
大きく、前記第２の電極の長手方向における前記第２のビア間の距離は、前記各配線層に
おいて隣り合う前記第１及び第２の電極の第１及び第２のビア間の距離よりも大きいこと
が好ましい。これにより、第１のビアと第２のビアとの間の距離を増大させることなく、
第１及び第２のビアを形成する際のリソグラフィの精度を確保し、第１のビアが第２のビ
アに接触することを防止できる。

又は、前記第１及び第２のビアの少なくとも一方が、前記第１及び第２の電極の長手方
向に延びるスリット型のビアであってもよい。

更にまた、本発明に係る半導体装置は集積回路部を有し、前記第１及び第２のビアの径
が、前記集積回路部内に設けられたビアの径よりも大きくてもよい。これにより、第１及
び第２のビアの側面積が増大すると共に、第１のビアと第２のビアとの間隔が小さくなっ
て、第１及び第２のビア間の容量値を増加させることができる。

更にまた、前記第１の端子が接地配線に接続され、前記第２の端子が電源配線に接続さ
れており、前記キャパシタが電源に並列に接続されたデカップリングキャパシタであって
もよい。これにより、電源ノイズを吸収することができ、半導体装置の動作の安定化を図
ることができる。

更にまた、本発明に係る半導体装置は、前記第１及び第２の電極の直下域を含む領域に
設けられ前記第１及び第２の端子のうち一方に接続された上部電極と、この上部電極の下
方に設けられた絶縁膜と、この絶縁膜の下方に設けられ前記第１及び第２の端子のうち他
方に接続された下部電極と、を有し、前記上部電極と前記下部電極との間で他のキャパシ
タが形成されてもよい。これにより、前記キャパシタと前記他のキャパシタの合計容量値
を得ることができ、キャパシタの単位面積当たりの容量値をより一層向上させることがで
きる。

更にまた、前記第１及び第２の電極の直下域を含む領域に設けられ前記第１及び第２の
端子のうちより高い電位が印加される端子に接続されたＮ型半導体層と、前記直下域を含
む領域に前記Ｎ型半導体層に接するように設けられ前記第１及び第２の端子のうちより低
い電位が印加される端子に接続されたＰ型半導体層と、を有し、前記Ｎ型半導体層と前記
Ｐ型半導体層との間で更に他のキャパシタが形成されていてもよい。これにより、前記キ
ャパシタと前記更に他のキャパシタの合計容量値を得ることができ、キャパシタの単位面
積当たりの容量値をより一層向上させることができる。

又は、前記配線層の下方に配置された半導体基板を有し、この半導体基板は、前記第１
及び第２の電極の直下域を含む領域に形成され前記第１及び第２の端子のうちより高い電
位が印加される端子に接続されたＮ型半導体領域と、前記直下域を含む領域に前記Ｎ型半
導体領域に接するように形成され前記第１及び第２の端子のうちより低い電位が印加され
る端子に接続されたＰ型半導体領域と、を有し、前記Ｎ型半導体領域と前記Ｐ型半導体領
域との間で更に他のキャパシタが形成されていてもよい。これにより、前記キャパシタと
前記更に他のキャパシタの合計容量値を得ることができ、キャパシタの単位面積当たりの
容量値をより一層向上させることができる。

本発明によれば、半導体装置の各配線層において、第１及び第２の電極を通常の配線と
同時に形成することができると共に、第１及び第２のビアを通常のビアと同時に形成する
ことができる。このため、キャパシタを形成するための特別な工程を必要とせずに、ＭＩ
Ｍキャパシタを備えた半導体装置を作製することができる。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１は本実
施形態に係る半導体装置に設けられたＭＩＭキャパシタを示す斜視図であり、図２はこの
ＭＩＭキャパシタを示す平面図であり、図３（ａ）は図２に示すＡ−Ａ線による断面図で
あり、（ｂ）はＢ−Ｂ線による断面図である。

図１に示すように、本実施形態に係る半導体装置においては、半導体基板（図示せず）
が設けられ、この半導体基板上に複数層、例えば９層の配線層が積層されている。この９
層の配線層のうち、下から、即ち半導体基板側から２番目乃至５番目の配線層（以下、配
線層Ｍ２乃至Ｍ５という）は中間配線層であり、相互に同一の設計ルールで設けられてい
る。下から６番目乃至９番目の配線層（以下、配線層Ｍ６乃至Ｍ９という）は、グローバ
ル配線層であり、配線層Ｍ２乃至Ｍ５とは設計ルールが異なり、最小寸法が配線層Ｍ２乃
至Ｍ５よりも大きくなっている。また、最下層の配線層（配線層Ｍ１）は、配線層Ｍ２乃
至Ｍ５と設計ルールが異なり、最小寸法が配線層Ｍ２乃至Ｍ５よりも小さくなっている。

また、図３（ａ）及び（ｂ）に示すように、各配線層においては、層間絶縁膜１が設け
られており、この層間絶縁膜１の表面に配線が設けられており、層間絶縁膜１における前
記配線の下方に、この配線とその下層の配線層に設けられた配線とを相互に接続するビア
が設けられている。

特に、半導体装置のキャパシタ形成領域においては、層間絶縁膜１の表面に前記配線と
同層に、長手方向が同一である各４枚の短冊状の電極が埋め込まれている。即ち、配線層
Ｍ２においては、配線層Ｍ２の表面に電極２Ａ及び電極２Ｂが各２枚ずつ設けられており
、相互に平行に、交互に、且つ、配線層Ｍ２乃至Ｍ５の積層方向に直交する方向に相互に
離隔して配置されている。同様に、配線層Ｍ３においては電極３Ａ及び３Ｂが、配線層Ｍ
４においては電極４Ａ及び４Ｂが、配線層Ｍ５においては電極５Ａ及び５Ｂが、各２枚ず
つ相互に平行に、交互に、且つ相互に離隔して配置されている。電極２Ａ乃至５Ｂは、半
導体装置の通常の配線形成工程において、キャパシタ形成領域以外の領域の配線と同時に
形成されたものである。

一方、グローバル配線層、即ち、配線層Ｍ６乃至Ｍ９のいずれかの配線層には、接地配
線ＧＮＤ及び電源配線ＶＤＤが設けられている。そして、配線層Ｍ５に設けられた電極５
Ａは、接地配線ＧＮＤに例えばビア（図示せず）を介して接続されており、電極５Ｂは、
電源配線ＶＤＤに例えばビア（図示せず）を介して接続されている。電極２Ａ乃至５Ｂの
長手方向の長さは例えば１０乃至１００μｍであり、幅は設計ルールにおいて許容される
寸法であればよく、例えば０．３μｍ以下であり、例えば設計ルールにおいて許容される
最小寸法である０．１４μｍである。そのときの配線層の厚さは例えば０．３μｍである
。また、電極２Ａと電極２Ｂとの間の距離は、設計ルールにおいて許容される最小寸法で
あり、０．３μｍ以下、例えば０．１４μｍである。電極３Ａと電極３Ｂとの間の距離、
電極４Ａと電極４Ｂとの間の距離、電極５Ａと電極５Ｂとの間の距離も同様であり、０．
３μｍ以下、例えば、０．１４μｍである。配線の間隔が０．１４μｍよりも広く、例え
ば０．２８μｍである場合には、配線層の厚さを例えば０．４５〜０．６μｍと０．３μ
ｍよりも厚く形成すれば、容量値は、配線間隔を０．１４μｍとした場合の（２／３）倍
から同等程度の値を得ることができる。

また、図２並びに図３（ａ）及び（ｂ）に示すように、配線層Ｍ３においては、電極２
Ａを電極３Ａに接続する複数のビアＶＡ３が設けられている。ビアＶＡ３は、電極２Ａ及
び３Ａの長手方向に沿って１列に配列されている。ビアＶＡ３の形状は、配線層の積層方
向から見て、例えば正方形状に設計されており、この正方形の１辺の長さは例えば０．１
３μｍである。

また、配線層Ｍ３においては、電極２Ｂを電極３Ｂに接続する複数のビアＶＢ３が設け
られている。ビアＶＢ３の配列、形状及び寸法は、ビアＶＡ３と同様である。同様に、配
線層Ｍ４においては、電極３Ａを電極４Ａに接続する複数のビアＶＡ４、及び、電極３Ｂ
を電極４Ｂに接続する複数のビアＶＢ４が設けられており、配線層Ｍ５においては、電極
４Ａを電極５Ａに接続する複数のビアＶＡ５、及び、電極４Ｂを電極５Ｂに接続する複数
のビアＶＢ５が設けられている。ビアＶＡ３乃至ＶＢ５は、半導体装置の通常のビア形成
工程において、キャパシタ形成領域以外の領域のビアと同時に形成されたものである。

上述のような構成により、図１に示すように、電極２Ａ乃至５Ａ及びビアＶＡ３乃至Ｖ
Ａ５が相互に接続されて構造体１０Ａを形成し、この構造体１０Ａは端子（図示せず）を
介して接地配線ＧＮＤに接続される。また、電極２Ｂ乃至５Ｂ及びビアＶＢ３乃至ＶＢ５
が相互に接続されて構造体１０Ｂを形成し、この構造体１０Ｂは他の端子（図示せず）を
介して電源配線ＶＤＤに接続される。構造体１０Ａと構造体１０Ｂとは相互に絶縁されて
いる。

ビアＶＡ３とこれに隣り合うビアＶＢ３との間の距離ａ（図２参照）は、例えば０．１
５μｍである。ビアＶＡ４とビアＶＢ４との間の距離、及びビアＶＡ５とビアＶＢ５との
間の距離も同じである。また、電極の長手方向におけるビアＶＡ３間の距離ｂ（図２参照
）は、前述の距離ａよりも大きく、例えば、０．１７乃至０．１９μｍである。ビアＶＡ
４乃至ＶＢ５においても同様である。また、配線の間隔が広く、例えば０．２８μｍであ
る場合には、ビアの大きさを例えば０．２８μｍ程度に大きくしたり、ビアの高さを高く
したりすることにより、配線の間隔が広くなったことによる容量の低下を、ビアの側面積
の大きさで補うことが可能となる。

なお、図２並びに図３（ａ）及び（ｂ）においては、図を簡略化するために、１枚の電
極に３個のビアが接続されている例を示しているが、本実施形態はこれに限定されず、例
えば１枚の電極に４個以上のビアが接続されていてもよい。

次に、本実施形態に係る半導体装置の動作について説明する。接地配線ＧＮＤに接地電
位が印加されると、電極５Ａ、ビアＶＡ５、電極４Ａ、ビアＶＡ４、電極３Ａ、ビアＶＡ
３及び電極２Ａからなる構造体１０Ａに接地電位が印加される。また、電源配線ＶＤＤに
電源電位が印加されると、電極５Ｂ、ビアＶＢ５、電極４Ｂ、ビアＶＢ４、電極３Ｂ、ビ
アＶＢ３及び電極２Ｂからなる構造体１０Ｂに電源電位が印加される。構造体１０Ａと構
造体１０Ｂとは相互に絶縁されているため、構造体１０Ａと構造体１０Ｂとの間でキャパ
シタＣが形成される。即ち、主として、相互に隣り合う電極２Ａと電極２Ｂとの間、電極
３Ａと電極３Ｂとの間、電極４Ａと電極４Ｂとの間、電極５Ａと電極５Ｂとの間、及び、
相互に隣り合うビアＶＡ３とビアＶＢ３との間、ビアＶＡ４とビアＶＢ４との間、ビアＶ
Ａ５とビアＶＢ５との間がキャパシタとなる。このキャパシタＣは、電源に並列に接続さ
れたデカップリングキャパシタであり、電源ノイズを吸収することができる。

本実施形態においては、電極２Ａ及び２Ｂを、配線層Ｍ２に、通常の配線と同時に形成
することができる。電極３Ａ乃至５Ｂについても同様に、各配線層における通常の配線と
同時に形成することができる。また、ビアＶＡ３及びＶＢ３を、配線層Ｍ３に、通常のビ
アと同時に形成することができる。ビアＶＡ４乃至ＶＢ５についても同様に、各配線層に
おける通常のビアと同時に形成することができる。このため、キャパシタＣを形成するた
めの特別な工程を設ける必要がない。

また、本実施形態においては、配線層Ｍ２乃至Ｍ５において、４層の縦積構造のキャパ
シタＣを形成している。このため、キャパシタＣの単位面積当たりの容量値が大きい。

更に、電極２Ａ乃至５Ｂを設計ルールが相互に同一である配線層Ｍ２乃至Ｍ５に形成し
ているため、電極２Ａ乃至５Ｂの形状を同じ短冊状とし、配線層の積層方向から見て、電
極２Ａ乃至５Ａ、及び電極２Ｂ乃至５Ｂを夫々相互に重ね合わせるように形成することが
できる。また、ビアＶＡ３乃至ＶＢ５の形状を同じ形状とし、配線層の積層方向から見て
、ビアＶＡ３乃至ＶＡ５、及びビアＶＢ３乃至ＶＢ５を夫々相互に重ね合わせるように形
成することができる。これにより、構造体１０Ａ及び１０Ｂ内の内部抵抗を低減できると
共に、構造体１０Ａ内のビアと構造体１０Ｂ内のビアとの間の距離を小さくすることがで
きる。この結果、キャパシタＣの単位面積当たりの容量値をより一層増大させることがで
きる。

更にまた、前記配線層の積層方向から見て、各電極の形状を短冊状とし、相互に平行に
配置している。このため、各電極におけるキャパシタＣの容量値に寄与する側面の面積を
増大させることができ、キャパシタＣにおける単位面積当たりの容量値を増大させること
ができる。また、各電極間におけるビアが電極の長手方向に沿って１列に配置され、全て
の接地電位が印加されたビアが、夫々電源電位が印加されたビアに対向するように配置さ
れているため、キャパシタＣ全体の容量値が増大する。

また、電極の長手方向におけるビア間の距離ｂを、電極の短手方向における距離ａより
も大きくしているため、構造体１０Ａと構造体１０Ｂとの間の距離を増大させることなく
、ビアを形成する際のリソグラフィの精度を確保することができる。これにより、接地電
位が印加されたビアが、電源電位が印加されたビアに接触することを防止できる。なお、
前記距離ｂを設計ルール上の最小寸法、例えば、０．１４μｍとすると、ビアを形成する
際のリソグラフィの精度が低下し、ビアが大きくなり、ビア同士が短絡してしまう可能性
がある。

なお、本実施形態においては、４層の配線層Ｍ２乃至Ｍ５にキャパシタＣを形成する例
を示したが、本発明はこれに限定されず、３層以下又は５層以上の配線層にキャパシタを
形成してもよい。但し、キャパシタを形成する配線層は、相互に同一の設計ルールで設け
られていることが好ましい。また、単位面積当たりの容量値を確保するためには、３層以
上の配線層にキャパシタを形成することが好ましい。

また、ビアＶＡ３乃至ＶＢ５の寸法を、この半導体装置におけるキャパシタ形成領域以
外の領域におけるビアの寸法よりも大きくしてもよい。これにより、キャパシタＣにおい
て、ビア間に生じる容量値を増大させることができる。

更に、ビアの形状は正方形状に限定されず、例えば、電極の長手方向に延びるスリット
型のビアであってもよい。これにより、ビア間の容量値をより一層増加させることができ
る。

更にまた、本実施形態においては、構造体１０Ａを接地配線ＧＮＤに接続し、構造体１
０Ｂを電源配線ＶＤＤに接続し、キャパシタＣを電源に並列に接続されたデカップリング
キャパシタとする例を示したが、本発明はこれに限定されず、キャパシタＣを、回路を構
成するキャパシタとして使用してもよい。

更にまた、キャパシタＣを含む半導体装置を半導体チップ上に形成してもよく、このと
き、この半導体チップの外周部に接地配線ＧＮＤ及び電源配線ＶＤＤを配置してもよい。

また、キャパシタＣの下層に、通常のＭＩＭキャパシタを形成してもよい。即ち、配線
層Ｍ１におけるキャパシタＣの直下域に接地配線ＧＮＤに接続されたプレート状の上部電
極を形成し、この上部電極の直下域に厚さが例えば５０ｎｍの容量絶縁膜を形成し、この
容量絶縁膜の直下域に電源配線ＶＤＤに接続されたプレート状の下部電極を形成し、この
上部電極と下部電極とによりキャパシタを形成してもよい。これにより、この配線層Ｍ１
に形成されたプレート状のキャパシタと、配線層Ｍ２乃至Ｍ５に形成されたキャパシタＣ
とを並列に接続することができ、単位面積あたりの容量値をより一層増大させることがで
きる。

更に、キャパシタＣの下層に、ＰＮ接合によるキャパシタを形成してもよい。例えば、
キャパシタＣの直下域における半導体基板の表面又は配線層Ｍ１に、電源配線ＶＤＤに接
続されたＮ型半導体層を形成する。そして、キャパシタＣの直下域における半導体基板の
表面又は配線層Ｍ１に、前記Ｎ型半導体層に接するように接地配線ＧＮＤに接続されたＰ
型半導体層を形成する。これにより、Ｎ型半導体層とＰ型半導体層との間に逆バイアスの
ＰＮ接合が形成され、キャパシタが形成される。この結果、このＰＮ接合によるキャパシ
タと、配線層Ｍ２乃至Ｍ５に形成されたキャパシタＣとを並列に接続することができ、単
位面積あたりの容量値をより一層増大させることができる。

更にまた、半導体基板内におけるキャパシタＣの直下域に、電源配線ＶＤＤに接続され
たＮ型半導体領域を形成し、このＮ型半導体領域に接するように接地配線ＧＮＤに接続さ
れたＰ型半導体領域を形成してもよい。これにより、このＮ型半導体領域とＰ型半導体領
域との間に逆バイアスのＰＮ接合が形成され、キャパシタが形成される。この結果、この
ＰＮ接合によるキャパシタと、配線層Ｍ２乃至Ｍ５に形成されたキャパシタＣとを並列に
接続することができ、単位面積あたりの容量値をより一層増大させることができる。

更にまた、本実施形態においては、電極の形状を短冊状とし、この電極を相互に平行に
配列する例を示したが、本発明はこれに限定されない。例えば、電極の形状を曲線状の配
線形状としてもよく、また、同一の配線層において、接地配線に接続された電極と、電源
電位に接続された電極とを、交互にマトリクス状に配列してもよい。

本発明の実施形態に係る半導体装置に設けられたＭＩＭキャパシタを示す斜 視図である。 このＭＩＭキャパシタを示す平面図である。 （ａ）は図２に示すＡ−Ａ線による断面図であり、（ｂ）はＢ−Ｂ線による 断面図である。 従来のＭＩＭキャパシタを備えた半導体装置を示す断面図である。 （ａ）は他の従来のＭＩＭキャパシタを備えた半導体装置を示す平面図であ り、（ｂ）は（ａ）に示すＤ−Ｄ線による断面図である。

符号の説明

１；層間絶縁膜
２Ａ〜５Ａ、２Ｂ〜５Ｂ；電極
ＶＡ３〜ＶＡ５、ＶＢ３〜ＶＢ５；ビア
ＧＮＤ；接地配線
ＶＤＤ；電源配線
Ｍ２〜Ｍ５；配線層
１０Ａ、１０Ｂ；構造体
ａ、ｂ；距離
１０１；基板
１０２；酸化膜
１０３；下部電極
１０４；容量絶縁膜
１０５；上部電極
１０６；キャップ膜
１０７；下地層
１０８、１１０；ビア
１０９、１１１；配線
１１２；ＭＩＭキャパシタ
１１３；層間絶縁膜
１２１；シリコン基板
１２２；拡散層
１２３；層間絶縁膜
１２４；プラグ
１２５；下部電極
１２６；バリア絶縁層
１２７；高誘電率膜
１２８；容量絶縁膜
１２９；上部電極
１３０；キャパシタ

Claims (20)

1. 相互に積層された複数層の配線層を有し、前記各配線層は、層間絶縁膜と、この層間絶
   縁膜に埋め込まれ相互に離隔する第１及び第２の電極と、前記第１の電極とその上層又は
   下層に設けられた配線層の前記第１の電極とを相互に接続する第１のビアと、前記第２の
   電極とその上層又は下層に設けられた配線層の前記第２の電極とを相互に接続する第２の
   ビアと、を有し、
   前記第１の電極及び第１のビアが第１の端子に接続され、前記第２の電極及び第２のビ
   アが第２の端子に接続され、前記第１の電極及び第１のビアと前記第２の電極及び第２の
   ビアとの間でキャパシタが形成され、
   各前記第１及び第２の電極について、前記第１及び第２のビアが夫々複数個前記第１及
   び第２の電極の長手方向に配列されて設けられていて、前記各配線層の隣接する前記第１
   のビアと前記第２のビアと間の間隔をａとし、前記各配線層の隣接する前記１のビア間の
   間隔及び隣接する前記２のビア間の間隔をｂとし、前記各配線層の前記第１のビア及び前
   記第２のビアの前記長手方向の長さをｃとし、前記各配線層の前記第１のビア及び前記第
   ２のビアの前記長手方向と垂直の長さをｄとしたときに、ａ／ｄ＜ｂ／ｃなる関係を満た
   していることを特徴とする半導体装置。
2. 前記複数の配線層は、相互に同一の設計ルールで設けられていることを特徴とする請求
   項１に記載の半導体装置。
3. 前記配線層が３層以上設けられていることを特徴とする請求項１又は２に記載の半導体
   装置。
4. 前記配線層の積層方向から見て、複数個の前記第１のビアが相互に重なる位置に配置さ
   れており、複数個の前記第２のビアが相互に重なる位置に配置されていることを特徴とす
   る請求項３に記載の半導体装置。
5. 前記配線層の積層方向から見て、複数個の前記第１の電極が相互に重なる位置に配置さ
   れており、複数個の前記第２の電極が相互に重なる位置に配置されていることを特徴とす
   る請求項１乃至４のいずれか１項に記載の半導体装置。
6. 同一の配線層において、前記第１の電極と前記第２の電極との間の距離が０．３μｍ以
   下であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
7. 同一の配線層において、前記第１の電極と前記第２の電極との間の距離が、前記配線層
   の設計ルールにより許容される最小値であることを特徴とする請求項１乃至６のいずれか
   １項に記載の半導体装置。
8. 前記第１のビアと、この第１のビアに最も近い位置に形成された前記第２のビアとの間
   の距離が、前記配線層の設計ルールにより許容される最小値であることを特徴とする請求
   項１乃至７のいずれか１項に記載の半導体装置。
9. 前記第１及び第２の電極は相互に平行の短冊状をなすことを特徴とする請求項１乃至８
   のいずれか１項に記載の半導体装置。
10. 前記第１及び第２の電極の幅が０．３μｍ以下であることを特徴とする請求項９に記載
    の半導体装置。
11. 前記第１及び第２の電極の幅が前記配線層の設計ルールにより許容される最小値である
    ことを特徴とする請求項９又は１０に記載の半導体装置。
12. 前記各配線層に前記第１及び第２の電極が夫々複数個設けられており、各配線層におい
    て前記第１及び第２の電極が交互に配列されていることを特徴とする請求項９乃至１１の
    いずれか１項に記載の半導体装置。
13. 前記第１の電極の長手方向における前記第１のビア間の距離は、前記各配線層において
    隣り合う前記第１及び第２の電極の第１及び第２のビア間の距離よりも大きく、前記第２
    の電極の長手方向における前記第２のビア間の距離は、前記各配線層において隣り合う前
    記第１及び第２の電極の第１及び第２のビア間の距離よりも大きいことを特徴とする請求
    項９乃至１２のいずれか１項に記載の半導体装置。
14. 前記第１及び第２のビアの少なくとも一方が、前記第１及び第２の電極の長手方向に延
    びるスリット型のビアであることを特徴とする請求項９乃至１３のいずれか１項に記載の
    半導体装置。
15. 集積回路部を有し、前記第１及び第２のビアの径が、前記集積回路部内に設けられたビ
    アの径よりも大きいことを特徴とする請求項１乃至１４のいずれか１項に記載の半導体装
    置。
16. 前記第１の端子が接地配線に接続され、前記第２の端子が電源配線に接続されており、
    前記キャパシタが電源に並列に接続されたデカップリングキャパシタであることを特徴と
    する請求項１乃至１５のいずれか１項に記載の半導体装置。
17. 前記配線層が半導体チップ内に形成されており、前記接地配線及び前記電源配線が前記
    半導体チップの外周に配置されていることを特徴とする請求項１６に記載の半導体装置。
18. 前記第１及び第２の電極の直下域を含む領域に設けられ前記第１及び第２の端子のうち
    一方に接続された上部電極と、この上部電極の下方に設けられた絶縁膜と、この絶縁膜の
    下方に設けられ前記第１及び第２の端子のうち他方に接続された下部電極と、を有し、前
    記上部電極と前記下部電極との間で他のキャパシタが形成されることを特徴とする請求項
    １乃至１７のいずれか１項に記載の半導体装置。
19. 前記第１及び第２の電極の直下域を含む領域に設けられ前記第１及び第２の端子のうち
    より高い電位が印加される端子に接続されたＮ型半導体層と、前記直下域を含む領域に前
    記Ｎ型半導体層に接するように設けられ前記第１及び第２の端子のうちより低い電位が印
    加される端子に接続されたＰ型半導体層と、を有し、前記Ｎ型半導体層と前記Ｐ型半導体
    層との間で更に他のキャパシタが形成されることを特徴とする請求項１乃至１８のいずれ
    か１項に記載の半導体装置。
20. 前記配線層の下方に配置された半導体基板を有し、この半導体基板は、前記第１及び第
    ２の電極の直下域を含む領域に形成され前記第１及び第２の端子のうちより高い電位が印
    加される端子に接続されたＮ型半導体領域と、前記直下域を含む領域に前記Ｎ型半導体領
    域に接するように形成され前記第１及び第２の端子のうちより低い電位が印加される端子
    に接続されたＰ型半導体領域と、を有し、前記Ｎ型半導体領域と前記Ｐ型半導体領域との
    間で更に他のキャパシタが形成されることを特徴とする請求項１乃至１８のいずれか１項
    に記載の半導体装置。

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