KR102813430B1 - 반도체 소자 - Google Patents
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Abstract
반도체 소자가 제공된다. 이 소자는, 기판 상에 배치되며 제 1 방향으로 연장되며 제 1 및 제 2 하부 라인들; 상기 제 1 및 제 2 하부 라인들 상에 배치되며 이들과 절연되는 제 1 및 제 2 상부 라인들; 상기 제 1 상부 라인과 상기 제 1 하부 라인을 연결시키는 제 1 비아 그룹; 상기 제 2 상부 라인과 상기 제 2 하부 라인을 연결시키는 제 2 비아 그룹; 상기 제 1 및 제 2 하부 라인들과 상기 제 1 및 제 2 상부 라인들 사이에서 차례로 적층된 하부전극, 유전막 및 상부전극을 포함하고, 상기 하부전극과 상기 상부전극은 각각 상기 제 1 상부 라인과 상기 제 2 하부라인 사이 그리고 상기 제 2 상부 라인과 상기 제 1 하부라인 사이에 위치한다.
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 금속-절연체-금속(metal-insulator-metal; MIM) 캐패시터를 포함하는 반도체 소자에 관한 것이다.
반도체 메리 장치의 온칩 바이패스 캐패시터는 전원전압과 접지전압과 같은 동작 전원들사이에 존재하는 많은 노이즈를 필터링하기 위하여 사용되는 기본적인 구성요소이다.
일반적으로, 종래의 반도체 메리 장치의 온칩 바이패스 캐패시터는 메모리 셀 어레이 영역이 아니라 주변 회로 영역의 빈 공간에 위치한다. 또한 주변 회로 영역에 접지 전압 라인들과 전원 전압 라인들이 배치되며, 온칩 바이패스 캐패시터의 위치는 제한된다. 이러함에도 불구하고 최소한의 캐패시턴스(capacitance)는 충족되어야 한다. 따라서, 반도체 소자의 고집적화를 위해서는 캐패시턴스를 증대시킬 수 있는 방법이 필수적으로 요구되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 소자를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 소자는, 기판 상에 배치되며 제 1 방향으로 연장되며 제 1 및 제 2 하부 라인들; 상기 제 1 및 제 2 하부 라인들 상에 배치되며 이들과 절연되는 제 1 및 제 2 상부 라인들; 상기 제 1 상부 라인과 상기 제 1 하부 라인을 연결시키는 제 1 비아 그룹; 상기 제 2 상부 라인과 상기 제 2 하부 라인을 연결시키는 제 2 비아 그룹; 상기 제 1 및 제 2 하부 라인들과 상기 제 1 및 제 2 상부 라인들 사이에서 차례로 적층된 하부전극, 유전막 및 상부전극을 포함하고, 상기 하부전극과 상기 상부전극은 각각 상기 제 1 상부 라인과 상기 제 2 하부라인 사이 그리고 상기 제 2 상부 라인과 상기 제 1 하부라인 사이에 위치한다.
본 발명의 일 양태에 따른 반도체 소자는, 기판 상에 배치되며 제 1 방향으로 연장되며 제 1 하부 라인과 제 2 하부라인; 상기 기판 상에 차례로 적층되어 상기 제 1 하부 라인과 상기 제 2 하부라인을 덮는 제 1 층간절연막 및 제 2 층간절연막; 상기 제 2 층간절연막 상에 배치되며 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 1 상부 라인과 제 2 상부 라인; 상기 제 1 상부 라인과 상기 제 1 하부 라인이 교차하는 위치에서 상기 제 2 층간절연막과 상기 제 1 층간절연막을 관통하여 상기 제 1 상부 라인과 상기 제 1 하부 라인을 연결시키는 제 1 비아 그룹; 상기 제 2 상부 라인과 상기 제 2 하부 라인이 교차하는 위치에서 상기 제 2 층간절연막과 상기 제 1 층간절연막을 관통하여 상기 제 2 상부 라인과 상기 제 2 하부 라인을 연결시키는 제 2 비아 그룹; 및 상기 제 1 층간절연막과 상기 제 2 층간절연막 사이에서 차례로 적층된 하부전극, 유전막 및 상부전극, 상기 상부 전극을 포함하되, 상기 상부 전극은 상기 제 1 비아 그룹과 상기 제 2 비아 그룹이 배치되는 상부 전극홀을 포함하고, 상기 하부 전극은 상기 제 1 비아 그룹과 상기 제 2 비아 그룹이 배치되는 하부 전극홀을 포함한다.
본 발명의 실시예에 따르면, 캐패시터의 상부 전극과 하부 전극이 각각 제 1 비아 그룹과 제 2 비아 그룹이 없는 영역으로 확장된 형태를 가져, 제한된 영역에서 최대의 캐패시턴스를 가질 수 있다. 이로써 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 2a는 본 발명의 실시예에 따라 도 1을 A-A'선으로 자른 단면도이다.
도 2b는 본 발명의 실시예에 따라 도 1을 B-B'선으로 자른 단면도이다.
도 2c는 본 발명의 실시예에 따라 도 1을 C-C'선으로 자른 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 단위 영역의 평면도이다.
도 5a는 본 발명의 실시예에 따라 도 4를 A-A'선으로 자른 단면도이다.
도 5b는 본 발명의 실시예에 따라 도 4를 C-C'선으로 자른 단면도이다.
도 2a는 본 발명의 실시예에 따라 도 1을 A-A'선으로 자른 단면도이다.
도 2b는 본 발명의 실시예에 따라 도 1을 B-B'선으로 자른 단면도이다.
도 2c는 본 발명의 실시예에 따라 도 1을 C-C'선으로 자른 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 단위 영역의 평면도이다.
도 5a는 본 발명의 실시예에 따라 도 4를 A-A'선으로 자른 단면도이다.
도 5b는 본 발명의 실시예에 따라 도 4를 C-C'선으로 자른 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다. 도 2a는 본 발명의 실시예에 따라 도 1을 A-A'선으로 자른 단면도이다. 도 2b는 본 발명의 실시예에 따라 도 1을 B-B'선으로 자른 단면도이다. 도 2c는 본 발명의 실시예에 따라 도 1을 C-C'선으로 자른 단면도이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 기판(1)이 제공된다. 기판(1)은 실리콘 단결정 웨이퍼 또는 SOI(Silicon on insulator) 기판일 수 있다. 도시하지는 않았지만, 상기 기판(1)에 복수개의 트랜지스터들이 배치될 수 있다. 제 1 층간 절연막(3)은 기판(1)의 상면을 덮을 수 있다. 제 1 층간 절연막(3)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 절연막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다. 도시하지는 않았지만, 제 1 층간 절연막(3) 내에는 다층의 배선들이 배치될 수 있다. 상기 제 1 층간절연막(3) 상에 제 1 방향(X1)으로 연장되는 제 1 하부 라인들(VSSLB)과 제 2 하부 라인들(VDDLB)이 배치될 수 있다. 상기 제 1 하부 라인들(VSSLB)과 제 2 하부 라인들(VDDLB)은 상기 제 1 방향(X1)과 교차하는 제 2 방향(X2)으로 교대로 배치되며 서로 이격될 수 있다. 상기 제 1 층간절연막(3) 상에 제 2 층간절연막(5)과 제 3 층간절연막(7)이 차례로 적층될 수 있으며 상기 제 1 하부 라인들(VSSLB)과 제 2 하부 라인들(VDDLB)을 덮을 수 있다.
상기 제 3 층간절연막(7) 상에는 제 2 방향(X2)으로 연장되는 제 1 상부 라인들(VSSLU)과 제 2 상부 라인들(VDDLU)이 배치될 수 있다. 제 1 상부 라인들(VSSLU)과 제 2 상부 라인들(VDDLU)은 상기 제 1 방향(X1)으로 교대로 배치되며 서로 이격될 수 있다.
제 1 상부 라인들(VSSLU)과 제 2 상부 라인들(VDDLU)은 각각 제 1 방향(X1)에 평행한 제 1 폭(W1)을 가질 수 있다. 상기 제 1 상부 라인들(VSSLU)과 제 2 상부 라인들(VDDLU)은 제 1 간격(D1)으로 이격될 수 있다. 상기 제 1 폭(W1)은 상기 제 1 간격(D1) 보다 작을 수 있다. 바람직하게는 상기 제 1 간격(D1)은 상기 제 1 폭(W1)의 약 1/4~1/2, 보다 바람직하게는 약 1/3일 수 있다. 예를 들면 상기 제 1 폭(W1)은 약 10㎛~11㎛일 수 있고 상기 제 1 간격(D1)은 약 3㎛~4㎛일 수 있다.
상기 제 1 상부 라인들(VSSLU)과 상기 제 1 하부 라인들(VSSLB)이 교차하는 위치에서 상기 제 2 층간절연막(5)과 상기 제 3 층간절연막(7)을 관통하는 제 1 비아들(VSSV1)이 상기 제 1 상부 라인들(VSSLU)과 상기 제 1 하부 라인들(VSSLB)을 전기적으로 연결시킬 수 있다. 제 1 비아들(VSSV1)은 상기 제 1 상부 라인들(VSSLU) 및 상기 제 1 하부 라인들(VSSLB)과 직접적으로 접할 수 있다. 하나의 제 1 상부 라인(VSSLU)과 하나의 제 1 하부 라인(VSSLB)이 교차하는 위치에서 상기 제 1 비아들(VSSV1)은 nxm 배열로 배치되며 제 1 비아 그룹(VG1)을 구성할 수 있다.
상기 제 2 상부 라인들(VDDLU)과 상기 제 2 하부 라인들(VDDLB)이 교차하는 위치에서 상기 제 2 층간절연막(5)과 상기 제 3 층간절연막(7)을 관통하는 제 2 비아들(VDDV1)이 상기 제 2 상부 라인들(VDDLU)과 상기 제 2 하부 라인들(VDDLB)을 전기적으로 연결시킬 수 있다. 제 2 비아들(VDDV1)은 상기 제 2 상부 라인들(VDDLU) 및 상기 제 2 하부 라인들(VDDLB)과 직접적으로 접할 수 있다. 하나의 제 2 상부 라인(VDDLU)과 하나의 제 2 하부 라인(VDDLB)이 교차하는 위치에서 상기 제 2 비아들(VDDV1)은 nxm 배열로 배치되며 제 2 비아 그룹(VG2)을 구성할 수 있다. 상기 n과 상기 m은 각각 2 이상의 자연수일 수 있다.
기판(1)은 제 1 방향(X1)과 제 2 방향(X2)으로 2차원적으로 배열되는 복수개의 단위 영역들(UR)을 포함할 수 있다. 하나의 단위 영역(UR)에서 서로 인접하는 하나의 제 1 하부 라인(VSSLB)과 하나의 제 2 하부 라인(VDDLB)이 지날 수 있다. 또한 하나의 단위 영역(UR)에서 서로 인접하는 하나의 제 1 상부 라인(VSSLU)과 하나의 제 2 상부 라인(VDDLU)이 지날 수 있다. 하나의 단위 영역(UR)에서 하나의 제 1 비아 그룹(VG1)과 하나의 제 2 비아 그룹(VG2)이 대각선 방향으로 배치될 수 있다.
하나의 단위 영역(UR)에서 제 2 층간절연막(5)과 제 3 층간절연막(7) 사이에 하나의 캐패시터(CAP)가 배치될 수 있다. 하나의 캐패시터(CAP)는 차례로 적층된 하부전극(BE), 유전막(DL), 및 상부 전극(TE)을 포함할 수 있다. 상기 하부 전극(BE)과 상기 상부 전극(TE)은 각각 상기 제 1 상부 라인(VSSLU)과 상기 제 2 하부 라인(VDDLB) 사이 그리고 상기 제 2 상부 라인(VDDLU)과 상기 제 1 하부 라인(VSSLB) 사이에 위치하며 상기 제 1 비아 그룹(VG1) 및 제 2 비아 그룹(VG2)과 이격될 수 있다. 상기 제 2 상부 라인(VDDLU)과 상기 제 1 하부 라인(VSSLB) 사이에서 상기 하부전극(BE)의 일부는 상기 상부 전극(TE)으로 덮이지 않고 옆으로 돌출될 수 있다. 상기 하부 전극(BE)과 상기 상부 전극(TE)은 각각 상기 제 1 상부 라인(VSSLU)과 상기 제 2 하부 라인(VDDLB) 사이의 제 1 부분(P1)과 상기 제 2 상부 라인(VDDLU)과 상기 제 1 하부 라인(VSSLB) 사이의 제 2 부분(P2)을 포함할 수 있다. 상기 제 1 부분(P1)은 상기 제 1 상부 라인(VSSLU)의 양 측 밖으로 돌출될 수 있다. 상기 제 2 부분(P2)은 상기 제 2 상부 라인(VDDLU)의 일 측 밖으로 돌출될 수 있다. 상기 제 1 부분(P1)은 상기 제 1 방향(X1)에 평행한 제 2 폭(W2)을 가질 수 있다. 상기 제 2 부분(P2)은 상기 제 1 방향(X2)에 평행한 제 3 폭(W3)을 가질 수 있다. 상기 제 2 폭(W2)은 상기 제 3 폭(W3) 보다 클 수 있다.
상기 유전막(DL)은 상기 제 3 층간절연막(7)의 일부로 구성될 수 있다. 또는 상기 유전막(DL)은 상기 제 1 내지 제 3 층간절연막들(3, 5, 7)과 다른 물질을 포함할 수 있다. 예를 들면 상기 유전막(DL)은 알루미늄 산화막, 하프늄 산화막과 같은 금속 산화물의 단일막 또는 다중막을 포함할 수 있다. 상기 유전막(DL)은 상기 상부 전극(TE)과 동일한 평면 형태를 가질 수 있다.
상기 상부 전극(TE)은 제 3 층간절연막(7)을 관통하는 제 3 비아들(VSSV2)에 의해 상기 제 1 상부 라인(VSSLU)에 연결될 수 있다. 상기 하부 전극(BE)은 제 3 층간절연막(7)을 관통하는 제 4 비아들(VDDV2)에 의해 제 2 상부 라인(VDDLU)에 연결될 수 있다. 서로 인접하는 제 3 비아들(VSSV2)은 axb로 배열되며 제 3 비아 그룹(VG3)을 구성할 수 있다. 서로 인접하는 제 4 비아들(VDDV2)은 axb로 배열되며 제 4 비아 그룹(VG4)을 구성할 수 있다. 상기 a와 상기 b는 각각 상기 n 또는 상기 m 과 같거나 보다 작은 자연수일 수 있다.
도 2a의 단면에서 하부전극(BE), 유전막(DL), 및 상부 전극(TE)의 일 측면들은 정렬될 수 있다. 상부전극(TE)과 이에 최인접한 제 2 비아(VDDV1) 간의 제 2 간격(D2)은 상부전극(TE)과 제 2 상부 라인(VDDLU) 간의 수직 간격(D3) 보다 클 수 있다. 상기 제 2 간격(D2)은 바람직하게는 0.7㎛이상~2㎛일 수 있다. 상기 제 1 및 제 2 하부 라인들(VSSLB, VDDLB), 상기 제 1 및 제 2 상부 라인들(VSSLU, VDDLU), 상기 제 1 비아들(VSSV1), 상기 제 2 비아들(VDDV1), 상기 제 3 비아들(VSSV2), 상기 제 4 비아들(VDDV2), 상기 상부 전극(TE) 및 상기 하부 전극(BE)은 각각 독립적으로, 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨, 루테늄 중 선택되는 적어도 하나의 금속 함유막 및/또는 금속 질화막을 포함할 수 있다. 상기 캐패시터(CAP)은 MIM형 캐패시터일 수 있다.
상기 제 1 하부라인(VSSLB), 상기 제 1 상부 라인(VSSLU), 상기 제 1 비아(VSSV1), 상기 제 3 비아(VSSV2), 상기 상부 전극(TE)에는 모두 제 1 전압(VSS)이 인가될 수 있다. 상기 제 1 전압(VSS)은 예를 들면 최하위 전압 또는 접지 전압일 수 있다. 상기 제 2 하부라인(VDDLB), 상기 제 2 상부 라인(VDDLU), 상기 제 2 비아(VDDV1), 상기 제 4 비아(VDDV2), 상기 하부 전극(BE)에는 모두 제 2 전압(VDD)이 인가될 수 있다. 상기 제 2 전압(VDD)은 예를 들면 최상위 전압 또는 전원 전압일 수 있다.
본 발명의 실시예들에 따른 캐패시터(CAP)에서 상부전극(TE)과 하부 전극(BE)은 각각 제 1 비아 그룹(VG1)과 제 2 비아 그룹(VG2)과 이격되는 동시에 제 1 비아 그룹(VG1)과 제 2 비아 그룹(VG2)이 없는 영역으로 확장된 형태를 가지므로, 제한된 단위 영역(UR)에서 최대의 캐패시턴스를 가질 수 있다. 이로써 제 1 비아 그룹(VG1)과 제 2 비아 그룹(VG2)의 위치를 변경시키지 않으면서 반도체 소자의 신뢰성을 향상시킬 수 있다.
또한 본 발명의 실시예들에 따르면 상부전극(TE)과 제 1 상부 라인(VSSLU)이 중첩되는 위치에 제 3 비아(VSSV2)가 배치되고, 하부전극(BE)과 제 2 상부 라인(VDDLU)이 중첩되는 위치에 제 4 비아(VDDV2)가 배치된다. 이로써 상기 상부 전극(TE)과 상기 하부 전극(BE)에 전압을 인가하기 위해 별도의 배선을 형성하거나 제 1 상부 라인(VSSLU) 및 제 2 상부 라인(VDDLU)의 형태의 변형이 필요 없고, 연결 거리가 짧아져 전기 저항을 감소시킬 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 3을 참조하면, 본 예에 따르면, 도 1의 상부 전극들(TE)과 하부 전극들(BE)은 각각 단위 영역(UR) 밖으로 확장되어 서로 연결될 수 있다. 상부 전극(TE)은 제 1 비아 그룹(VG1)과 제 2 비아 그룹(VG2)을 각각 노출시키는 제 1 상부 전극홀(UH1)과 제 2 상부 전극홀(UH2)을 포함한다. 하부 전극(BE)은 제 1 비아 그룹(VG1)과 제 2 비아 그룹(VG2)을 각각 노출시키는 제 1 하부 전극홀(BH1)과 제 2 하부 전극홀(BH2)을 포함한다. 상기 제 2 상부 전극홀(UH2) 안에는 제 2 비아 그룹(VG2)과 제 4 비아 그룹(VG4)이 배치될 수 있다. 상기 제 2 하부 전극홀(BH2)은 제 2 방향(X2)과 평행한 제 4 내부폭(W4)을 포함할 수 있다. 상기 제 2 상부 전극홀(UH2)은 제 2 방향(X2)과 평행한 제 5 내부폭(W5)을 포함할 수 있다. 상기 제 5 내부폭(W5)은 상기 제 4 내부폭(W4) 보다 클 수 있다. 그 외의 구성은 도 1 내지 도 2c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 단위 영역의 평면도이다. 도 5a는 본 발명의 실시예에 따라 도 4를 A-A'선으로 자른 단면도이다. 도 5b는 본 발명의 실시예에 따라 도 4를 C-C'선으로 자른 단면도이다.
도 4, 도 5a 및 도 5b를 참조하면, 도 1의 하부 전극(BE)과 상부전극(TE)의 제 2 폭(W2)과 제 3 폭(W3)이 커져, 하부 전극(BE)과 상부전극(TE)은 제 1 상부 라인(VSSLU)과 제 2 상부 라인(VDDLU)의 일부와 중첩될 수 있다. 즉, 도 4에서 하부 전극(BE)은 제 1 부분(P1)과 제 2 부분(P2)을 포함할 수 있다. 하부 전극(BE)의 제 1 부분(P1)은 제 1 상부 라인(VSSLU)과 제 2 하부 라인(VDDLB)이 교차하는 영역과 중첩된다. 하부 전극(BE)의 제 2 부분(P2)은 제 2 상부 라인(VDDLU)과 제 1 하부 라인(VSSLB)이 교차하는 영역과 중첩된다. 하부 전극(BE)의 제 1 부분(P1)과 하부 전극(BE)의 제 2 부분(P2)의 측벽은 제 1 지점(C1)과 제 2 지점(C2)에서 만날 수 있다. 상기 제 1 지점(C1)은 제 2 상부 라인(VDDLU) 및 제 2 하부 라인(VDDLB)과 동시에 중첩될 수 있다. 상기 제 2 지점(C2)은 제 1 상부 라인(VSSLU) 및 제 1 하부 라인(VSSB)과 동시에 중첩될 수 있다. 상기 제 1 지점(C1)과 상기 제 2 지점(C2) 간의 제 6 폭(W6)은 바람직하게는 약 4.8㎛~7㎛일 수 있다.
도 5a 및 도 5b를 참조하면, 하부 전극(BE)은 상부 전극(TE) 보다 제 1 비아(VSSV1) 및 제 2 비아(VDDV1)에 가까울 수 있다. 상부 전극(TE)과 제 1 비아(VSSV1) 간의 제 2 간격(D2) 또는 상부 전극(TE)과 제 2 비아(VDDV1) 간의 제 2 간격(D2)은 바람직하게는 약 1.0㎛~2.5㎛일 수 있다. 하부 전극(BE)과 제 1 비아(VSSV1) 간의 제 3 간격(D3) 또는 하부 전극(BE)과 제 2 비아(VDDV1) 간의 제 3 간격(D3)은 바람직하게는 약 0.7㎛~2.0㎛일 수 있다. 상기 제 2 간격(D2)은 상기 제 3 간격(D3) 보다 넓을 수 있다. 그 외의 구성은 도 1 내지 도 3을 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에 배치되며 제 1 방향으로 연장되며 제 1 하부 라인과 제 2 하부라인;
상기 제 1 하부 라인과 상기 제 2 하부라인 상에 배치되며 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 1 상부 라인과 제 2 상부 라인;
상기 제 1 상부 라인과 상기 제 1 하부 라인이 교차하는 제 1 위치에서 상기 제 1 상부 라인과 상기 제 1 하부 라인을 연결시키는 제 1 비아 그룹;
상기 제 2 상부 라인과 상기 제 2 하부 라인이 교차하는 제 2 위치에서 상기 제 2 상부 라인과 상기 제 2 하부 라인을 연결시키는 제 2 비아 그룹;
상부전극;
하부전극; 및
상기 상부전극과 상기 하부전극 사이의 유전막을 포함하고,
상기 상부전극과 상기 하부전극은 상기 제 1 하부 라인과 상기 제 2 하부 라인보다 높은 레벨에 배치되고,
상기 상부전극과 상기 하부전극은 상기 제 1 상부 라인과 상기 제 2 상부 라인보다 낮은 레벨에 배치되고,
상기 상부전극과 상기 하부전극은 상기 제 1 상부 라인과 상기 제 2 하부 라인이 교차하는 제 3 위치 및 상기 제 2 상부 라인과 상기 제 1 하부 라인이 교차하는 제 4 위치에 배치되는 반도체 소자. - 제 1 항에 있어서,
상기 하부전극과 상기 상부전극은 상기 제 1 비아 그룹 및 상기 제 2 비아 그룹과 이격되고, 상기 상부전극은 상기 하부전극의 일부와 중첩되는 반도체 소자. - 제 1 항에 있어서,
상기 제 2 상부 라인과 상기 상부 전극을 연결시키는 제 3 비아 그룹; 및
상기 제 1 상부 라인과 상기 하부 전극을 연결시키는 제 4 비아 그룹을 더 포함하는 반도체 소자. - 제 3 항에 있어서,
상기 상부전극은 상기 제 1 방향과 제 2 방향으로 연장되며,
상기 상부전극은 상기 제 1 위치에 배치되는 제 1 상부전극홀 및 상기 제 2 위치에 배치되는 제 2 상부전극홀을 포함하고,
상기 제 1 비아 그룹은 상기 제 1 상부전극홀 내에 배치되고,
상기 제 2 비아 그룹은 상기 제 2 상부전극홀 내에 배치되는 반도체 소자. - 제 4 항에 있어서,
상기 하부전극은 상기 제 1 방향과 제 2 방향으로 연장되며,
상기 하부전극은 상기 제 1 위치에 배치되는 제 1 하부전극홀 및 상기 제 2 위치에 배치되는 제 2 하부전극홀을 포함하고,
상기 제 1 비아 그룹은 상기 제 1 하부전극홀 내에 배치되고,
상기 제 2 비아 그룹은 상기 제 2 하부전극홀 내에 배치되는 반도체 소자. - 제 5 항에 있어서,
상기 제 4 비아 그룹은 상기 제 2 하부전극홀 내에 배치되는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 상부 라인과 상기 제 2 상부 라인은 각각 상기 제 1 방향에 평행한 제 1 폭을 가지고,
상기 제 1 상부 라인은 상기 제 2 상부 라인으로부터 제 1 간격으로 이격되고,
상기 제 1 폭은 상기 제 1 간격보다 큰 반도체 소자. - 삭제
- 기판 상에 배치되며 제 1 방향으로 연장되며 제 1 하부 라인과 제 2 하부라인;
상기 기판 상에 차례로 적층되어 상기 제 1 하부 라인과 상기 제 2 하부라인을 덮는 제 1 층간절연막 및 제 2 층간절연막;
상기 제 2 층간절연막 상에 배치되며 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 1 상부 라인과 제 2 상부 라인;
상기 제 1 상부 라인과 상기 제 1 하부 라인이 교차하는 위치에서 상기 제 2 층간절연막과 상기 제 1 층간절연막을 관통하여 상기 제 1 상부 라인과 상기 제 1 하부 라인을 연결시키는 제 1 비아 그룹;
상기 제 2 상부 라인과 상기 제 2 하부 라인이 교차하는 위치에서 상기 제 2 층간절연막과 상기 제 1 층간절연막을 관통하여 상기 제 2 상부 라인과 상기 제 2 하부 라인을 연결시키는 제 2 비아 그룹; 및
상기 제 1 층간절연막과 상기 제 2 층간절연막 사이에서 차례로 적층된 하부전극, 유전막 및 상부전극, 상기 상부 전극을 포함하되,
상기 상부 전극은 상기 제 1 비아 그룹과 상기 제 2 비아 그룹이 배치되는 상부 전극홀을 포함하고,
상기 하부 전극은 상기 제 1 비아 그룹과 상기 제 2 비아 그룹이 배치되는 하부 전극홀을 포함하는 반도체 소자. - 제 9 항에 있어서,
상기 제 1 상부 라인과 상기 제 2 상부 라인은 각각 상기 제 1 방향에 평행한 제 1 폭을 가지고,
상기 제 1 상부 라인은 상기 제 2 상부 라인으로부터 제 1 간격으로 이격되고,
상기 제 1 폭은 상기 제 1 간격보다 큰 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200016288A KR102813430B1 (ko) | 2020-02-11 | 2020-02-11 | 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200016288A KR102813430B1 (ko) | 2020-02-11 | 2020-02-11 | 반도체 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210102537A KR20210102537A (ko) | 2021-08-20 |
| KR102813430B1 true KR102813430B1 (ko) | 2025-05-29 |
Family
ID=77466657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200016288A Active KR102813430B1 (ko) | 2020-02-11 | 2020-02-11 | 반도체 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102813430B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327619A (ja) | 2003-04-23 | 2004-11-18 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| JP2007165922A (ja) | 2007-01-29 | 2007-06-28 | Ricoh Co Ltd | スタンダードセルまたはマクロセルを含む半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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2020
- 2020-02-11 KR KR1020200016288A patent/KR102813430B1/ko active Active
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| JP2007165922A (ja) | 2007-01-29 | 2007-06-28 | Ricoh Co Ltd | スタンダードセルまたはマクロセルを含む半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20210102537A (ko) | 2021-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-2-2-P10-P22-nap-X000 |
|
| A201 | Request for examination | ||
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| E13-X000 | Pre-grant limitation requested |
St.27 status event code: A-2-3-E10-E13-lim-X000 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-2-2-P10-P22-nap-X000 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |