JP2006324388A

JP2006324388A - 半導体装置およびその製造方法

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Publication number: JP2006324388A
Application number: JP2005145196A
Authority: JP
Inventors: Takehiro Hirai; 健裕平井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-05-18
Filing date: 2005-05-18
Publication date: 2006-11-30

Abstract

【課題】低誘電率膜の機械的、熱的ストレス耐性を向上しつつ、プロセスチャージングダメージ耐性の向上を実現する。
【解決手段】基板１上に下方より順に形成された第１から第５の絶縁膜２，４，５，１３，１４と、第３の絶縁膜５内に設けられた、第１の導電性材料からなる第１のダミービア１１と、第５の絶縁膜１４内に設けられた、第２の導電性材料からなる第２のダミービア１６とを備え、平面的に見て、第２のダミービア１６は第１のダミービア１１の直上上方に形成され、第１のダミービア１１と第２のダミービア１６は、第４の絶縁膜１３によって電気的に絶縁されている。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特に、層間絶縁膜として低誘電率膜を用い、ＣＭＰ及びストレス緩和用にダミーパターンを配置した場合における、チャージングダメージによる低誘電率膜の損傷を低減するダミーパターンの形成方法についての半導体装置およびその製造方法に関する。

近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、層間絶縁膜に低誘電率膜を用いる技術が提案されている。層間絶縁膜に低誘電率絶縁膜を用いると、配線間容量が低減するので、信号遅延の問題が回避でき、高速化、低消費電力化、高集積化が実現できる。

しかしながら、低誘電率膜は機械的あるいは熱的ストレスに弱く、剥離、クラックが生じやすいという短所を有している。そこで、この問題を回避するために、ダミー配線及びダミービアを用いる技術が数多く提案されている（例えば、特許文献１参照）。

以下、図５および図６を参照しながら、低誘電率層間絶縁膜内にダミー配線及びダミービアを形成する方法の一例について説明する。

まず、図５（ａ）に示すように、Ｐ型半導体基板１上にトランジスタ等（図示せず）を形成した後、層間絶縁膜２を堆積し、コンタクトプラグ３１を形成した後、第1層Ｃｕ配線３及び第1層Ｃｕダミー配線２１を同時に形成する。その後、ＳｉＣ絶縁膜４を堆積する。次に、図５（ｂ）に示すように、第１Ｌｏｗ−ｋ絶縁膜５を堆積した後、第１層ビアホール６及び第１層ダミービアホール３２をドライエッチングにて第１ＳｉＣ絶縁膜４をストッパーとして形成する。次に、図５（ｃ）に示すように、第２層Ｃｕ配線溝９及び第２層Ｃｕダミー配線溝２３をドライエッチングにて同時に形成した後、ドライエッチングにて第１層ビアホール６及び第１層ダミービアホール３２の底にあるＳｉＣ絶縁膜４を開口する。次に、図６（ａ）に示すように、溝及びホール内にＣｕを埋め込み、第２層Ｃｕ配線１２、第１層ビア１０、第２層Ｃｕダミー配線２５、第１層ダミービア３３を同時に形成した後、第２ＳｉＣ絶縁膜１３を堆積する。次に、図６（ｂ）に示すように、以上の同一工程を繰り返すことにより、第２Ｌｏｗ−ｋ絶縁膜１４、第２層ビア１５、第３層Ｃｕ配線１７、第３層Ｃｕダミー配線２７、第２層ダミービア３４を同時に形成した後、第３ＳｉＣ絶縁膜２８を堆積する。

以上のような工程を繰り返し行なうことにより、低誘電率層間絶縁膜内にダミー配線及びダミービアを形成することができ、その結果、低誘電率層間絶縁膜の界面を減らすことが可能になると同時に、ダミー配線、ダミービアが柱の役割を果たすため、機械的あるいは熱的ストレスによる絶縁膜の剥離、クラックを防止することができる。
特開２００４−１５３０１５号公報

しかしながら、半導体集積回路装置の微細化・多層化の進行に伴い、配線間隔が縮小、配線形成工程が長くなることにより、配線形成プロセスでのチャージアップが、低誘電率絶縁膜の絶縁寿命を損なう、または絶縁破壊してしまうという問題が起きる。

具体的には、最下層配線が半導体基板に接続されており、その配線と最小間隔でダミー配線が配置されている場合、従来技術の場合にはダミー配線及びダミービアが全層電気的に接続されており、かつフローティングであるため、各層配線・ビア形成時に生じるチャージアップによる過剰な電圧がダミー配線に生じ、最も配線間隔の狭い半導体基板に接続されている最下層配線との間にある低誘電率膜が何度もダメージを受けてしまう。このダメージは配線層数の増加及び配線間隔の縮小とともに顕著となり、低誘電率膜の寿命低下、絶縁破壊の原因となる（図６（ｂ）のチャージアップダメージ３５を参照のこと）。

したがって、本発明の目的は、上記課題に鑑み、低誘電率膜の機械的、熱的ストレス耐性を向上しつつ、プロセスチャージングダメージ耐性の向上を実現し、配線形成プロセスによるチャージアップにより低誘電率膜がダメージを受けない半導体装置およびその製造方法を提供することである。

上記課題を解決するために、本発明の請求項１記載の半導体装置は、基板上に下方より順に形成された第１から第５の絶縁膜と、前記第３の絶縁膜内に設けられた、第１の導電性材料からなる第１のダミービアと、前記第５の絶縁膜内に設けられた、第２の導電性材料からなる第２のダミービアとを備え、平面的に見て、前記第２のダミービアは前記第１のダミービアの直上上方に形成され、前記第１のダミービアと前記第２のダミービアは、前記第４の絶縁膜によって電気的に絶縁されている。

請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記第５の絶縁膜上に、下層の絶縁膜と上層の絶縁膜を一対とする積層膜を少なくとも一層備え、前記上層の絶縁膜内に、導電性材料からなる上層のダミービアが設けられ、平面的に見て、前記上層のダミービアは、前記第２のダミービアの直上上方に形成され、前記上層のダミービアとその下方に配置される前記第２のダミービアは、前記下層の絶縁膜によって電気的に絶縁されている。

請求項３記載の半導体装置は、基板上に下方より順に形成された第１から第５の絶縁膜と、前記第１の絶縁膜内の上部に設けられた、第１の導電性材料からなる第１のダミー配線と、前記第３の絶縁膜内の下部に設けられた、第２の導電性材料からなる第１のダミービアと、前記第３の絶縁膜内の上部に設けられ、前記第１のダミービアと電気的に接続された、前記第２の導電性材料からなる第２のダミー配線と、前記第５の絶縁膜内の下部に設けられた、第３の導電性材料からなる第２のダミービアと、前記第５の絶縁膜内の上部に設けられ、前記第２のダミービアと電気的に接続された、前記第３の導電性材料からなる第３のダミー配線とを備え、平面的に見て、前記第３のダミー配線は前記第２のダミー配線の直上上方に形成され、前記第２のダミー配線は前記第１のダミー配線の直上上方に形成され、前記第１のダミービアは平面的に見て、前記第２のダミー配線が形成された領域内に形成され、前記第２のダミービアは平面的に見て、前記第３のダミー配線が形成された領域内に形成され、前記第１のダミー配線と前記第１のダミービアは、前記第２の絶縁膜によって電気的に絶縁され、前記第２のダミー配線と前記第２のダミービアは、前記第４の絶縁膜によって電気的に絶縁されている。

請求項４記載の半導体装置は、請求項３記載の半導体装置において、前記第１のダミービアの設計値は、同一レイヤにあるビアの設計値の９５％以下であり、前記第２のダミービアの設計値は同一レイヤにあるビアの設計値の９５％以下である。

請求項５記載の半導体装置は、請求項１または３記載の半導体装置において、前記第３の絶縁膜および前記第５の絶縁膜はｌｏｗ−ｋ材料を含む膜であり、前記第２の絶縁膜および前記第４の絶縁膜はＳｉＣ系材料を含む膜である。

請求項６記載の半導体装置は、請求項１または３記載の半導体装置において、前記第３の絶縁膜および前記第５の絶縁膜はＳｉＯ系材料を含む膜であり、前記第２の絶縁膜および前記第４の絶縁膜はＳｉＮ系材料を含む膜である。

請求項７記載の半導体装置は、請求項１または３記載の半導体装置において、前記第１から第５の絶縁膜のうち、少なくともいずれか１つは多層膜である。

請求項８記載の半導体装置の製造方法は、基板上に下方より順に第１、第２および第３の絶縁膜を形成する工程と、前記第３の絶縁膜内に、第１のビア形成用開口部を設け、第１の導電性材料を前記第１のビア形成用開口部内に充填して前記第２の絶縁膜表面に至る第１のダミービアを埋め込み形成する工程と、前記第１のダミービア上を含む前記第３の絶縁膜上に、第４の絶縁膜を形成する工程と、前記第４の絶縁膜上に第５の絶縁膜を形成する工程と、前記第５の絶縁膜内に第２のビア形成用開口部を設け、第２の導電性材料を前記第２のビア形成用開口部内に充填して、平面的に見て、前記第１のダミービアの直上上方に、前記第４の絶縁膜表面に至る第２のダミービアを埋め込み形成する工程とを含む。

請求項９記載の半導体装置の製造方法は、請求項８記載の半導体装置の製造方法において、前記第５の絶縁膜上に、下層の絶縁膜と上層の絶縁膜を一対とする積層膜を少なくとも一層形成する工程と、前記上層の絶縁膜内において、平面的に見て、前記第２のダミービアの直上上方に、前記下層の絶縁膜表面に至る上層の開口部を設け、導電性材料を前記上層の開口部内に充填して上層のダミービアを埋め込み形成する工程とを含む。

請求項１０記載の半導体装置の製造方法は、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜内の上部に、第１の配線形成用開口部を設け、第１の導電性材料を前記第１の配線形成用開口部内に充填して第１のダミー配線を埋め込み形成する工程と、前記第１のダミー配線上を含む前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜内の上部に第２の配線形成用開口部を設けるとともに、前記第２の配線形成用開口部の底面下に第１のビア形成用開口部を設け、第２の導電性材料を前記第２の配線形成用開口部内および前記第１のビア形成用開口部内に充填して、平面的に見て、前記第１のダミー配線の直上上方に第２のダミー配線および前記第２の絶縁膜表面に至る第１のダミービアをそれぞれ埋め込み形成する工程と、前記第２のダミー配線上を含む前記第３の絶縁膜上に、第４の絶縁膜を形成する工程と、前記第４の絶縁膜上に第５の絶縁膜を形成する工程と、前記第５の絶縁膜内の上部に第３の配線形成用開口部を設けるとともに、前記第３の配線形成用開口部の底面下に第２のビア形成用開口部を設け、第３の導電性材料を前記第３の配線形成用開口部内および前記第２のビア形成用開口部内に充填して、平面的に見て、前記第２のダミー配線の直上上方に、第３のダミー配線および前記第４の絶縁膜表面に至る第２のダミービアをそれぞれ埋め込み形成する工程とを含む。

請求項１１記載の半導体装置の製造方法は、請求項１０記載の半導体装置の製造方法において、前記第１のダミービアのサイズの設計値は、同一レイヤにあるビアのサイズの設計値の９５％以下であり、前記第２のダミービアのサイズの設計値は、同一レイヤにあるビアのサイズの設計値の９５％以下である。

請求項１２記載の半導体装置の製造方法は、請求項８または１０記載の半導体装置の製造方法において、前記第３の絶縁膜および前記第５の絶縁膜はｌｏｗ−ｋ材料を含む膜であり、前記第２の絶縁膜および前記第４の絶縁膜はＳｉＣ系材料を含む膜である。

請求項１３記載の半導体装置の製造方法は、請求項８または１０記載の半導体装置の製造方法において、前記第３の絶縁膜および前記第５の絶縁膜はＳｉＯ系材料を含む膜であり、前記第２の絶縁膜および前記第４の絶縁膜はＳｉＮ系材料を含む膜である。

請求項１４記載の半導体装置の製造方法は、請求項８または１０記載の半導体装置の製造方法において、前記第１から第５の絶縁膜のうち、少なくともいずれか１つは多層膜である。

本発明の請求項１記載の半導体装置によれば、第３の絶縁膜内に設けられた、第１の導電性材料からなる第１のダミービアと、第５の絶縁膜内に設けられた、第２の導電性材料からなる第２のダミービアとを備え、平面的に見て、第２のダミービアは第１のダミービアの直上上方に形成され、第１のダミービアと第２のダミービアは、第４の絶縁膜によって電気的に絶縁されているので、配線間容量の低減を図るために第３の絶縁膜および第５の絶縁膜に低誘電率膜を用いても、低誘電率層間絶縁膜内にダミービアを形成することで低誘電率層間絶縁膜の界面を減らすことが可能になると同時に、異なる層において、平面的にほぼ同一位置に形成されるダミービアが柱の役割を果たすため、機械的あるいは熱的ストレスによる絶縁膜の剥離、クラックを防止することができる。

また、各層のダミービアが電気的に絶縁されているため各層に生じるプロセスのチャージアップダメージは各層で完結することになる。従って、ある層のダミービアと配線の間隔が最小となる配置が存在しても、その部分へのダメージはその層を形成する場合のみで完結し、従来のようにその層以上の上層を形成する場合のダメージがすべて積算されることがない。よって、プロセスのチャージアップダメージによる低誘電率膜の寿命劣化や破壊を防止することができる。さらに、ダミーがビアのみであるためダミー配線の置けないところでもダミービアを積層状態で効果的に配置することができる。その結果、ダミービアがチップの柱のような機能を果たし、機械的・熱的ストレス耐性をさらに向上することができる。

このように、低誘電率膜の機械的、熱的ストレス耐性を向上しつつ、微細化に伴うプロセス上のチャージングダメージによる低誘電率膜の寿命劣化・破壊を防止することができる。

請求項２では、請求項１記載の半導体装置において、第５の絶縁膜上に、下層の絶縁膜と上層の絶縁膜を一対とする積層膜を少なくとも一層備え、上層の絶縁膜内に、導電性材料からなる上層のダミービアが設けられ、平面的に見て、上層のダミービアは、第２のダミービアの直上上方に形成され、上層のダミービアとその下方に配置される第２のダミービアは、下層の絶縁膜によって電気的に絶縁されていることが好ましい。

本発明の請求項３記載の半導体装置によれば、第１の絶縁膜内の上部に設けられた、第１の導電性材料からなる第１のダミー配線と、第３の絶縁膜内の下部に設けられた、第２の導電性材料からなる第１のダミービアと、第３の絶縁膜内の上部に設けられ、第１のダミービアと電気的に接続された、第２の導電性材料からなる第２のダミー配線と、第５の絶縁膜内の下部に設けられた、第３の導電性材料からなる第２のダミービアと、第５の絶縁膜内の上部に設けられ、第２のダミービアと電気的に接続された、第３の導電性材料からなる第３のダミー配線とを備え、平面的に見て、第３のダミー配線は第２のダミー配線の直上上方に形成され、第２のダミー配線は第１のダミー配線の直上上方に形成され、第１のダミービアは平面的に見て、第２のダミー配線が形成された領域内に形成され、第２のダミービアは平面的に見て、第３のダミー配線が形成された領域内に形成され、第１のダミー配線と第１のダミービアは、第２の絶縁膜によって電気的に絶縁され、第２のダミー配線と第２のダミービアは、第４の絶縁膜によって電気的に絶縁されているので、請求項１と同様に低誘電率膜の機械的、熱的ストレス耐性を向上しつつ、微細化に伴うプロセス上のチャージングダメージによる低誘電率膜の寿命劣化・破壊を防止することができる。

この場合、上層のダミービアと下層のダミー配線が電気的に絶縁されているため、各層に生じるプロセスのチャージアップダメージは各層のダミービアとその上層のダミー配線の形成工程で完結することになる。従って、ある層のダミー配線と配線の間隔が最小となる配置が存在してもその部分へのダメージはその層を形成する場合のみで完結し、従来のようにその層以上の上層を形成する場合のダメージがすべて積算されることがない。

請求項４では、請求項３記載の半導体装置において、第１のダミービアの設計値は、同一レイヤにあるビアの設計値の９５％以下であり、第２のダミービアの設計値は同一レイヤにあるビアの設計値の９５％以下であることが好ましい。

請求項５では、請求項１または３記載の半導体装置において、第３の絶縁膜および第５の絶縁膜はｌｏｗ−ｋ材料を含む膜であり、第２の絶縁膜および第４の絶縁膜はＳｉＣ系材料を含む膜であることが好ましい。低融点層間絶縁膜としてｌｏｗ−ｋ材料を含む膜を使用し、ＳｉＣ系材料を含む膜をエッチングストッパとして使用することができる。

請求項６では、請求項１または３記載の半導体装置において、第３の絶縁膜および第５の絶縁膜はＳｉＯ系材料を含む膜であり、第２の絶縁膜および第４の絶縁膜はＳｉＮ系材料を含む膜であることが好ましい。

請求項７では、請求項１または３記載の半導体装置において、第１から第５の絶縁膜のうち、少なくともいずれか１つは多層膜であることが好ましい。

本発明の請求項８記載の半導体装置の製造方法によれば、第３の絶縁膜内に、第１のビア形成用開口部を設け、第１の導電性材料を第１のビア形成用開口部内に充填して第２の絶縁膜表面に至る第１のダミービアを埋め込み形成する工程と、第１のダミービア上を含む第３の絶縁膜上に、第４の絶縁膜を形成する工程と、第４の絶縁膜上に第５の絶縁膜を形成する工程と、第５の絶縁膜内に第２のビア形成用開口部を設け、第２の導電性材料を第２のビア形成用開口部内に充填して、平面的に見て、第１のダミービアの直上上方に、第４の絶縁膜表面に至る第２のダミービアを埋め込み形成する工程とを含むので、請求項１記載の半導体装置を製造することができ同様の効果が得られる。

請求項９では、請求項８記載の半導体装置の製造方法において、第５の絶縁膜上に、下層の絶縁膜と上層の絶縁膜を一対とする積層膜を少なくとも一層形成する工程と、上層の絶縁膜内において、平面的に見て、第２のダミービアの直上上方に、下層の絶縁膜表面に至る上層の開口部を設け、導電性材料を上層の開口部内に充填して上層のダミービアを埋め込み形成する工程とを含むことが好ましい。

本発明の請求項１０記載の半導体装置の製造方法によれば、第３の絶縁膜内の上部に第２の配線形成用開口部を設けるとともに、第２の配線形成用開口部の底面下に第１のビア形成用開口部を設け、第２の導電性材料を第２の配線形成用開口部内および第１のビア形成用開口部内に充填して、平面的に見て、第１のダミー配線の直上上方に第２のダミー配線および第２の絶縁膜表面に至る第１のダミービアをそれぞれ埋め込み形成する工程と、第２のダミー配線上を含む第３の絶縁膜上に、第４の絶縁膜を形成する工程と、第４の絶縁膜上に第５の絶縁膜を形成する工程と、第５の絶縁膜内の上部に第３の配線形成用開口部を設けるとともに、第３の配線形成用開口部の底面下に第２のビア形成用開口部を設け、第３の導電性材料を第３の配線形成用開口部内および第２のビア形成用開口部内に充填して、平面的に見て、第２のダミー配線の直上上方に、第３のダミー配線および第４の絶縁膜表面に至る第２のダミービアをそれぞれ埋め込み形成する工程とを含むので、請求項３記載の半導体装置を製造することができ同様の効果が得られる。

請求項１１では、請求項１０記載の半導体装置の製造方法において、第１のダミービアのサイズの設計値は、同一レイヤにあるビアのサイズの設計値の９５％以下であり、第２のダミービアのサイズの設計値は、同一レイヤにあるビアのサイズの設計値の９５％以下であることが好ましい。

請求項１２では、請求項８または１０記載の半導体装置の製造方法において、第３の絶縁膜および第５の絶縁膜はｌｏｗ−ｋ材料を含む膜であり、第２の絶縁膜および第４の絶縁膜はＳｉＣ系材料を含む膜であることが好ましい。低融点層間絶縁膜としてｌｏｗ−ｋ材料を含む膜を使用し、ＳｉＣ系材料を含む膜をエッチングストッパとして使用することができる。

請求項１３では、請求項８または１０記載の半導体装置の製造方法において、第３の絶縁膜および第５の絶縁膜はＳｉＯ系材料を含む膜であり、第２の絶縁膜および第４の絶縁膜はＳｉＮ系材料を含む膜であることが好ましい。

請求項１４では、請求項８または１０記載の半導体装置の製造方法において、第１から第５の絶縁膜のうち、少なくともいずれか１つは多層膜であることが好ましい。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図１および図２に基づいて説明する。図１および図２は本発明の第１の実施形態の半導体装置の製造方法の各工程の断面図である。

まず、図１（ａ）に示すように、比抵抗が１０〜２０Ω・ｃｍの（１００）面を主面とするシリコン単結晶からなるＰ型半導体基板１の表面に、トランジスタ等（図示せず）を形成した後、ＢＰＳＧ膜をＣＶＤ法により１０００ｎｍ程度形成し、ＣＭＰ法により平坦化して層間絶縁膜２を形成する。次に、図示していないが、Ｔｉ（１５ｎｍ）／ＴｉＮ（１０ｎｍ）／Ｗ（１００ｎｍ）の積層膜をＣＶＤで形成し、ＣＭＰ法による平坦化によってタングステンのコンタクトプラグを形成する。次に、レジストマスクのドライエッチングにより、コンタクトプラグ上に第１層Ｃｕ配線溝を形成する。次に、スパッタ法によりＴａＮ（１０ｎｍ）／Ｃｕ（１０ｎｍ）の積層膜を形成した後、電解めっき法によりＣｕ膜を６００ｎｍ程度堆積し、ＣＭＰ法により平坦化して第１層Ｃｕ配線３を形成する。次に、ＣＶＤ法により５０ｎｍ程度の第１ＳｉＣ膜４を全面に堆積形成する。

次に、図１（ｂ）に示すように、スピンコート法によりＳｉＬＫ膜を４５０ｎｍ程度堆積し、さらにＣＶＤ法によりＳｉＣＮ膜を５０ｎｍ程度堆積して、Ｌｏｗ−ｋ膜５を形成する。次に、レジストマスクのドライエッチングにより第１のビア形成用開口部として、第１層Ｃｕ配線３上に第１層ビアホール６を、また第１層ダミービアホール７をそれぞれＬｏｗ−ｋ膜５内に形成する。この際、第１ＳｉＣ膜４をエッチングストッパとして使用する。

次に、図１（ｃ）に示すように、第１層ダミービア内部および第１層ダミービア上を覆い、第２層Ｃｕ配線部及び第１層ビア部を開口したレジスト８をマスクとしてドライエッチングにより第２層Ｃｕ配線溝９を形成した後、ドライエッチングにより第２層Ｃｕ配線溝９の底部にある第１層ビアホール６底部の第１ＳｉＣ膜４をエッチング除去して、第１層Ｃｕ配線３の表面を露出させる。

次に、図２（ａ）に示すように、スパッタ法によりＴａＮ（１０ｎｍ）／Ｃｕ（１０ｎｍ）の積層膜を形成した後、電解めっき法によりＣｕ膜を６００ｎｍ程度堆積し、ＣＭＰ法により平坦化して第１層ビア１０、第１層ダミービア１１、第２層Ｃｕ配線１２を形成した後、ＣＶＤ法により５０ｎｍ程度の第２ＳｉＣ膜１３を全面に堆積形成する。

次に、図２（ｂ）に示すように、上記と同様の工程を繰り返すことにより、スピンコート法によりＳｉＬＫ膜を４５０ｎｍ程度堆積し、ＣＶＤ法によりＳｉＣＮ膜を５０ｎｍ程度堆積して、Ｌｏｗ−ｋ膜１４を形成する。次に、レジストマスクのドライエッチングにより第２のビア形成用開口部として、第２層Ｃｕ配線１２上に第２層ビアホールを、また第１層ダミービア１１上部に第２層ダミービアホールを、それぞれＬｏｗ−ｋ膜１４内に形成する。この際、ＳｉＣ膜１３をエッチングストッパとして使用する。次に、レジストマスクのドライエッチングにより第３層Ｃｕ配線溝を形成した後、例えばドライエッチングにより第２層ビアホール底部の第２ＳｉＣ膜１３をエッチング除去し、第２層Ｃｕ配線１２の表面を露出させる。次に、スパッタ法によりＴａＮ（１０ｎｍ）／Ｃｕ（１０ｎｍ）の積層膜を形成した後、電解めっき法によりＣｕ膜を６００ｎｍ程度堆積し、ＣＭＰ法により平坦化して第２層ビア１５、第２層ダミービア１６、第３層Ｃｕ配線１７を形成する。以降、上記工程の繰り返しにより配線層を増やすことができる。

本実施形態によると、低誘電率層間絶縁膜内にダミービアを形成することで低誘電率層間絶縁膜の界面を減らすことが可能になると同時に、異なる層において、平面的にほぼ同一位置に形成されるダミービアが柱の役割を果たすため、機械的あるいは熱的ストレスによる絶縁膜の剥離、クラックを防止することができる。

また、各層のダミービアが電気的に絶縁されているため各層に生じるプロセスのチャージアップダメージは各層で完結することになる。従って、ある層のダミービアと配線の間隔が最小となる配置が存在しても、その部分へのダメージはその層を形成する場合のみで完結し、従来のようにその層以上の上層を形成する場合のダメージがすべて積算されることがない。

よって、プロセスのチャージアップダメージによる低誘電率膜の寿命劣化や破壊を防止することができる。さらに、ダミーがビアのみであるためダミー配線の置けないところでもダミービアを積層状態で効果的に配置することができる。その結果、ダミービアがチップの柱のような機能を果たし、機械的・熱的ストレス耐性をさらに向上することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図３および図４に基づいて説明する。図３および図４は本発明の第２の実施形態の半導体装置の製造方法の各工程の断面図である。

まず、図３（ａ）に示すように、比抵抗が１０〜２０Ω・ｃｍの（１００）面を主面とするシリコン単結晶からなるＰ型半導体基板１の表面に、トランジスタ等（図示せず）を形成した後、ＢＰＳＧ膜をＣＶＤ法により１０００ｎｍ程度形成し、ＣＭＰ法により平坦化して層間絶縁膜２を形成する。次に、図示していないが、Ｔｉ（１５ｎｍ）／ＴｉＮ（１０ｎｍ）／Ｗ（１００ｎｍ）の積層膜をＣＶＤで形成し、ＣＭＰ法による平坦化によってタングステンのコンタクトプラグを形成する。次に、レジストマスクのドライエッチングにより第１の配線形成用開口部として、コンタクトプラグ上に第１層Ｃｕ配線溝を、また、コンタクトプラグのないところに第１層Ｃｕダミー配線溝をそれぞれ形成する。次に、スパッタ法によりＴａＮ（１０ｎｍ）／Ｃｕ（１０ｎｍ）の積層膜を形成した後、電解めっき法によりＣｕ膜を６００ｎｍ程度堆積し、ＣＭＰ法により平坦化して第１層Ｃｕ配線３及び第１層Ｃｕダミー配線２１を同時形成する。次に、ＣＶＤ法により５０ｎｍ程度の第１ＳｉＣ膜４を全面に堆積形成する。

次に、図３（ｂ）に示すように、スピンコート法によりＳｉＬＫ膜を４５０ｎｍ程度堆積し、さらにＣＶＤ法によりＳｉＣＮ膜を５０ｎｍ程度堆積して、Ｌｏｗ−ｋ膜５を形成する。次に、レジストマスクのドライエッチングにより第１のビア形成用開口部として、第１層Ｃｕ配線３上に第１層ビアホール６を、また第１層Ｃｕダミー配線２１の上方に第１層ビアホール６よりも設計値が８０％のサイズの第１層ダミービアホール２２をそれぞれＬｏｗ−ｋ膜５内に形成する。この際、第１層ビアホール６は第１ＳｉＣ膜４をエッチングストッパとして第１ＳｉＣ膜４の表面までエッチング形成し、一方、第１層ダミービアホール２２は、上記した第１層ビアホール６との設計値差を利用して、エッチングがＬｏｗ−ｋ膜５内の途中でストップするようなエッチング条件にて第１層ビアホール６と同時に形成する。

次に、図３（ｃ）に示すように、レジストマスクのドライエッチングにより第２の配線形成用開口部として第２層Ｃｕ配線溝９及び第２層Ｃｕダミー配線溝２３を形成した後、ドライエッチングにより第２層Ｃｕ配線溝９の底部にある第１層ビアホール底部の第１ＳｉＣ膜４をエッチング除去して、第１層Ｃｕ配線３の表面を露出させる。この時、第２層Ｃｕダミー配線溝２３の底部にある第１層ダミービアホール底部の第１ＳｉＣ膜４が、第１層ビアホール６と第１層ダミービアホール２２を形成した際のホール内残膜差によって、エッチング除去されない条件を用いる。

次に、図４（ａ）に示すように、スパッタ法によりＴａＮ（１０ｎｍ）／Ｃｕ（１０ｎｍ）の積層膜を形成した後、電解めっき法によりＣｕ膜を６００ｎｍ程度堆積し、ＣＭＰ法により平坦化して第１層ビア１０、第２層Ｃｕ配線１２、第１層ダミービア２４、第２層Ｃｕダミー配線２５を形成した後、ＣＶＤ法により５０ｎｍ程度の第２ＳｉＣ膜１３を全面に堆積形成する。この時、第２層Ｃｕ配線１２と第１層Ｃｕ配線３は、第１層ビア１０により電気的に接続されるが、第２層Ｃｕダミー配線２５と第１層Ｃｕダミー配線２１は、第１ＳｉＣ膜４があるために電気的に接続されない状態となる。

次に、図４（ｂ）に示すように、上記と同様の工程を繰り返すことにより、スピンコート法によりＳｉＬＫ膜を４５０ｎｍ程度堆積し、ＣＶＤ法によりＳｉＣＮ膜を５０ｎｍ程度堆積して、Ｌｏｗ−ｋ膜１４を形成する。次に、レジストマスクのドライエッチングにより第２のビア形成用開口部として、第２層Ｃｕ配線上に第２層ビアホールを、また、第２層Ｃｕダミー配線の上方に第２層ダミービアホールをそれぞれＬｏｗ−ｋ膜１４内に形成する。この際、第２ＳｉＣ膜１３をエッチングストッパとして使用し、第２層ビアホールは第２ＳｉＣ膜１３の表面まで、また、第２層ダミービアホールは、Ｌｏｗ−ｋ膜１４内の途中でストップするように形成する。次に、レジストマスクのドライエッチングにより第３の配線形成用開口部として第３層Ｃｕ配線溝及び第３層Ｃｕダミー配線溝を形成した後、ドライエッチングにより第２層ビアホール底部の第２ＳｉＣ膜１３をエッチング除去し、第２層Ｃｕ配線１２の表面を露出させると同時に第２層ダミービアホール底部のＳｉＣ膜１３は残存させ、第２層Ｃｕダミー配線２５の表面は露出させない。次に、スパッタ法によりＴａＮ（１０ｎｍ）／Ｃｕ（１０ｎｍ）の積層膜を形成した後、電解めっき法によりＣｕ膜を６００ｎｍ程度堆積し、ＣＭＰ法により平坦化して第２層ビア１５、第３層Ｃｕ配線１７、第２層ダミービア２６、第３層Ｃｕダミー配線２７を形成する。以降、上記工程の繰り返しにより配線層を増やすことができる。

本実施形態によると、低誘電率層間絶縁膜内にダミー配線およびダミービアを形成することで低誘電率層間絶縁膜の界面を減らすことが可能になると同時に、異なる層において、平面的にほぼ同一位置に形成されるダミー配線およびダミービアが柱の役割を果たすため、機械的あるいは熱的ストレスによる絶縁膜の剥離、クラックを防止することができる。

また、上層のダミービアと下層のＣｕダミー配線が電気的に絶縁されているため、各層に生じるプロセスのチャージアップダメージは各層のダミービアとその上層のＣｕダミー配線の形成工程で完結することになる。従って、ある層のＣｕダミー配線と配線の間隔が最小となる配置が存在してもその部分へのダメージはその層を形成する場合のみで完結し、従来のようにその層以上の上層を形成する場合のダメージがすべて積算されることがない。
また、その層と接続している下層のダミービアは通常Ｃｕダミー配線の内側（平面的に見てＣｕダミー配線領域の内側）に配置されるので実際の配線との間隔が広くなりダメージの影響も少ない。

よって、プロセスのチャージアップダメージによる低誘電率膜の寿命劣化や破壊を防止することができる。さらに、ダミーの配置をＣｕダミー配線とダミービアの積層にできるので、従来と同様に機械的・熱的ストレス耐性を十分確保することができる。

なお、絶縁膜２，４，５，１３，１４をそれぞれ第１〜５の絶縁膜として、第３，５の絶縁膜５，１４はＳｉＯ系材料を含む膜であり、第２，４の絶縁膜４，１３はＳｉＮ系材料を含む膜であってもよい。また、第１〜５の絶縁膜のうち、少なくともいずれか１つは多層膜であってもよい。

本発明に係る半導体装置及びその製造方法は、配線形成プロセスによるチャージアップにより低誘電率膜がダメージを受けない構造及び製造方法を提供するものであり、低誘電率膜の機械的、熱的ストレス耐性を向上しつつ、さらにプロセスのチャージングダメージ耐性を向上する方法等として有用である。

本発明の第１の実施形態の半導体装置の製造方法の各工程の断面図である。本発明の第１の実施形態の半導体装置の製造方法の各工程の断面図である。本発明の第２の実施形態の半導体装置の製造方法の各工程の断面図である。本発明の第２の実施形態の半導体装置の製造方法の各工程の断面図である。従来例の半導体装置の製造方法の各工程の断面図である。従来例の半導体装置の製造方法の各工程の断面図である。

符号の説明

１Ｐ型半導体基板
２層間絶縁膜
３第１層Ｃｕ配線
４第１ＳｉＣ絶縁膜
５Ｌｏｗ−ｋ絶縁膜
６第１層ビアホール
７第１層ダミービアホール
８レジスト
９第２層Ｃｕ配線溝
１０第１層ビア
１１第１層ダミービア
１２第２層Ｃｕ配線
１３第２ＳｉＣ絶縁膜
１４Ｌｏｗ−ｋ絶縁膜
１５第２層ビア
１６第２層ダミービア
１７第３層Ｃｕ配線
２１第１層Ｃｕダミー配線
２２第１層ダミービアホール
２３第２層Ｃｕダミー配線溝
２４第１層ダミービア
２５第２層Ｃｕダミー配線
２６第２層ダミービア
２７第３層Ｃｕダミー配線
２８第３ＳｉＣ絶縁膜
３１コンタクト
３２第１層ダミービアホール
３３第１層ダミービア
３４第２層ダミービア
３５チャージングダメージ

Claims

基板上に下方より順に形成された第１から第５の絶縁膜と、
前記第３の絶縁膜内に設けられた、第１の導電性材料からなる第１のダミービアと、
前記第５の絶縁膜内に設けられた、第２の導電性材料からなる第２のダミービアとを備え、
平面的に見て、前記第２のダミービアは前記第１のダミービアの直上上方に形成され、
前記第１のダミービアと前記第２のダミービアは、前記第４の絶縁膜によって電気的に絶縁されていることを特徴とする半導体装置。
前記第５の絶縁膜上に、下層の絶縁膜と上層の絶縁膜を一対とする積層膜を少なくとも一層備え、
前記上層の絶縁膜内に、導電性材料からなる上層のダミービアが設けられ、
平面的に見て、前記上層のダミービアは、前記第２のダミービアの直上上方に形成され、
前記上層のダミービアとその下方に配置される前記第２のダミービアは、前記下層の絶縁膜によって電気的に絶縁されている請求項１記載の半導体装置。
基板上に下方より順に形成された第１から第５の絶縁膜と、
前記第１の絶縁膜内の上部に設けられた、第１の導電性材料からなる第１のダミー配線と、
前記第３の絶縁膜内の下部に設けられた、第２の導電性材料からなる第１のダミービアと、
前記第３の絶縁膜内の上部に設けられ、前記第１のダミービアと電気的に接続された、前記第２の導電性材料からなる第２のダミー配線と、
前記第５の絶縁膜内の下部に設けられた、第３の導電性材料からなる第２のダミービアと、
前記第５の絶縁膜内の上部に設けられ、前記第２のダミービアと電気的に接続された、前記第３の導電性材料からなる第３のダミー配線とを備え、
平面的に見て、前記第３のダミー配線は前記第２のダミー配線の直上上方に形成され、前記第２のダミー配線は前記第１のダミー配線の直上上方に形成され、
前記第１のダミービアは平面的に見て、前記第２のダミー配線が形成された領域内に形成され、
前記第２のダミービアは平面的に見て、前記第３のダミー配線が形成された領域内に形成され、
前記第１のダミー配線と前記第１のダミービアは、前記第２の絶縁膜によって電気的に絶縁され、
前記第２のダミー配線と前記第２のダミービアは、前記第４の絶縁膜によって電気的に絶縁されていることを特徴とする半導体装置。
前記第１のダミービアの設計値は、同一レイヤにあるビアの設計値の９５％以下であり、
前記第２のダミービアの設計値は同一レイヤにあるビアの設計値の９５％以下である請求項３記載の半導体装置。
前記第３の絶縁膜および前記第５の絶縁膜はｌｏｗ−ｋ材料を含む膜であり、
前記第２の絶縁膜および前記第４の絶縁膜はＳｉＣ系材料を含む膜である請求項１または３記載の半導体装置。
前記第３の絶縁膜および前記第５の絶縁膜はＳｉＯ系材料を含む膜であり、
前記第２の絶縁膜および前記第４の絶縁膜はＳｉＮ系材料を含む膜である請求項１または３記載の半導体装置。
前記第１から第５の絶縁膜のうち、少なくともいずれか１つは多層膜である請求項１または３記載の半導体装置。
基板上に下方より順に第１、第２および第３の絶縁膜を形成する工程と、
前記第３の絶縁膜内に、第１のビア形成用開口部を設け、第１の導電性材料を前記第１のビア形成用開口部内に充填して前記第２の絶縁膜表面に至る第１のダミービアを埋め込み形成する工程と、
前記第１のダミービア上を含む前記第３の絶縁膜上に、第４の絶縁膜を形成する工程と、
前記第４の絶縁膜上に第５の絶縁膜を形成する工程と、
前記第５の絶縁膜内に第２のビア形成用開口部を設け、第２の導電性材料を前記第２のビア形成用開口部内に充填して、平面的に見て、前記第１のダミービアの直上上方に、前記第４の絶縁膜表面に至る第２のダミービアを埋め込み形成する工程とを含む半導体装置の製造方法。
前記第５の絶縁膜上に、下層の絶縁膜と上層の絶縁膜を一対とする積層膜を少なくとも一層形成する工程と、
前記上層の絶縁膜内において、平面的に見て、前記第２のダミービアの直上上方に、前記下層の絶縁膜表面に至る上層の開口部を設け、導電性材料を前記上層の開口部内に充填して上層のダミービアを埋め込み形成する工程とを含む請求項８記載の半導体装置の製造方法。
基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜内の上部に、第１の配線形成用開口部を設け、第１の導電性材料を前記第１の配線形成用開口部内に充填して第１のダミー配線を埋め込み形成する工程と、
前記第１のダミー配線上を含む前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜内の上部に第２の配線形成用開口部を設けるとともに、前記第２の配線形成用開口部の底面下に第１のビア形成用開口部を設け、第２の導電性材料を前記第２の配線形成用開口部内および前記第１のビア形成用開口部内に充填して、平面的に見て、前記第１のダミー配線の直上上方に第２のダミー配線および前記第２の絶縁膜表面に至る第１のダミービアをそれぞれ埋め込み形成する工程と、
前記第２のダミー配線上を含む前記第３の絶縁膜上に、第４の絶縁膜を形成する工程と、
前記第４の絶縁膜上に第５の絶縁膜を形成する工程と、
前記第５の絶縁膜内の上部に第３の配線形成用開口部を設けるとともに、前記第３の配線形成用開口部の底面下に第２のビア形成用開口部を設け、第３の導電性材料を前記第３の配線形成用開口部内および前記第２のビア形成用開口部内に充填して、平面的に見て、前記第２のダミー配線の直上上方に、第３のダミー配線および前記第４の絶縁膜表面に至る第２のダミービアをそれぞれ埋め込み形成する工程とを含む半導体装置の製造方法。
前記第１のダミービアのサイズの設計値は、同一レイヤにあるビアのサイズの設計値の９５％以下であり、
前記第２のダミービアのサイズの設計値は、同一レイヤにあるビアのサイズの設計値の９５％以下である請求項１０記載の半導体装置の製造方法。
前記第３の絶縁膜および前記第５の絶縁膜はｌｏｗ−ｋ材料を含む膜であり、
前記第２の絶縁膜および前記第４の絶縁膜はＳｉＣ系材料を含む膜である請求項８または１０記載の半導体装置の製造方法。
前記第３の絶縁膜および前記第５の絶縁膜はＳｉＯ系材料を含む膜であり、
前記第２の絶縁膜および前記第４の絶縁膜はＳｉＮ系材料を含む膜である請求項８または１０記載の半導体装置の製造方法。
前記第１から第５の絶縁膜のうち、少なくともいずれか１つは多層膜である請求項８または１０記載の半導体装置の製造方法。