JP2007059769A - 半導体装置の製造方法、半導体装置およびウエハ - Google Patents

Abstract

【課題】 ウエハの薄型化に際して生じる問題を回避し、積層ウエハ間の電気的接続のための工程を短縮できる方法を提供する。
【解決手段】 基板１ＳＡにその主面から所望の深さまで延びる深い分離溝５ａを形成した後、深い分離溝５ａ内に絶縁膜５ｂを埋め込み貫通分離部５を形成する。続いて、基板１ＳＡの主面にＭＯＳ・ＦＥＴ６を形成した後、基板１ＳＡの主面上に層間絶縁膜８ａを堆積する。その後、貫通分離部５で囲まれた領域内に、層間絶縁膜８ａの上面から基板１ＳＡの厚さの途中深さまで延びる深い導通溝９ａを形成する。続いて、深い導通溝９ａ内に導体膜９ｂを埋め込み貫通配線部９を形成する。その後、基板１ＳＡの裏面を、貫通分離部５および貫通配線部９が露出しない程度まで研削および研磨した後、貫通分離部５および貫通配線部９の下部の一部が露出する程度までウエットエッチング処理する。
【選択図】 図１４

Description

本発明は、半導体装置の製造方法、半導体装置およびウエハに関し、より詳細には、半導体装置を複数層重ね合わせることで形成される３次元半導体装置の製造方法、半導体装置およびウエハに関する。

従来より、２枚以上のウエハを上下に積層し、その間を埋込配線で電気的に接続した構成の３次元半導体集積回路装置が知られている。例えば特開平１１−２６１０００号公報（特許文献１）には、先ず積層する一方のウエハにトレンチ（深溝）を形成し、トレンチ内部を熱酸化した後、そのトレンチ内に導体としてポリシリコンを埋め込んで埋込配線を形成する。その後、埋込配線が露出するまでウエハを薄型化し、ウエハの裏面の埋込配線の位置に裏面バンプを形成する。その後、このウエハの裏面バンプと、積層するためのもう一方のウエハの表面に形成された表面バンプとを貼り合わせた後、積層された２枚のウエハ間に絶縁性接着剤を注入して３次元半導体集積回路装置を製造する方法が開示されている。この製造方法によれば、積層する２枚のウエハの一方の裏面には接続のための裏面バンプの形成と、もう一方のウエハの表面には接続のための表面バンプが必要で、これらのバンプ同士を接続した後、積層された２枚のウエハ間に接着剤を注入し、硬化することで３次元半導体集積回路装置が製造される。積層数を重ねるには、これらの工程を繰り返すことで実現できる。

ここで、上下２枚のウエハを積層する場合のプロセスフローの概要を図１に示す。上側のウエハの作成は、ウエハ投入後、通常のプロセスでの素子分離を行い、トランジスタ等のような素子の形成を行う。トランジスタの形成の前後に上記埋込配線の形成を行う。その場合、埋込配線の形成処理温度がトランジスタ特性に影響のある高温で絶縁膜や埋込配線を形成する場合（エッチングにより深い穴を形成し、表面を酸化させた後、埋込配線にポリシリコンを埋め込む場合等）はトランジスタ形成前に、埋込配線の形成処理温度がトランジスタ特性に影響を与えない場合（エッチングにより深い穴を形成し絶縁膜を堆積した後、金属配線を埋め込む場合等）はトランジスタ形成後に、埋込配線を形成する。その後、各素子間を接続する多層配線工程、ウエハ薄型化工程、埋込配線や後に形成する裏面バンプと基板（シリコン）との短絡を防ぐための裏面の絶縁膜の形成工程および上側のウエハの埋込配線と下側のウエハとを接続するための裏面バンプの形成工程を順に行う。

次に、上下ウエハを貼り合わせるためのもう一方のウエハ（下側のウエハ）の作製は、前記した上側のウエハでの多層配線工程までと同様の工程を行う。すなわち、上下のウエハの接続までは、ウエハ薄型化、裏面絶縁膜形成、裏面バンプ形成の各工程を除き、ほとんど上側のウエハの作製と同様である。ただし、積層するために作製するウエハが最後の場合には埋込配線形成工程を取り除く場合もある。下側のウエハの表面には、上側のウエハの埋込配線と接続するためにバンプを形成する。その後、上下のウエハ間の位置を合わせ（積層ウエハ間のアライメント）、上下のウエハ間を接着し、さらにデバイスの機械的強度を強化するためにウエハ間に接着剤を注入する。
特開平１１−２６１０００号公報

ところで、上記特許文献１に開示された技術を用いる場合、埋込配線を形成した後に、その埋込配線が露出されるまでウエハを薄型化し、ウエハの裏面の埋込配線の位置にバンプを形成する。ウエハの薄型化に際しては、ウエハをハンドリングできるように、ウエハの主面に接着用シートあるいはそれに変わるものを介して支持基板となるガラスを接着した後に、砥石を用いた研削装置やポリッシングのためのスラリーを使用するＣＭＰ（Chemical Mechanical Polishing）装置等を用いてウエハの裏面を研削または研磨することでウエハの薄型化を行う。しかしながら、ウエハの研削時に砥石によって研削された埋込配線材料やシリコンにより砥石に目詰まりが生じたり、研削時間が長くなったりすると砥石の温度が上昇しウエハが焼けて割れる等、被薄型化ウエハにダメージを与えるという問題が発生する。近年は、１枚のウエハから取得可能なチップの数を増やして製品歩留まりの向上を図る等の観点からウエハの大口径化が進められているが、ウエハの径が大きくなると、それだけでウエハの研削または研磨に充分な時間をかけなければならないし、また、ウエハの機械的強度を確保する等の観点からウエハの製造上のウエハの厚さもある程度厚くせざるを得ないのでウエハの研削または研磨の時間が長くなり、上記のような問題がより顕著に現れる。

また、上記特許文献１に開示された技術では、積層するウエハの裏面にバンプを形成する際、基板とバンプとを絶縁するために、ウエハを薄型化した後にＣＶＤ（Chemical Vapor Deposition）法やスパッタリング法等によりウエハの裏面に絶縁膜を形成する。しかしながら、この場合、ウエハの裏面に絶縁膜を形成する際の処理温度が問題となる。すなわち、この工程において、ウエハ内の埋込配線材料や裏面に着膜する絶縁膜の膜ストレスにより薄型化したウエハが割れてしまうという問題がある。また、ウエハの裏面に絶縁膜を形成する際には、薄いウエハの機械的な強度を保つ観点からウエハの主面にウエハの薄型化の際に使用したガラス支持基板を固着したままの状態で行うが、ウエハの裏面に形成される絶縁膜の着膜温度が、ウエハとガラス基板とを接着する接着用シートの耐熱温度よりも高いため、ウエハの裏面に絶縁膜を形成する工程において接着シートの接着力が低下しガラス支持基板が剥離してしまう問題がある。

さらに、上記特許文献１に開示された技術では、ウエハの裏面のバンプの形成位置に、上記埋込配線とバンプとを接続するためのコンタクト穴を形成しなければならないが、コンタクト穴は小さく、これを形成するためのフォトマスクとの位置合わせも難しい。また、ウエハの裏面にバンプを形成するために、レジストの塗布、露光および現像等のような一連のリソグラフィ工程やそれにより形成されたレジストパターンをマスクとするエッチング工程等のような面倒な工程が必要になり製造時間が増大するという問題もある。

本発明は、上記の問題点に鑑みてなされたものであり、ウエハの薄型化に際して生じる問題を回避し、積層ウエハ間の電気的接続のための工程を短縮できる方法を提供することを目的とする。

本発明に係る半導体装置の製造方法および半導体装置は、上記の目的を達成するために、次のように構成される。

すなわち、本発明は、複数枚のウエハを積層し、各々のウエハのチップに形成された半導体回路部を互いに電気的に接続することで所望の半導体回路を得る半導体装置の製造方法において、
前記複数のウエハのうちの少なくとも１つのウエハは、
前記ウエハの主面に第１溝を形成した後、前記第１溝に第１絶縁膜を埋め込むことにより貫通分離部を形成する工程と、
前記ウエハの主面に素子を形成する工程と、
前記ウエハの主面の前記貫通分離部に囲まれた領域内に第２溝を形成した後、前記第２溝の内部に導体膜を埋め込むことにより、他のウエハの半導体回路部が電気的に接続される貫通配線部を形成する工程と、
前記ウエハを、その裏面側から前記貫通分離部および前記貫通配線部に達しない状態まで薄型化した後、前記ウエハの裏面から前記貫通分離部および前記貫通配線部の一部が露出するまでエッチングする工程とを有するものである。

また、本発明は、複数枚のウエハを積層し、各々のウエハのチップに形成された半導体回路部を互いに電気的に接続することで所望の半導体回路を得る半導体装置の製造方法において、
前記複数のウエハのうちの上側に位置するウエハは、
前記上側に位置するウエハの主面に第１溝を形成した後、前記第１溝に第１絶縁膜を埋め込むことにより貫通分離部を形成する工程と、
前記上側に位置するウエハの主面に素子を形成する工程と、
前記上側に位置するウエハの主面の前記貫通分離部に囲まれた領域内に第２溝を形成した後、前記第２溝の内部に導体膜を埋め込むことにより、他のウエハの半導体回路部が電気的に接続される貫通配線部を形成する工程と、
前記上側に位置するウエハの裏面から前記貫通分離部および前記貫通配線部の一部を露出させる工程とを有し、
前記複数枚のウエハの積層工程は、
前記複数枚のウエハのうちの上側に位置するウエハの裏面から露出する前記貫通配線部と、前記複数枚のウエハのうちの下側に位置するウエハの主面に形成されたバンプとを接触させた状態で接合することにより、前記複数枚のウエハの各々の半導体回路部同士を互いに電気的に接続する工程を有するものである。

また、本発明は、複数枚の基板を積層し、各々の基板に形成された半導体回路部を互いに電気的に接続することで所望の半導体回路を得る半導体装置において、
前記複数枚の基板のうちの上側に位置する基板は、その基板の主面から裏面に貫通する貫通配線部と、前記上側の基板の主面において前記貫通配線部から離れた位置に前記貫通配線部を取り囲むように配置され、前記上側の基板の主面から裏面に貫通するように設けられた貫通分離部とを有しており、
前記複数枚の基板のうちの下側に位置する基板は、その基板の主面上に、下側の基板に形成された半導体回路部と電気的に接続されるバンプを有しており、
前記上側に位置する基板の半導体回路部と、前記下側に位置する基板の半導体回路部とは、前記上側に位置する基板の裏面から露出する貫通配線部が、前記下側に位置する基板の主面のバンプに接触した状態で接合されることで互いに電気的に接続されているものである。

本発明によれば、ウエハの薄型化に際して生じる問題を回避し、積層ウエハ間の電気的接続のための工程を短縮できる方法を提供することができる。

以下、本発明の好適な実施形態（実施例）を図２のフロー図に沿って図３〜図１９により説明する。

最初に上側のウエハの製造工程を説明する。図３は上側のウエハ（最上層のウエハ）１ＷＡの製造工程中の要部断面図を示している。まず、ウエハ１ＷＡを用意する（図２の工程１００Ａ）。ウエハ１ＷＡは、例えば平面略円形状の薄板からなる。このウエハ１ＷＡを構成する基板１ＳＡは、例えばｎ型またはｐ型のシリコン（Ｓｉ）単結晶からなり、厚さ方向に互いに反対側となる主面および裏面を有している。続いて、基板１ＳＡの主面（すなわち、ウエハ１ＷＡの主面）に、素子分離用の溝型の分離部２を形成する（図２の工程１０１Ａ）。この溝型の分離部２は、基板１ＳＡの主面に分離溝２ａを形成した後、その分離溝２ａ内に、例えば酸化シリコン（ＳｉＯ_２）のような絶縁膜２ｂを埋め込むことで形成されている。この分離部２によって基板１ＳＡの主面の活性領域が規定されている。なお、基板１ＳＡの活性領域の主面上の絶縁膜３は、例えば熱酸化法等により形成された酸化シリコン等からなる。

次に、基板１ＳＡに貫通分離部を形成する。まず、基板１ＳＡの主面上に、レジスト膜を回転塗布法等により塗布した後、露光および現像を施す（このようなレジスト塗布、露光および現像等のような一連の処理をリソグラフィ処理という）ことにより、基板１ＳＡの主面上にレジストパターンＲＡを形成する。レジストパターンＲＡは、貫通分離部の形成領域が露出され、それ以外の領域が覆われるように形成されている。

続いて、このレジストパターンＲＡをエッチングマスクとして、そこから露出する絶縁膜３および基板１ＳＡをエッチングすることにより、図４に示すように、基板１ＳＡに深い分離溝（第１溝）５ａを形成する。図４は深い分離溝５ａを形成した後のウエハ１ＷＡの要部断面図を示している。この深い分離溝５ａは、基板１ＳＡの主面から、その主面に対して交差（垂直に交差）する方向（すなわち、基板１ＳＡの厚さ方向）に沿って延びており、上記素子分離用の分離溝２ａよりも深い位置（第１位置）で終端している。

続いて、レジストパターンＲＡを除去した後、基板１ＳＡに対して熱酸化処理を施すことにより、深い分離溝５ａの内面（内側面および底面）に、例えば酸化シリコンからなる絶縁膜を形成し、さらに基板１ＳＡの主面上に、例えば酸化シリコンまたはＬｏｗ−ｋ（低誘電率）材料からなる絶縁膜をＣＶＤ(Chemical Vapor Deposition)法等により堆積して深い分離溝５ａ内に埋め込む。

その後、深い分離溝５ａの外部の余分な絶縁膜を異方性のドライエッチングを用いたエッチバック法または化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法等により除去する。これにより、図５および図６に示すように、貫通分離部５を形成する（図２の工程１０２Ａ）。

図５は図４に続く上側のウエハ１ＷＡの製造工程中の要部平面図、図６は図５のＡ−Ａ線の断面図を示している。図５は平面図であるが図面を見易くするために貫通分離部５にハッチングを付した。貫通分離部５は平面で見ると、例えば矩形枠状に形成されている。貫通分離部５は、上記深い分離溝５ａ内に、上記のように形成された絶縁膜（第１絶縁膜）５ｂが埋め込まれることで形成されている。この貫通分離部５の深さ（すなわち、深い分離溝５ａの深さ）は、後述の貫通配線部の深さより深い場合もあれば同等の場合もあるし、また、浅い場合もある。例えば上下に積み重ねられるウエハの隙間（ギャップ）の寸法を貫通分離部５の深さで制御する場合は、貫通分離部５の深さを貫通配線部よりも深くしても良い。また、上記隙間の寸法を貫通配線部の深さで制御する場合は、貫通分離部５の深さを貫通配線部の深さよりも浅くしても良い。また、上記隙間の寸法を他の材料で制御する場合は、貫通分離部５と貫通配線部とを同じ深さにしても構わない。

次に、上記絶縁膜３を除去した後、図７に示すように、基板１ＳＡの上記溝型の分離部２で囲まれた活性領域内に、例えばＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）６のような素子を形成する（図２の工程１０３Ａ）。図７は図５および図６に続く上側のウエハ１ＷＡの製造工程中の要部断面図を示している。ＭＯＳ・ＦＥＴ６は、ソースおよびドレイン用の半導体領域６ａと、ゲート絶縁膜６ｂと、ゲート電極６ｃとを有している。ソースおよびドレイン用の半導体領域６ａは、基板１ＳＡに所望の不純物（ｎチャネル型のＭＯＳ・ＦＥＴ６であれば、例えばリン（Ｐ）またはヒ素（Ａｓ）、ｐチャネル型のＭＯＳ・ＦＥＴ６であればホウ素（Ｂ））が添加されることで形成されている。ゲート絶縁膜６ｂは、例えば酸化シリコンからなり、基板１ＳＡの主面上に形成されている。ゲート電極６ｃは、例えば低抵抗なポリシリコンからなり、ゲート絶縁膜６ｂ上に形成されている。なお、基板１ＳＡの活性領域の主面上の絶縁膜７は、例えば酸化シリコンのような絶縁膜からなる。

ここで、上記ＭＯＳ・ＦＥＴ６を形成した後に上記貫通分離部５を形成すると、貫通分離部５の絶縁膜５ｂを形成するための熱酸化処理時に、基板１ＳＡ（ソースおよびドレイン用の半導体領域６ａやゲート電極６ｃ下のチャネル形成領域）中の不純物が再度拡散してしまう結果、ＭＯＳ・ＦＥＴ６のしきい値電圧等のような電気的特性が変動してしまう場合がある。これに対して、本実施の形態では、貫通分離部５を形成した後に、ＭＯＳ・ＦＥＴ６を形成するので、貫通分離部５の形成時の高い処理温度に起因するＭＯＳ・ＦＥＴ６の電気的特性の変動を防止できる。したがって、半導体装置の信頼性を向上させることができる。なお、ＭＯＳ・ＦＥＴ６に代えて、例えばバイポーラトランジスタやダイオード等のような他の能動素子を形成しても良い。また、ＭＯＳ・ＦＥＴ６に代えて、抵抗（拡散抵抗やポリシリコン抵抗）、キャパシタおよびインダクタ等のような受動素子を形成しても良い。

次に、上記貫通配線部を形成する。まず、基板１ＳＡの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜の上面を平坦化することにより層間絶縁膜（第２絶縁膜）８ａを形成する。上記ＭＯＳ・ＦＥＴ６、貫通分離部５および溝型の分離部２等は層間絶縁膜８ａにより覆われている。続いて、層間絶縁膜８ａ上に上記リソグラフィ処理によりレジストパターンＲＢを形成する。レジストパターンＲＢは、貫通配線部の形成領域が露出され、それ以外の領域が覆われるように形成されている。その後、このレジストパターンＲＢをエッチングマスクとして、そこから露出する層間絶縁膜８ａ、絶縁膜７および基板１ＳＡをエッチングすることにより、図８に示すように、基板１ＳＡに深い導通溝（第２溝）９ａを形成する。図８は深い導通溝９ａを形成した後のウエハ１ＷＡの要部断面図を示している。この深い導通溝９ａは、層間絶縁膜８ａの上面から、その上面に対して交差（垂直に交差）する方向（すなわち、基板１ＳＡの厚さ方向）に沿って基板１ＳＡに延び、上記素子分離用の分離溝２ａよりも深い位置（第２位置）で終端している。この深い導通溝９ａの深さは、上記貫通分離部５の深さで説明したとおりである。ここでは、深い導通溝９ａの深さ（第２位置）は、上記深い分離溝５ａの深さ（第１位置）よりも浅い場合が例示されている。

続いて、上記レジストパターンＲＢを除去した後、基板１ＳＡの主面上に、例えば窒化チタンからなるバリア導体膜をスパッタリング法等によって堆積し、さらに、例えばタングステンからなる主導体膜をＣＶＤ法等によって堆積することにより深い導通溝９ａ内に埋め込む。このバリア導体膜は、上記主導体膜の側面および底面を覆うように形成されており、深い導通溝９ａの内面（内側面および底面）を通じて基板１ＳＡと直接接している。バリア導体膜の厚さは主導体膜の厚さよりも薄い。

続いて、上記主導体膜およびバリア導体膜をＣＭＰ法等により研磨することにより、図９および図１０に示すように、深い導通溝９ａの外部の余分な主導体膜およびバリア導体膜を除去し、深い導通溝９ａ内のみに主導体膜およびバリア導体膜が残されるようにする。このようにして深い導通溝９ａ内に貫通配線部９を形成する（図２の工程１０４Ａ）。

図９は図８に続く上側のウエハ１ＷＡの製造工程中の要部平面図、図１０は図９のＡ−Ａ線の断面図を示している。図９は平面図であるが図面を見易くするために貫通分離部５および貫通配線部９にハッチングを付した。貫通配線部９は平面で見ると、例えば細長い長方形状に形成されている。貫通配線部９は、貫通分離部５とは分離された状態で貫通分離部５の枠内に配置されている。すなわち、貫通配線部９は、その周囲に所望の寸法を隔てて配置された貫通分離部５に取り囲まれた状態で配置されている。

貫通配線部９は、上記深い導通溝９ａ内に、導体膜（上記バリア導体膜および主導体膜）９ｂが埋め込まれることで形成されている。すなわち、貫通配線部９は金属で形成されているので、貫通配線部９を低抵抗なポリシリコンで形成した場合に比べて、貫通配線部９の電気抵抗を大幅に下げることができる。特に、本実施の形態では、貫通配線部９の平面形状が大きな長方形状とされていることにより、深い導通溝９ａの加工性を容易にすることができる上、貫通配線部９の体積を大きく確保できるので貫通配線部９の電気抵抗をさらに下げることができる。また、貫通配線部９の上面は、層間絶縁膜８ａの上面と一致している。これにより、層間絶縁膜８ａの上面の平坦性を確保できる。

また、貫通分離部５と貫通配線部９とが一体の場合、それらを同一工程で形成しなければならないので、上記のように素子特性の変動を回避するために貫通分離部５を素子形成の前に形成する場合、貫通配線部９も素子形成前に形成しなければならない。しかし、貫通配線部９を素子形成前に形成すると、素子特性の劣化や金属汚染を引き起こす可能性が高い、という問題が生じる。これに対して本実施の形態では、貫通分離部５と貫通配線部９と別々に形成でき、ＭＩＳ・ＦＥＴ６および層間絶縁膜８ａを形成した後に貫通配線部９を形成することができるので、素子特性の劣化や金属汚染を引き起こす可能性をより低減することができる。したがって、素子の電気的特性を向上させることができる。

貫通分離部５内の貫通配線部９の数は１つに限定されるものではなく、例えば１つの貫通分離部６の枠内に複数の貫通配線部９を並べて配置しても良い。また、貫通分離部５の平面形状は、図９の例に限らず、例えば正方形状等のように他の形状でも良い。

次に、図１１に示すように、基板１ＳＡの主面上に半導体装置の通常の配線形成方法により多層配線層を形成する（図２の工程１０５Ａ）。図１１は図９および図１０に続く上側のウエハ１ＷＡの製造工程中の要部断面図を示している。符号８ｂ，８ｃ，８ｄは層間絶縁膜、符号１０は表面保護膜、符号１５ａ，１５ｂ，１５ｃは配線、符号１６ａ，１６ｂ，１６ｃ，１６ｄはプラグをそれぞれ示している。

層間絶縁膜８ｂ，８ｃ，８ｄは、例えば酸化シリコンからなる。配線１５ａ〜１５ｃおよびプラグ１６ａ〜１６ｄは、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）または銅（Ｃｕ）等のような金属からなる。第１層目の配線１５ａは、プラグ１６ａを通じてＭＯＳ・ＦＥＴ６のソースおよびドレイン用の半導体領域６ａやゲート電極６ｃと電気的に接続されている他、プラグ１６ｂを通じて上記貫通配線部９と電気的に接続されている。表面保護膜１０は、例えば酸化シリコン膜の単体膜または酸化シリコンとその上に堆積された窒化シリコン膜との積層膜で形成されている。この表面保護膜１０の一部には、第３層目の配線１５ｃの一部が露出する開口部１７が形成されている。図面上、配線１５ｃと一緒であるが、平面で見たときに、上記開口部１７から露出された配線１５ｃ部分がボンディングパッド（以下、パッドという）ＢＰとされている。なお、図１１には示していないが、この多層配線層の形成工程後、ウエハ１ＷＡの主面上のパッドＢＰに接続されるようにバンプを形成しても良い。

次に、図１２に示すように、ウエハ１ＷＡの主面上に接着用シート２０を介してガラス支持基板２１を貼り付ける。図１２は図１１に続く上側のウエハ１ＷＡの製造工程中の要部断面図を示している。このようにウエハ１ＷＡの主面にガラス支持基板２１を貼り付けることにより、ウエハ１ＷＡのハンドリングを安定化させることができるとともに、後の薄型化工程後の薄いウエハ１ＷＡの機械的強度を確保することができる。

次に、ウエハ１ＷＡに対して薄型化処理を施す（図２の工程１０７）。本実施の形態のウエハ１ＷＡの薄型化処理は、下記のような第１薄型化処理、第２薄型化処理および第３薄型化処理を有している。

まず、第１薄型化処理では、図１３に示すように、ウエハ１ＷＡの主面にガラス支持基板２１を固着した状態で、ウエハ１ＷＡの裏面（すなわち、基板１ＳＡの裏面）を所望の厚さになるまで研削する。また、この研削後に、第２薄型化処理として、ウエハ１ＷＡの裏面に対して研磨処理を施しても良い。この研磨処理は、例えばＣＭＰのような機械的な要素と化学的な要素とを併せ持つ薄型化処理である。これにより、研削処理によってウエハ１ＷＡの裏面に生じたダメージ層を除去しつつ、ウエハ１ＷＡの裏面を滑らかにすることができ、ウエハ１ＷＡの裏面内の化学的な安定性を均一にできるので、後のウエハ１ＷＡの裏面部分のエッチング処理に際して、ウエハ１ＷＡの裏面全面内におけるウエハ１ＷＡの厚さ方向のエッチング除去量を均一にすることができる。図１３は、このような第２薄型化処理工程後の上側のウエハ１ＷＡの要部断面図を示している。破線は第１薄型化工程の前の基板１ＳＡを示している。この第１及び第２薄型化処理は、ウエハ薄型化処理の時間の短縮を主目的としており、第１薄型化処理は研削で例示されるように機械的な要素による薄型化処理であり、第２薄型化処理は研磨で例示されるように機械的な要素及び化学的な要素による薄型化処理である。この第１及び第２薄型化処理では、上記貫通分離部５および上記貫通配線部９に達しない状態（すなわち、貫通分離部５および貫通配線部９がウエハ１ＷＡの裏面から露出されない状態）で処理を終了する。

続いて、第３薄型化処理では、図１４に示すように、ウエハ１ＷＡの主面にガラス支持基板２１を固着した状態で、ウエハ１ＷＡの裏面を薬液に浸しエッチング（ウエットエッチング）することにより、ウエハ１ＷＡの裏面から貫通分離部５および貫通配線部９の一部を露出させる。図１４は、この第３薄型化処理後の上側のウエハ１ＷＡの要部断面図を示している。破線は第３薄型化処理工程前の基板１ＳＡを示している。この第３薄型化処理は、ウエットエッチングで例示されるように化学的要素による薄型化処理であり、薄型化処理時のウエハ１ＷＡの焼けや損傷の防止を主目的としている。ここでは、貫通配線部９の下部の一部がウエハ１ＷＡの裏面から所望の長さだけ突出されている。貫通配線部９のウエハ１ＷＡの裏面からの突出長さは、後の工程を考慮して不都合の無いように決める。この処理により、貫通配線部９は、その側面方向では貫通分離部５により基板１ＳＡとの分離が行われ、貫通配線部９の下部では貫通配線部９が露出されることにより基板１ＳＡとの分離が行われ、完全に基板１ＳＡから分離される。なお、この段階で深い分離溝５ａおよび深い導通溝９ａは基板１ＳＡの主裏面間を貫通する孔になる。また、上記の例では、ウエハ１ＷＡの薄型化処理において、第１薄型化処理（研削）および第３薄型化処理（エッチング）を順に行う場合や第１薄型化処理（研削）、第２薄型化処理（研磨）および第３薄型化処理（エッチング）を順に行う場合について説明したが、例えば第２薄型化処理（研磨）および第３薄型化処理（エッチング）を順に行うことでウエハ１ＷＡを薄型化することもできる。

このような薄型化処理によれば、ウエットエッチング処理を併用することにより、研削や研磨のみでウエハ１ＷＡを薄型化する場合に生じるウエハ１ＷＡの焼けや損傷を抑制または防止できる。特に、研削や研磨のみでウエハ１ＷＡを薄型化する場合、ウエハ１ＷＡの径が大きくなりウエハ１ＷＡが厚くなると長い研削時間が必要となりウエハ温度を上昇させたり、貫通配線部９の材料として硬い材質のものを使用した場合に研削時に研削された貫通配線材料やシリコンが砥石の目を詰まらせウエハ温度を上昇させたりする。これに対して、本実施の形態のようにウエハ１ＷＡの薄型化処理においてウエットエッチング処理を併用することにより、ウエハ１ＷＡが大口径化しても、また、貫通配線部９の材料として硬質のものを使用したとしても、ウエハ１ＷＡの薄型化処理においてウエハ温度の大幅な上昇を避けることができるので、ウエハ１ＷＡの焼けや損傷を抑制または防止できる。一方、薄型化処理においてウエハ１ＷＡをエッチングのみで薄くするのではなく研削や研磨工程を併用することにより、ウエハ１ＷＡの裏面部分をエッチング処理のみで除去する場合に比べて、薄型化処理時間を短縮できる。

このようにして上側のウエハ１ＷＡの製造工程を終了する。このように本実施の形態では、ウエハ１ＷＡの裏面に絶縁膜を堆積したり、バンプを形成したりする工程が無い。このため、以下の効果を得ることができる。

第１に、ウエハ１ＷＡの裏面に絶縁膜を堆積する工程が無いので、その絶縁膜の堆積時の処理温度に起因する問題を回避できる。すなわち、ウエハ内の埋込配線材料や絶縁膜の膜ストレスにより、薄型化したウエハが割れてしまう問題を回避できる。また、ウエハ裏面に絶縁膜を堆積する工程において、ガラス支持基板２１の接着用シート２０の接着力が低下しガラス支持基板２１が剥離してしまう問題を回避できる。このため、接着用シート２０の材料選択時に温度制約が無いので、接着用シート２０の選択幅を広げることができる。

第２に、ウエハ１ＷＡの裏面にバンプを形成する工程が無いので、バンプ形成上の問題を回避できる。すなわち、ウエハの裏面の絶縁膜に小さなコンタクト穴を形成する工程やウエハの裏面にバンプを形成する工程を削減できるので、工程数が多く難しい工程を伴うリソグラフィ工程等を削減できる。このため、半導体装置の製造工程の簡略化と製造時間の短縮を実現できる。また、半導体装置の信頼性および歩留まりを向上させることができる。

次に、下側のウエハの製造工程を説明する。ここでは、下側のウエハとして、例えば裏面に他のウエハが貼り合わされることがない最下層のウエハの製造工程を説明する。この下側のウエハの製造工程は、図２の右側に示すように、図２の左側に示した上記上側のウエハ１ＷＡの製造工程とほぼ同じである。すなわち、ウエハの用意（工程１００Ｂ）、素子分離部の形成（工程１０１Ｂ）、素子形成（工程１０３Ｂ）、多層配線層の形成（工程１０５Ｂ）、ウエハ主面上にバンプ形成（工程１０６Ｂ）を順に行う。ここで異なるのは、多層配線層の形成工程（工程１０５Ｂ）後にバンプ形成工程（工程１０６Ｂ）を行うこと、最下層のウエハの場合、ウエハ薄型化工程（工程１０７Ｂ）を行わないこと、さらに、最下層のウエハの場合は、貫通分離部の形成工程（工程１０２Ｂ）や貫通配線部の形成工程（工程１０４Ｂ）を行わないことである。

図１５は図２の工程１００Ｂから工程１０５Ｂを経てバンプ形成工程１０６Ｂの段階の下側のウエハ（最下層のウエハ）１ＷＢの要部断面図を示している。ウエハ１ＷＢの構成は、上記工程１０５Ａ後の図１１で示した上側のウエハ１ＷＡとほぼ同じである。このウエハ１ＷＢの裏面（すなわち、基板１ＳＢの裏面）からは貫通分離部５および貫通配線部９が露出されていない。

ここでは、まず、多層配線層の形成工程１０５Ｂの後のウエハ１ＷＢの主面上に導体膜をスパッタリング法等により堆積した後、これをリソグラフィ処理およびエッチング処理を用いてパターニングすることにより、バンプ下地導体パターン２５を形成する。このバンプ下地導体パターン２５は開口部１７を通じてパッドＢＰと電気的に接続されている。続いて、図１６に示すように、バンプ下地導体パターン２５上に、例えばリフトオフ法、電解メッキ法、印刷法またはボール振り込み法等によりバンプ２６を形成する。この結果、バンプ２６は、下側のウエハ１ＷＢの最上の配線層１５ｃと電気的に接続されることになる。図１６は図１５に続く下側のウエハ１ＷＢの製造工程中の要部断面図を示している。下側のウエハ１ＷＢの主面には複数のバンプ２６が突出された状態で配置されている。このようにして下側のウエハ１ＷＢの製造工程を終了する。下側のウエハ１ＷＢについてもその裏面に絶縁膜の堆積やバンプの形成が無いので、上側のウエハ１ＷＡで述べたのと同じ効果を得ることができる。

次に、上記のようにして製造された上下のウエハ１ＷＡ，１ＷＢの貼り合わせ工程を図１７〜図１９により説明する。図１７〜図１９は上下のウエハ１ＷＡ，１ＷＢの貼り合わせ工程中の要部断面図を示している。

まず、図１７に示すように、下側のウエハ１ＷＢを固定した後、下側のウエハ１ＷＢの主面上方に、上側のウエハ１ＷＡをその裏面が下側のウエハ１ＷＢの主面に対向した状態となるように配置する。この時、上側のウエハ１ＷＡの主面にガラス支持基板２１を貼り付けた状態とすることにより、薄型化されたウエハ１ＷＡを安定した状態でハンドリングできるとともに、ウエハ１ＷＡの機械的強度を確保できるので、ウエハ１ＷＡの搬送時等にウエハ１ＷＡに割れや欠けあるいは反り等を生じさせることなくウエハ１ＷＡを取り扱うことができる。

続いて、下側のウエハ１ＷＢと上側のウエハ１ＷＡとの相対的な位置を合わせる。具体的には、下側のウエハ１ＷＢの主面上のバンプ２６と、それに対応する上側のウエハ１ＷＡの裏面の貫通配線部９との位置を合わせる（図２の工程２０１）。その後、図１８に示すように、上下のウエハ１ＷＡ，１ＷＢの対向面を近づけて下側のウエハ１ＷＢの主面上に上側のウエハ１ＷＡを積み重ね、下側のウエハ１ＷＢの主面上のバンプ２６と、上側のウエハ１ＷＡの裏面の貫通配線部９とを接触させて電気的に接続する。これにより、上下のウエハ１ＷＡ，１ＷＢの半導体回路部同士を電気的に接続する。ここで、下側のウエハ１ＷＢの主面上の各バンプ２６は、そのバンプ２６が接続される上側のウエハ１ＷＡの裏面の貫通配線部９の周囲を取り囲む貫通分離部５の枠内に収まっている（図２の工程２０２）。

その後、上下のウエハ１ＷＡ，１ＷＢの対向面の隙間に絶縁性の接着剤３０を注入することにより、上下のウエハ１ＷＡ，１ＷＢ間の機械的強度を確保する。ここでは接着剤３０が貫通分離部５の枠内にまで入り込んでいる場合を例示しているが、絶縁性の接着剤３０を用いているので、デバイスの特性には何ら支障をきたさない。また、万一、貫通配線部９の粗密により疎の部分で上下ウエハ１ＷＡ，１ＷＢが接してもデバイス特性上の不都合は生じない（図２の工程２０３）。その後、図１９に示すように、上側のウエハ１ＷＡの主面からガラス支持基板２１を剥離する。

以上のような工程の後、上記貼り合わせ後のウエハ１ＷＡ，１ＷＢをチップ単位に切断することによりチップを切り出す。このチップは、複数枚のチップを積み重ねた３次元構成を有している。すなわち、このチップには、それを構成する各チップの半導体回路同士が上記貫通配線部９を通じて電気的に接続されることで、全体として１つの所望の半導体集積回路が形成されている。

次に、図２０は、３層の基板１ＳＡ，１ＳＢ，１ＳＣを積層することで構成された３次元半導体装置の要部断面図の一例を示している。ここでは、最上の基板１ＳＡと中間の基板１ＳＣとの隙間に注入された接着剤３０が貫通分離部５で囲まれた枠内に入り込んでいない場合が例示されている。

ここで、図２０のような多層積み重ね構成の３次元半導体装置の製造工程の一例を説明する。

まず、上記図３〜図１４で説明したようにして最上層のウエハ１ＷＡを用意する。また、図１５および図１６で説明したようにして最下層のウエハ１ＷＢを用意する。さらに、図２の右側の工程１００Ｂ〜１０６Ｂを経て中間層のウエハ１ＷＣを用意する。この中間層のウエハ１ＷＣには、最上層のウエハ１ＷＡと同様にして、貫通分離部５および貫通配線部９が形成されている。中間層のウエハ１ＷＣが最上層のウエハ１ＷＡと異なるのは、中間層のウエハ１ＷＣの主面上に配線層を介してバンプ２６が形成されていることである。この中間層のウエハ１ＷＣのバンプ２６は、配線層を介して中間層のウエハ１ＷＣの素子や貫通配線部９と電気的に接続されている。また、この段階の中間層のウエハ１ＷＣは、上記第１〜第３薄型化処理が施されておらず厚いままである。

続いて、上記図１７および図１８で説明したのと同様にして２枚のウエハ１ＷＡ，１ＷＣを貼り合わせる。この際、中間層のウエハ１ＷＣは厚いままなので、ウエハ１ＷＣのハンドリングを安定かつ容易に行うことができる。その後、上側の最上層のウエハ１ＷＡの主面にガラス支持基板２１を貼り合わせたままの状態で、かつ、２枚のウエハ１ＷＡ，１ＷＣを貼り合わせたままの状態で、下側の中間層のウエハ１ＷＣを、その裏面側から図１３および図１４で説明したのと同様の薄型化処理により薄型化する（図２の中央の工程１０７Ａ）。これにより、下側の中間層のウエハ１ＷＣの裏面から貫通分離部５および貫通配線部９を露出（突出）させる。２枚のウエハ１ＷＡ，１ＷＣを貼り合わせたままの状態で、中間層のウエハ１ＷＣの薄型化を行うので、薄型化処理時におけるウエハ１ＷＣの機械的強度を確保でき、ウエハ１ＷＣのハンドリングの安定性を向上させることができる。このため、ウエハ１ＷＣの薄型化を推進できる。

その後、上側の最上層のウエハ１ＷＡの主面にガラス支持基板２１を貼り合わせたままの状態で、かつ、２枚のウエハ１ＷＡ，１ＷＣを貼り合わせたままの状態で、上記図１７および図１８で説明したのと同様にして、下側の中間層のウエハ１ＷＣと、最下層のウエハ１ＷＢとを重ね合わせ、ウエハ１ＷＣ，１ＷＢ間に接着剤３０を注入して貼り合わせる（図２の中央下段の工程２０１〜２０３）。これ以降は、上記と同じなので説明を省略する。３層以上のウエハを貼り合わせる場合は、中間層のウエハ１ＷＣで行った工程とウエハの貼り合わせ工程とを繰り返せば良い。

このようなウエハ貼り合わせ方法によれば、複数枚のウエハの貼り合わせを連続的に安定した状態で行えるので、３次元半導体装置の製造時間を短縮でき、３次元半導体装置の量産性を向上させることができる。

本発明は、３次元半導体装置の製造業に適用できる。

従来の上下２枚のウエハを積層する製造工程のフロー図である。 本発明の一実施の形態である半導体装置の製造工程のフロー図である。 上側のウエハの製造工程中の要部断面図である。 図３に続く上側のウエハの製造工程中の要部断面図である。 図４に続く上側のウエハの製造工程中の要部平面図である。 図５のＡ−Ａ線の断面図である。 図５および図６に続く上側のウエハの製造工程中の要部断面図である。 図７に続く上側のウエハの製造工程中の要部断面図である。 図８に続く上側のウエハの製造工程中の要部平面図である。 図９のＡ−Ａ線の断面図である。 図９および図１０に続く上側のウエハの製造工程中の要部断面図である。 図１１に続く上側のウエハの製造工程中の要部断面図である。 図１２に続く第１薄型化工程後の上側のウエハの要部断面図である。 図１３に続く第２薄型化工程後の上側のウエハの要部断面図である。 バンプ形成工程の段階の下側のウエハの要部断面図である。 図１５に続く下側のウエハの製造工程中の要部断面図である。 上下ウエハの貼り合わせ工程中の要部断面図である。 図１７に続く上下ウエハの貼り合わせ工程中の要部断面図である。 図１８に続く上下ウエハの貼り合わせ工程後の要部断面図である。 本発明の一実施の形態である３次元構造の半導体装置の一例の要部断面図である。

符号の説明

１ＷＡ，１ＷＢ ウエハ
１ＳＡ，１ＳＢ，１ＳＣ 基板
２ 溝型の分離部
２ａ 分離溝
２ｂ 絶縁膜
３ 絶縁膜
５ 貫通分離部
５ａ 深い分離溝（第１溝）
５ｂ 絶縁膜（第１絶縁膜）
６ ＭＯＳ・ＦＥＴ（素子）
７ 絶縁膜
８ａ 層間絶縁膜（第２絶縁膜）
８ｂ〜８ｄ 層間絶縁膜
９ 貫通配線部
９ａ 深い導通溝（第２溝）
９ｂ 導体膜
１０ 表面保護膜
１５ａ，１５ｂ，１５ｃ 配線
１６ａ，１６ｂ，１６ｃ，１６ｄ プラグ
１７ 開口部
２０ 接着用シート
２１ ガラス支持基板
２５ バンプ下地導体パターン
２６ バンプ
３０ 接着剤
ＲＡ，ＲＢ レジストパターン

Claims (21)

1. ウエハの主面に第１溝を形成した後、前記第１溝に第１絶縁膜を埋め込むことにより貫通分離部を形成する工程と、
   前記ウエハの主面に素子を形成する工程と、
   前記ウエハの主面の前記貫通分離部に囲まれた領域内に第２溝を形成した後、前記第２溝の内部に導体膜を埋め込むことにより、他のウエハの半導体回路部が電気的に接続される貫通配線部を形成する工程と、
   前記ウエハを、その裏面側から前記貫通分離部および前記貫通配線部に達しない状態まで薄型化した後、前記ウエハの裏面から前記貫通分離部および前記貫通配線部の一部が露出するまでエッチングする工程とを有することを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、前記貫通分離部の形成工程は前記第１溝内に熱酸化法により絶縁膜を形成する工程を有しており、前記貫通分離部を形成した後に前記素子を形成することを特徴とする半導体装置の製造方法。
3. 請求項１または２記載の半導体装置の製造方法において、前記ウエハの主面に前記素子を形成した後、前記ウエハの主面上に前記素子を覆うように第２絶縁膜を堆積する工程と、前記第２絶縁膜の上面から前記ウエハの厚さの途中位置まで延びる前記第２溝を形成する工程と、前記第２溝の内部に前記導体膜を埋め込み、前記貫通配線部を形成する工程とを有することを特徴とする半導体装置の製造方法。
4. 請求項１、２または３記載の半導体装置の製造方法において、前記導体膜が金属からなることを特徴とする半導体装置の製造方法。
5. 請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、前記ウエハを前記貫通分離部および前記貫通配線部に達しない状態まで薄型化する処理は、研削処理、研磨処理またはその両方の処理であることを特徴とする半導体装置の製造方法。
6. 複数枚のウエハを用意する工程と、
   前記複数枚のウエハの各々に半導体回路部を形成する工程と、
   前記複数枚のウエハを貼り合わせ、前記複数枚のウエハの各々の半導体回路部同士を互いに電気的に接続する工程と、
   前記複数枚のウエハの貼り合わせ工程後、前記複数枚のウエハをチップ単位で切断することにより、複数枚のチップを積み重ねた３次元構造を持つチップを切り出す工程とを有し、
   前記複数枚のウエハのうちの上側のウエハを形成する工程は、
   前記上側のウエハの主面に第１溝を形成した後、前記第１溝に第１絶縁膜を埋め込むことにより貫通分離部を形成する工程と、
   前記上側のウエハの主面に素子を形成する工程と、
   前記上側のウエハの主面の前記貫通分離部に囲まれた領域内に第２溝を形成した後、前記第２溝の内部に導体膜を埋め込むことにより、前記複数のウエハのうちの他のウエハの半導体回路部が電気的に接続される貫通配線部を形成する工程と、
   前記上側のウエハを、その裏面から前記貫通分離部および前記貫通配線部に達しない状態まで薄型化した後、前記上側のウエハの裏面から前記貫通分離部および前記貫通配線部の一部が露出するまでエッチングする工程とを有することを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、前記ウエハを前記貫通分離部および前記貫通配線部に達しない状態まで薄型化する処理は、研削処理、研磨処理またはその両方の処理であることを特徴とする半導体装置の製造方法。
8. 複数枚のウエハを用意する工程と、
   前記複数枚のウエハの各々に半導体回路部を形成する工程と、
   前記複数枚のウエハを貼り合わせ、前記複数枚のウエハの各々の半導体回路部同士を互いに電気的に接続する工程と、
   前記複数枚のウエハの貼り合わせ工程後、前記複数枚のウエハをチップ単位で切断することにより、複数枚のチップを積み重ねた３次元構造を持つチップを切り出す工程とを有し、
   前記複数枚のウエハのうちの上側のウエハを形成する工程は、
   前記上側のウエハの主面に第１溝を形成した後、前記第１溝に第１絶縁膜を埋め込むことにより貫通分離部を形成する工程と、
   前記上側のウエハの主面に素子を形成する工程と、
   前記上側のウエハの主面の前記貫通分離部に囲まれた領域内に第２溝を形成した後、前記第２溝の内部に導体膜を埋め込むことにより、前記複数枚のウエハのうちの他のウエハの半導体回路部が電気的に接続される貫通配線部を形成する工程と、
   前記上側のウエハの裏面から前記貫通分離部および前記貫通配線部の一部を露出させる工程とを有しており、
   前記複数のウエハのうちの下側のウエハを形成する工程は、
   前記下側のウエハの主面に前記半導体回路部を構成する素子を形成する工程と、
   前記下側のウエハの主面上に、前記下側のウエハの前記半導体回路部と電気的に接続されるバンプを形成する工程とを有しており、
   前記複数枚のウエハの貼り合わせ工程は、
   前記複数枚のウエハのうちの上側のウエハの裏面から露出する前記貫通配線部と、前記複数枚のウエハのうちの下側のウエハの主面の前記バンプとを接触させた状態で接合することにより、前記複数枚のウエハの各々の半導体回路部同士を互いに電気的に接続する工程を有することを特徴とする半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、前記上側のウエハの裏面から前記貫通分離部および前記貫通配線部の一部を露出させる工程は、前記上側のウエハを、その裏面側から前記貫通分離部および前記貫通配線部に達しない状態まで薄型化した後、前記上側のウエハの裏面から前記貫通分離部および前記貫通配線部の一部が露出するまでエッチングする工程を有することを特徴とする半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、前記ウエハを前記貫通分離部および前記貫通配線部に達しない状態まで薄型化する処理は、研削処理、研磨処理またはその両方の処理であることを特徴とする半導体装置の製造方法。
11. 請求項６〜１０のいずれか１項に記載の半導体装置の製造方法において、前記貫通分離部の形成工程は前記第１溝の内部に熱酸化法により絶縁膜を形成する工程を有しており、前記貫通分離部を形成した後に前記上側のウエハの主面に前記素子を形成することを特徴とする半導体装置の製造方法。
12. 請求項６〜１１のいずれか１項に記載の半導体装置の製造方法において、前記上側のウエハの主面に前記素子を形成した後、前記ウエハの主面上に前記素子を覆うように第２絶縁膜を堆積する工程と、前記第２絶縁膜の上面から前記上側のウエハの厚さの途中位置まで延びる前記第２溝を形成する工程と、前記第２溝の内部に前記導体膜を埋め込み前記貫通配線部を形成する工程とを有することを特徴とする半導体装置の製造方法。
13. 請求項６〜１２のいずれか１項に記載の半導体装置の製造方法において、前記導体膜が金属からなることを特徴とする半導体装置の製造方法。
14. 複数枚の基板を貼り合わせ、各々の基板に形成された半導体回路部を互いに電気的に接続することで所望の半導体回路を構成する半導体装置であって、
    前記複数枚の基板のうちの上側の基板は、
    前記上側の基板の厚さ方向に沿って互いに反対側に位置する主面および裏面と、
    前記上側の基板の主面に形成され、前記半導体回路部を構成する素子と、
    前記上側の基板の主面から裏面に貫通して設けられ、前記複数枚の基板の半導体回路部同士を電気的に接続する貫通配線部と、
    前記上側の基板の主面の面内において、前記貫通配線部から離間した位置に前記貫通配線部を取り囲むように設けられ、前記上側の基板の主面から裏面に貫通して設けられた貫通分離部とを有しており、
    前記複数枚の基板のうちの下側の基板は、
    前記下側の基板の厚さ方向に沿って互いに反対側に位置する主面および裏面と、
    前記下側の基板の主面に形成され、前記半導体回路部を構成する素子と、
    前記下側の基板の主面に形成され、前記半導体回路部と電気的に接続されるバンプとを有しており、
    前記上側の基板の半導体回路部と、前記下側の基板の半導体回路部とは、前記上側の基板の裏面から露出する前記貫通配線部が、前記下側の基板の主面の前記バンプに接触した状態で接合されることで互いに電気的に接続されていることを特徴とする半導体装置。
15. 請求項１４記載の半導体装置において、前記貫通分離部は、前記上側の基板の主面から裏面に貫通する孔内に絶縁膜が埋め込まれることで形成されていることを特徴とする半導体装置。
16. 請求項１４または１５記載の半導体装置において、前記貫通配線部は、前記上側の基板の主面上に堆積された絶縁膜の上面から前記上側の基板の裏面に貫通する孔内に導体膜が埋め込まれることで形成されていることを特徴とする半導体装置。
17. 請求項１６記載の半導体装置において、前記貫通配線部を構成する導体膜が金属からなることを特徴とする半導体装置。
18. 厚さ方向に沿って互いに反対側に位置する主面および裏面を有する基板と、
    前記基板の主面に形成され半導体集積回路部を形成する素子と、
    前記基板の主面から裏面に向かって設けられた第１溝内に第１絶縁膜を埋め込むことにより形成された貫通分離部と、
    前記基板の前記貫通分離部に囲まれた領域において、前記基板の主面から裏面に向かって設けられた第２溝内に導体膜を埋め込むことにより形成され、積層される他のウエハの半導体回路部が電気的に接続される貫通配線部とを有することを特徴とするウエハ。
19. 請求項１８記載のウエハにおいて、前記貫通分離部および前記貫通配線部は、前記基板の裏面から露出されていることを特徴とするウエハ。
20. 請求項１８または１９記載のウエハにおいて、前記ウエハは、積層される複数枚のウエハのうちの中間層のウエハであり、前記中間層のウエハの主面の最上層には、前記中間層のウエハの前記半導体集積回路部に電気的に接続されたバンプが露出された状態で配置されていることを特徴とするウエハ。
21. 請求項１８または１９記載のウエハにおいて、前記ウエハは、積層される複数枚のウエハのうちの最上層のウエハであり、前記最上層のウエハの主面の最上層には、前記最上層のウエハの前記半導体集積回路部に電気的に接続された外部端子が配置されており、前記外部端子はバンプが接合されずに露出された状態で配置されていることを特徴とするウエハ。

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