JP2006128229A - Composite multilayer board - Google Patents
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Abstract
【課題】従来の複合多層基板の場合にはセラミックの積層体2には底面導体膜2Cや容量形成用導体膜2D等の導体膜やビア導体(図示せず)を導体パターンとして設けられているため、基板の焼成時に導体パターン用の導体材料の収縮量とセラミック材料の収縮量との間に差を生じ、積層体2に大きなうねり(高低差)を生じる。キャビティ構造を有する積層体2の場合には、キャビティ2Bのある部分と無い部分との間には収縮量に更に大きな差を生じてうねりが大きくなり、しかも近年の低背化で積層体2の薄層化によるうねりが顕著になって電子部品を実装する際の電子部品の姿勢が不安定になり、電子部品の実装が困難になる。
【解決手段】本発明の複合多層基板10は、樹脂部11とセラミック部12との積層構造でキャビティ10Aを有し、キャビティ10Aは、セラミック部12に形成された貫通孔12Bと、樹脂部11に形成された凹部11Bとから構成されている。
【選択図】図1In the case of a conventional composite multilayer substrate, a ceramic laminate 2 is provided with a conductor film such as a bottom conductor film 2C and a capacitance forming conductor film 2D and via conductors (not shown) as conductor patterns. Therefore, a difference occurs between the shrinkage amount of the conductor material for the conductor pattern and the shrinkage amount of the ceramic material when the substrate is baked, and a large undulation (height difference) occurs in the laminate 2. In the case of the laminate 2 having a cavity structure, a larger difference is caused in the shrinkage amount between a portion where the cavity 2B is present and a portion where the cavity 2B is not present, and the undulation is increased. The waviness due to the thinning becomes remarkable and the posture of the electronic component becomes unstable when mounting the electronic component, making it difficult to mount the electronic component.
A composite multilayer substrate of the present invention has a cavity having a laminated structure of a resin part and a ceramic part, and the cavity has a through hole formed in the ceramic part and a resin part. It is comprised from the recessed part 11B formed in this.
[Selection] Figure 1
Description
本発明は、複合多層基板に関し、更に詳しくは、低背化を促進しても電子部品を確実に実装することができる複合多層基板に関するものである。 The present invention relates to a composite multilayer substrate, and more particularly to a composite multilayer substrate that can securely mount an electronic component even if a reduction in height is promoted.
従来のこの種の複合多層基板としては例えば特許文献1に記載のキャビティ付き多層セラミック基板がある。この多層セラミック基板1は、例えば図13の(a)に示すように、セラミック層2Aが複数積層された積層体2として構成され、積層体2の一方の主面(同図では下面)にキャビティ2Bが形成されている。このキャビティ2B内には半導体チップ等の電子部品3が実装されている。このように積層体2をセラミックによって形成することによってキャビティ2Bを精度良く形成することができ、しかもキャビティ2B内に電子部品3を実装することによって多層セラミック基板1の低背化を促進することができる。尚、キャビティ2Bには底面導体膜2Cが形成され、この底面導体膜2Cと対向させた容量形成用導体膜2Dが積層体2内に形成されている。
As a conventional composite multilayer substrate of this type, for example, there is a multilayer ceramic substrate with a cavity described in
しかしながら、従来の複合多層基板の場合には、特許文献1に記載のように積層体2には底面導体膜2Cや容量形成用導体膜2D等の導体膜やビア導体(図示せず)が導体パターンとして設けられているため、基板の焼成時に導体パターンを形成する導体材料の収縮量とセラミック材料の収縮量との間に差を生じ、積層体2に大きなうねり(高低差)を生じることがあった。キャビティ構造を有する積層体2の場合には、キャビティ2Bのある部分とキャビティ2Bの無い部分との間にはそれぞれの収縮量に更に大きな差を生じて高低差を生じ易い状態になり、しかも、近年の低背化によって積層体2の薄層化が進み、高低差がより顕著に現れ、高低差が例えば30μmを超えると更に以下のような問題を生じる。
However, in the case of a conventional composite multilayer substrate, as described in
例えばキャビティ2B内で高低差があると、キャビティ2B内に半導体チップ等の電子部品3を実装する際に、例えばワイヤボンディングを行うにしても電子部品3の姿勢が安定せず、電子部品3を実装することができないという問題があった。電子部品3がフリップチップ等の場合には、図13の(b)に示すようにキャビティ2Bの底面に高低差があると、キャビティ2Bに形成された接続端子に届かないバンプ3Aが生じて断線不良を生じるという問題もあった。また、実装時に電子部品3が傾斜し、その角がキャビティ2Bに接触してチッピングを生じるという問題もある。
For example, if there is a height difference in the
また、キャビティ2Bの深さDは電子部品3の高さによって決まるが、基板の低背化を促進するためにはキャビティ2B以外の部分の厚さCを極力薄くする必要があるが、この部分を薄くするとキャビティ2Bとは反対側の主面(同図では上面)に表面実装部品等の電子部品を実装する際に基板が割れたり、焼成時の収縮によって基板が割れたりするという問題もある。更に、キャビティ2Bの深さDを浅くするにはキャビティ2Bの深さDを電子部品3の高さ(ワイヤボンディングを必要とする電子部品の場合には、その高さにワイヤの高さを加算した高さ)のみにすることが望ましいが、この場合でもうねりの深さを考慮する必要があるため、うねりが低背化を阻害する要因になる。
Further, the depth D of the
また、キャビティ2B内の放熱が必要な場合には、図14に示すようにキャビティ2Bの底面から積層体2の上面に抜けるサーマルビア2Eを設けるが、この場合にもセラミック材料とサーマルビア2Eの導体材料との間に焼成収縮差があるため、サーマルビア2Eの数を制限する必要があり、放熱性を十分に確保できないという問題がある。
In addition, when heat dissipation in the
本発明は、上記課題を解決するためになされたもので、低背化を促進することができると共に電子部品を確実に実装することができ、多機能化を実現することができる複合多層基板を提供することを目的としている。 The present invention has been made to solve the above-described problems, and provides a composite multilayer substrate that can promote a reduction in height and can securely mount electronic components and realize multi-functionality. It is intended to provide.
本発明の請求項1に記載の複合多層基板は、樹脂部とセラミック部との積層構造を有する複合多層基板であって、上記複合多層基板はキャビティを有し、且つ、上記キャビティは、上記セラミック部に形成された貫通孔と、上記樹脂部に形成された凹部とから構成されていることを特徴とするものである。
The composite multilayer substrate according to
また、本発明の請求項2に記載の複合多層基板は、請求項1に記載の発明において、上記キャビティの内部に第1のチップ型電子部品を有し、且つ、上記樹脂部の内部で且つ上記第1のチップ型電子部品の上記樹脂部側への投影領域とは別の領域に第2のチップ型電子部品を有することを特徴とするものである。 According to a second aspect of the present invention, there is provided the composite multilayer substrate according to the first aspect, wherein the first chip-type electronic component is provided inside the cavity, the inside of the resin portion, and The first chip-type electronic component has a second chip-type electronic component in a region different from the region projected onto the resin portion side.
また、本発明の請求項3に記載の複合多層基板は、請求項2に記載の発明において、上記第1のチップ型電子部品と上記第2のチップ型電子部品とは、少なくとも上下方向で一部重なることを特徴とするものである。 According to a third aspect of the present invention, there is provided the composite multilayer substrate according to the second aspect, wherein the first chip-type electronic component and the second chip-type electronic component are at least one in the vertical direction. It is characterized by overlapping.
また、本発明の請求項4に記載の複合多層基板は、請求項1〜請求項3のいずれか1項に記載の発明において、上記セラミック部は、複数のセラミック層が積層されたセラミック積層体からなり、このセラミック積層体の内部及び表面に所定の導体パターンを有することを特徴とするものである。 According to a fourth aspect of the present invention, there is provided the composite multilayer substrate according to any one of the first to third aspects, wherein the ceramic portion is a ceramic laminate in which a plurality of ceramic layers are laminated. And having a predetermined conductor pattern on the inside and on the surface of the ceramic laminate.
また、本発明の請求項5に記載の複合多層基板は、請求項4に記載の発明において、上記樹脂部は、上記セラミック部との接合面とは反対側の面に端子電極を有し、上記端子電極は、上記樹脂部に形成されたビア導体を介して上記セラミック積層体に形成された上記導体パターンと接続されていることを特徴とするものである。 Further, in the composite multilayer substrate according to claim 5 of the present invention, in the invention according to claim 4, the resin portion has a terminal electrode on a surface opposite to a bonding surface with the ceramic portion, The terminal electrode is connected to the conductor pattern formed in the ceramic laminate through a via conductor formed in the resin portion.
また、本発明の請求項6に記載の複合多層基板は、請求項2〜請求項5のいずれか1項に記載の発明において、上記第1のチップ型電子部品は、上記キャビティにおいて樹脂で封止されていることを特徴とするものである。 According to a sixth aspect of the present invention, there is provided the composite multilayer substrate according to any one of the second to fifth aspects, wherein the first chip-type electronic component is sealed with a resin in the cavity. It is characterized by being stopped.
また、本発明の請求項7に記載の複合多層基板は、請求項1〜請求項6のいずれか1項に記載の発明において、上記セラミック部は、複数の低温焼結セラミック層が積層されたセラミック積層体からなり、上記導体パターンは銀または銅を主成分とする導体材料によって形成されていることを特徴とするものである。
Moreover, the composite multilayer substrate according to claim 7 of the present invention is the invention according to any one of
また、本発明の請求項8に記載の複合多層基板は、請求項6または請求項7に記載の発明において、上記セラミック部の表面に、第3のチップ型電子部品が搭載されており、この第3のチップ型電子部品は樹脂層で覆われていることを特徴とするものである。 According to claim 8 of the present invention, in the composite multilayer substrate according to claim 6 or 7, the third chip-type electronic component is mounted on the surface of the ceramic portion. The third chip type electronic component is covered with a resin layer.
また、本発明の請求項9に記載の複合多層基板は、請求項1〜請求項8のいずれか1項に記載の発明において、上記樹脂部は、複数の樹脂層が積層された樹脂積層体からなることを特徴とするものである。
The composite multilayer substrate according to claim 9 of the present invention is the resin laminate according to any one of
また、本発明の請求項10に記載の複合多層基板は、請求項1〜請求項9の発明において、上記セラミック部に形成された上記貫通孔の開口径は、上記樹脂部に形成された上記凹部の開口径よりも小さいことを特徴とするものである。
The composite multilayer substrate according to
本発明の請求項1〜請求項10に記載の発明によれば、低背化を促進することができると共に電子部品を確実に実装することができ、多機能化を実現することができる複合多層基板を提供することができる。
According to the invention described in
以下、図1〜図12に示す実施形態に基づいて本発明を説明する。尚、図1は本発明の複合多層基板の一実施形態を示す断面図、図2は図1に示す複合多層基板と従来の複合多層基板とを比較して示す断面図、図3〜図5はそれぞれ図1に示す複合多層基板の製造工程を説明するための説明図、図6の(a)、(b)はそれぞれ図1に示す複合多層基板の他の製造工程の要部を示す説明図、図7〜図12はそれぞれ本発明の複合多層基板の他の実施形態を示す断面図である。 Hereinafter, the present invention will be described based on the embodiment shown in FIGS. 1 is a sectional view showing an embodiment of the composite multilayer substrate of the present invention, FIG. 2 is a sectional view showing a comparison between the composite multilayer substrate shown in FIG. 1 and a conventional composite multilayer substrate, and FIGS. FIG. 6 is an explanatory diagram for explaining the manufacturing process of the composite multilayer substrate shown in FIG. 1, and FIGS. 6A and 6B show the main part of another manufacturing process of the composite multilayer substrate shown in FIG. 7 and 12 are sectional views showing other embodiments of the composite multilayer substrate of the present invention.
本実施形態の複合多層基板10は、例えば図1に示すように、樹脂部11と、この樹脂部11上に積層されたセラミック部12との積層構造を有し、樹脂部11を介してプリント配線基板等の実装基板(図示せず)に実装するようにしてある。プリント配線基板等の実装基板は、樹脂によって形成されていることが多いため、後述するように樹脂部11はセラミック部12の熱膨張率と実装基板の熱膨張率の間、例えばこれら両者の中間の熱膨張率を有する樹脂によって形成されている。このような樹脂部11をセラミック部12と実装基板との間に介在させることによって、複合多層基板10と実装基板との間の熱膨張差を緩和し、延いては実装後の複合多層基板10が高温環境下でも実装基板から脱離し難くしている。この樹脂部11は、同図に示すように、複数の樹脂層11Aが積層された樹脂積層体として形成されており、また、セラミック部12は、複数のセラミック層12Aが積層されたセラミック積層体として形成されている。そこで、以下、セラミック部12をセラミック積層体12として説明する。
For example, as shown in FIG. 1, the
而して、樹脂部11の上面中央部には、図1に示すように、凹部11Bが形成され、セラミック積層体12には樹脂部11の凹部11Bに対応させた貫通孔12Bが形成されている。本実施形態ではセラミック積層体12に形成された貫通孔12Bの開口径は、樹脂部11に形成された凹部11Bの開口径より大きく形成されている。樹脂部11の凹部11Bとセラミック積層体12の貫通孔12Bの両者が一体となって複合多層基板10のキャビティ10Aが形成されている。キャビティ10A内には第1のチップ型電子部品13が設けられている。キャビティ10Aは、セラミック積層体12から樹脂部11内に食い込み、樹脂部11の凹部11Bを第1のチップ型電子部品13の実装空間として有効に利用している。また、樹脂部11内にはセラミック積層体12の下面に実装された第2のチップ型電子部品14A、14Bが埋設され、樹脂部11を第2のチップ型電子部品14A、14Bの実装空間として更に有効に利用し、多機能化に向けて機能の拡張を図ることができる。
Thus, as shown in FIG. 1, a
また、キャビティ10A内で第1のチップ型電子部品13の周囲に形成された空間には樹脂が充填され、この樹脂によって第1のチップ型電子部品13を封止し、この樹脂部(以下、「封止樹脂部」と称する。)15の上面とセラミック積層体12の上面とが一致し、一つの平坦面が形成されている。セラミック積層体12の貫通孔12Bの開口径は、樹脂部11の凹部11Bの開口径より大きく形成されているため、樹脂を充填する際、キャビティ10A内への樹脂の注入が容易になる。第1のチップ型電子部品13を樹脂によって封止することで第1のチップ型電子部品13を外部からの衝撃や湿気等から保護している。尚、セラミック積層体10の貫通孔12Bの開口径と樹脂部11の凹部11Bの開口径は略同じであっても良い。
Further, a space formed around the first chip-type
次に、複合多層基板10の各構成部分いついて更に詳述する。まず、樹脂部11について説明すると、図1に示すように、樹脂部11の下面には外部端子電極11Cが所定のパターンで形成され、これらの外部端子電極11Cを介して実装基板に接続される。樹脂部11の凹部11Bの底面にも外部端子電極11Dが所定のパターンで形成され、これらの外部端子電極11Dを介して第1のチップ型電子部品13が接続されている。また、樹脂部11にはビア導体11Eが設けられ、このビア導体11Eはセラミック積層体12の導体パターンと実装基板の導体パターンを接続する役割を果たしている。尚、樹脂部11とセラミック積層体12との接合面に介在する外部端子電極は、後述する理由から樹脂部11側に形成せず、セラミック積層体12側に形成する。
Next, each component of the
樹脂層11Aは、熱硬化性樹脂と無機フィラーとの混合樹脂組成物によって形成されたものが好ましい。熱硬化性樹脂としては、例えば耐熱性、耐湿性に優れたエポキシ樹脂、フェノール樹脂、シアネート樹脂等を用いることができ、無機フィラーとしては例えばアルミナ、シリカ、チタニア等を用いることができる。このように無機フィラーを添加することによって、上述のように樹脂部11の熱膨張率を調整することができると共に放熱性を向上させることができ、更に、樹脂部11の製造時に樹脂の流動性を適宜制御することができる。第1、第2のチップ型電子部品13、14A、14Bとして高周波用電子部品を実装する場合には、樹脂部11は誘電率の低い方が好ましい。
The
樹脂部11の外部端子電極11C、11Dは、銅箔等の金属箔によって形成することができる。ビア導体11Eは、樹脂部11に形成されたビア導体用孔内に導電性樹脂を充填することによって形成することができる。導電性樹脂は、例えば金属粒子と熱硬化性樹脂とを含む導電性樹脂組成物である。金属粒子としては、例えば金、銀、銅、ニッケル等の金属を用いることができ、熱硬化性樹脂としては、例えばエポキシ樹脂、フェノール樹脂、シアネート樹脂等の樹脂を用いることができる。また、ビア導体11Eは、必要に応じて、例えば無電解メッキ銅及び電解メッキ銅によって形成することができる。
The external
次いで、セラミック積層体12について説明すると、図1に示すように、セラミック積層体12の下面には外部端子電極12Cが所定のパターンで形成され、これらの外部端子電極12Cを介して樹脂部11のビア導体11Eと接続されている。セラミック積層体12の上面にも外部端子電極12Dが所定のパターンで形成され、これらの外部端子電極12Dを介して第3のチップ型電子部品(図示せず)が実装される。更に、セラミック積層体12の各セラミック層12Aには面内導体12Eが所定のパターンで形成され、上下の面内導体12Eはそれぞれ所定のパターンで形成されたビア導体12Fによって接続されている。これらの面内導体12E、ビア導体12F等によってセラミック積層体12の導体パターンが形成されている。
Next, the
セラミック層12Aは、セラミック材料によって形成されている。セラミック材料としては、特に制限されないが、例えば低温焼結セラミック(LTCC:Low Temperature Co-fired Ceramic)材料が好ましく用いられる。低温焼結セラミック材料とは、1000℃以下の温度で焼成することができるセラミック材料のことを云う。低温焼結セラミック材料としては、例えば、アルミナやフォルステライト、コージェライト等のセラミック粉末にホウ珪酸系ガラスを混合したガラス複合系LTCC材料、ZnO−MgO−Al2O3−SiO2系の結晶化ガラスを用いた結晶化ガラス系LTCC材料、BaO−Al2O3−SiO2系セラミック粉末やAl2O3−CaO−SiO2−MgO−B2O3系セラミック粉末等を用いた非ガラス系LTCC材料等を挙げることができる。
The
セラミック積層体12として低温焼結セラミック材料を用いることによって、外部端子電極12C、12D等の導体材料として、例えば銀(Ag)、銅(Cu)、金(Au)等の低抵抗で低融点をもつ金属を用いることができ、セラミック層12Aと低温で共焼結して一体化することができる。従って、外部端子電極12C、12D等の導体パターンは、焼結金属として形成されている。また、低温焼結セラミックを用いることにより、セラミック焼結体を素体とするコンデンサやインダクタ等の受動素子をセラミック積層体12内に組み込むことができる。
By using a low-temperature sintered ceramic material as the
セラミック積層体12は、低温焼結セラミック材料によって形成されており、銅箔と同程度の表面粗さRmax(数μm)を有するため、樹脂部11との接合力が弱い。そこで、本実施形態では、セラミック積層体12と樹脂部11とを接続する外部端子電極12Cは、上述のように焼結金属によって形成されている。外部端子電極12Cを形成する焼結金属は、表面粗さRmaxが数10μmで銅箔の表面粗さ数μmと比較して一桁高いため、焼結金属のアンカー効果によって樹脂部11との接合強度を高めることができる。このような表面粗さの差は、銅箔がメッキまたは銅板の圧延によって形成されたものであるのに対し、焼結金属は樹脂成分を体積比率10〜40%含有する導電性ペーストを焼き付けて形成されるため、その樹脂成分の焼失によって内部や表面に空洞が残存して表面粗さが大きくなることに起因にしている。
Since the
第1のチップ型電子部品13は、例えば、半田ボール16を介して樹脂部11の凹部11Bの底面に形成された外部端子電極11Dに接続されている。第1のチップ型電子部品13としては、例えば半導体チップ等の能動チップ部品や積層コンデンサや積層インダクタ等の受動チップ部品を設けることができる。第1のチップ型電子部品13は、図2に示すように凹部の無い樹脂部11’上に実装する場合と比較して、樹脂部11の凹部11B内に実装する場合の方が凹部11Bの深さ分Lだけセラミック積層体12を低背化することができる。つまり、第1のチップ型電子部品13は、樹脂部11の凹部11B内に食い込んでいるため、従来のようにセラミック積層体12の厚さは第1のチップ型電子部品13の厚さ(高さ)の制限を受けず、低背化することができる。
The first chip-type
また、樹脂部11内の第2のチップ型電子部品14A、14Bはいずれもキャビティ10A、つまり樹脂部11の凹部11B内に設けられた第1のチップ型電子部品13を取り囲むように配置されている。換言すれば、第2のチップ型電子部品14A、14Bは、第1のチップ型電子部品13の投影領域、つまり直下の領域とは異なる別の領域に配置されている。また、第2のチップ型電子部品14A、14Bは、第1のチップ型電子部品13から外方に偏倚して配置されているため、第1のチップ型電子部品13とは高さ方向で部分的に重複させて配置させることができる。第2のチップ型電子部品14A、14Bは、焼成する必要のない樹脂部11内に埋設されているため、受動チップ部品のみならず能動チップ部品も樹脂部11内に設けることができ、多機能化を促進することができる。本実施形態では第2のチップ型電子部品14Aとして、例えば積層コンデンサ、積層インダクタ等の受動チップ部品が設けられ、第2のチップ型電子部品14Bとして、例えば半導体チップ等の能動チップ部品が設けられている。
Further, the second chip-type
また、封止樹脂部15を形成する樹脂は、樹脂部11の樹脂層11Aと同様に、熱硬化性樹脂と無機フィラーとの混合樹脂組成物によって形成されたものが好ましい。
In addition, the resin forming the sealing
次に、図1に示すチップ複合多層基板10の製造方法について、図3〜図6を参照しながら説明する。まず、セラミック積層体11を作製する方法について説明する。まず、PET等の樹脂フィルム上に、例えば低温焼結セラミック材料を含むスラリーをコーティングして乾燥させ、厚み10〜200μm程度のセラミックグリーンシートを所定枚数作製する。
Next, a method for manufacturing the chip
次いで、金型またはレーザ光を用いてセラミックグリーンシートに所定のパターンで例えば100μm程度のビア導体用孔を複数空ける。そして、例えばAgまたはCuを主成分とする金属粉、樹脂、有機溶剤を混練して調製された導電性ペーストをセラミックグリーンシートのビア導体用孔内に充填し、乾燥させてビア導体部を形成する。更に、スクリーン印刷法を用いて同種の導電性ペーストをセラミックグリーンシート上に所定のパターンで印刷し、乾燥させて表面電極、面内導体となる面導体部を形成する。これと同一要領で他のセラミックグリーンシートにもビア導体部及び面導体部を形成する。これらのセラミックグリーンシートに金型、レーザ光等を用いてキャビティ12B用の貫通孔を空ける。
Next, a plurality of via conductor holes having a predetermined pattern, for example, about 100 μm are formed in the ceramic green sheet using a mold or laser light. Then, for example, a conductive paste prepared by kneading metal powder, resin, and organic solvent mainly composed of Ag or Cu is filled in the via conductor hole of the ceramic green sheet and dried to form a via conductor portion. To do. Further, the same type of conductive paste is printed in a predetermined pattern on the ceramic green sheet using a screen printing method, and dried to form a surface conductor and an in-plane conductor as a surface conductor portion. In the same manner, a via conductor portion and a surface conductor portion are also formed on other ceramic green sheets. A through hole for the
次いで、上述のようにして作製されたセラミックグリーンシートを所定枚数積み重ねて、所定の圧力、例えば0.1〜1.5MPa、温度40〜100℃で熱圧着し、キャビティ12B用の貫通孔を有する生のセラミック積層体を作製する。この生のセラミック積層体を焼成して、図3の(a)に示すセラミック積層体12を得る。Ag系導電性ペーストを用いる場合には生のセラミック積層体を空気中、850℃前後で焼成し、Cu系導電性ペーストを用いる場合には生のセラミック積層体を窒素ガス中、950℃前後で焼成する。セラミック積層体12を得た後、必要に応じてセラミック積層体12の上下両面に表出する外部端子電極12C、12D表面にNi/SnまたはNi/Au等を湿式メッキ等によって成膜する。これら一連の工程で図3の(a)に示すセラミック積層体12を得る。
Next, a predetermined number of ceramic green sheets manufactured as described above are stacked and thermocompression bonded at a predetermined pressure, for example, 0.1 to 1.5 MPa, at a temperature of 40 to 100 ° C., and have a through hole for the
然る後、セラミック積層体12の下面の外部端子電極12Cと第2のチップ型電子部品14A、14Bの位置合わせを行った後、同図に(b)に示すように第2のチップ型電子部品14A、14Bを、半田等の接合材を介してセラミック積層体12に実装する。
After that, after aligning the external terminal electrode 12C on the lower surface of the
次に、樹脂部11を作製する。まず、樹脂部11の凹部11B、つまりキャビティ10Aの底面となる部分の外部端子電極11D及び樹脂部11の下面の外部端子電極11Cを作製する。それには、図4の(a)に示すようにPET等からなる支持体100上に厚み10〜40μm程度の金属箔、例えば銅箔を貼り付けた後、フォトレジストを塗布してレジスト層を銅箔上に形成し、所定のパターンで露光した後、現像して不要なレジスト層を除去する。次いで、エッチング処理を施して不要な銅箔部分を除去した後、レジスト膜を剥離して、同図に示すように支持体100上に所定のパターンで外部端子電極11Dを形成する。同様にして同図の(b)に示すようにPET等からなる支持体100A上に樹脂部11の凹部11Bの外部端子電極11Cを所定のパターンで形成する。
Next, the
次いで、図4の(c)に示すようにエポキシ樹脂等の熱硬化性樹脂とアルミナ等の無機フィラーを混合したプリプレグ状態の樹脂シート111Aを所定枚数作製する。樹脂シート111Aにレーザ光等を用いてビア導体用孔を所定のパターンで空け、これらのビア導体用孔に導電性樹脂を充填してビア導体11Eを形成する。更に、同図に示すように所定の樹脂シート111Aに金型、レーザ光等を用いてキャビティ10A用の貫通孔111Bを空けると共に、所定の樹脂シート111Aに支持体100に形成された外部端子電極11Dを転写する。そして、図4の(c)に示すように、これらの樹脂シート111Aをそれぞれ位置決めしながら所定の順序で支持体100A上に積層した後、所定の圧力で圧着して、図4の(d)に示す、凹部11Bを有する樹脂部11を得る。
Next, as shown in FIG. 4C, a predetermined number of
然る後、図5の(a)に示すように支持体100A上の樹脂部11の上方でセラミック積層体12を位置決めして熱圧着すると共に、第2のチップ型電子部品14A、14Bを樹脂部11内に埋設する。この加熱圧着によって樹脂部11は完全に硬化する。加熱圧着する際、同図の(b)に示すように、弾性体等が樹脂部11とセラミック積層体12との積層体の形態に即して等方圧プレスできる真空ラミネータ等を用いることが好ましい。等方圧プレスする際に、同図の(b)に示すように積層体を金属プレート等の平坦な部材で支持することによって平坦性の良い樹脂部11とセラミック積層体12の複合多層基板本体10Xを得ることができる。
Thereafter, as shown in FIG. 5A, the
この複合多層基板本体10Xに形成されたキャビティ10A内に半導体チップ等の第1のチップ型電子部品13を実装する。この際、第1のチップ型電子部品13の実装面は樹脂部11の樹脂層11Aによって形成されているため、セラミック層のようなうねり、つまり高低差がなく、キャビティ10A内で第1のチップ型電子部品13の姿勢が安定し、第1のチップ型電子部品13を、接続不良等を生じさせることなく正確且つ高精度に実装することができる。また、フリップチップ接続する際には、チッピングすることがなく、リフロー時にはセルフアライメントして高精度に実装することができる。
A first chip-type
第1のチップ型電子部品13を実装した後、キャビティ10A内にできた隙間に樹脂を充填して、図1に示すように第1のチップ型電子部品13を封止した後、所定の熱処理を施すことにより封止樹脂部15を形成する。
After the first chip-type
以上説明したように本実施形態によれば、複合多層基板10のキャビティ10Aは、セラミック積層体12に形成された貫通孔12Bと、樹脂部11に形成された凹部11Bとから構成されているため、以下の効果が奏し得られる。
As described above, according to the present embodiment, the
即ち、キャビティ10Aは、樹脂部11の内部に至るまで形成されているため、樹脂部11の一部を第1のチップ型電子部品13の実装空間として利用できるため、複合多層基板10の低背化を促進することができる。また、キャビティ10Aの底面を形成する樹脂部11の凹部11Bは焼成しないため、第1のチップ型電子部品13の実装面となる凹部11Bの底面(実装面)にうねりを生じることなく平坦に形成することができ、実装面での第1のチップ型電子部品13の姿勢が安定し、ワイヤボンディング等による電気的な接続を確実に行うことができる。第1のチップ型電子部品13がフリップチップ接続する場合でも第1の電子部品13の複数の接続端子はそれぞれ凹部11B内の外部端子電極11Dと確実に届き、確実に接続することができ、実装時にはチッピングやフリップチップ等の接続不良を招く虞がない。しかも、セラミック積層体12は貫通孔12Bを有し、薄い部分がないため、実装面のうねりを考慮する必要がなく、キャビティ10Aの深さを設計通りに確保することができ、基板の低背化を促進することができる。また、第1のチップ型電子部品13の実装面が樹脂層12Aであるため、セラミック層のような焼成収縮による割れがなく、また、脆くなく実装時の負荷に対する耐力もあるため、基板割れのような不良もなくなり、信頼性が向上する。
That is, since the
また、本実施形態によれば、キャビティ10Aの内部に第1のチップ型電子部品13を有し、且つ、樹脂部11の内部で且つ第1のチップ型電子部品13の樹脂部11への投影領域とは別の領域に第2のチップ型電子部品14A、14Bを有するため、樹脂部11を第2のチップ型電子部品14A、14Bの実装空間として有効利用することによって、電子部品を高密度実装することができ、延いては複合多層基板10の多機能化を促進することができる。また、第1のチップ型電子部品13と第2のチップ型電子部品14A、14Bとは、少なくとも上下方向で一部重なるように配置したため、高密度実装しながら複合多層基板10の低背化を同時に実現することができる。
In addition, according to the present embodiment, the first chip-type
セラミック積層体12は、複数のセラミック層12Aが積層されて構成され、その内部及び表面に外部端子電極12C、12D、面内導体12E及びビア導体12Fからなる導体パターンを有するため、第1のチップ型電子部品13の周囲を配線領域として有効利用することができ、複合多層基板10の低背化を促進することができる。また、樹脂部11は、セラミック積層体12との接合面とは反対側の面に外部端子電極11Cを有し、この外部端子電極11Cは、樹脂部11に形成されたビア導体11Eを介してセラミック積層体12に形成された導体パターンである外部端子電極12Cと接続されているため、樹脂部11のビア導体11Eを介してセラミック積層体12の導体パターンと実装基板の導体パターンとを確実に接続することができ、延いては第1、第2のチップ型電子部品13、14A、14Bと実装基板とを確実に接続して複合多層基板10の多機能化を実現することができる。
The
また、第1のチップ型電子部品13は、キャビティ10Aにおいて封止樹脂部15で封止されているため、封止樹脂部15によって第1のチップ型電子部品13を外部の衝撃や湿度等から確実に保護することができる。セラミック積層体12は、複数の低温焼結セラミック層12Aが積層されて構成され、且つ、その導体パターンは銀または銅を主成分とする導体材料によって形成されているため、セラミック積層体12と導体パターンを1000℃以下の低温で共焼成することができ、低温焼成でも導体パターンを確実に形成することができる。
In addition, since the first chip-type
上記実施形態では、図4に示すように予めキャビティ10A用の貫通孔111Bを有する樹脂シート111Aを積層して樹脂部11を作製したが、図6の(a)に示すように貫通孔のない樹脂シートを所定枚数積層しただけの樹脂部11’からでも凹部11Bを形成することができる。即ち、貫通孔の無い樹脂シート111Aを積層して樹脂部11’を作製し、この樹脂部11’の上方でセラミック積層体12を位置決めした後、凹部11Bに相当する突起部200Aを有する加熱プレス200を用いて、所定の温度下で、位置決めされたセラミック積層体12の上方から加熱プレス200で加熱圧着すると、セラミック積層体12が樹脂部11’に圧着する際に、樹脂シートの樹脂が流動して、同図の(b)に示すように、凹部11Bを形成すると共にセラミック積層体12側の第2のチップ型電子部品14A、14Bを樹脂部11’内に埋設した状態で樹脂部11’と一体化して複合多層基板本体10’が得られる。後は、上記実施形態と同一要領で複合多層基板10を作製することができる。
In the above embodiment, as shown in FIG. 4, the
次に、本発明の複合多層基板の更に他の実施形態について図7〜図11を参照しながら説明する。尚、以下の説明では実施形態毎に番号を10番ずつ加算して各実施形態の特徴部分を中心に説明する。 Next, still another embodiment of the composite multilayer substrate of the present invention will be described with reference to FIGS. In the following description, the number is incremented by 10 for each embodiment, and the description will focus on the features of each embodiment.
図7に示す複合多層基板20は、図1に示す複合多層基板10と同様に、樹脂部21、セラミック部22及び第1、第2のチップ型電子部品23、24A、24Bを備えている。更に、本実施形態の複合多層基板20は、セラミック部22の上面に実装された第3のチップ型電子部品27A、27Bと、これらの第3のチップ型電子部品27A、27Bを封止する第2封止樹脂部28を備えている以外は、図1に示す複合多層基板10と同様に構成されている。第3のチップ型電子部品27A、27Bとしては、例えば半導体チップ等の能動チップ部品や積層コンデンサ、積層インダクタ等の受動チップ部品を実装することができる。
Similar to the
第3のチップ型電子部品27A、27Bは、セラミック部22上面の外部端子電極22Dに対して実装されている。セラミック部22は、焼成により形成されているが、このセラミック部22には貫通孔22Bが形成されているため、前述した理由からキャビティを有するセラミック積層体(図示せず)と比較して表面のうねり(高低差)が小さく、第3のチップ型電子部品27A、27Bを精度良く実装することができ、接続不良等を格段に抑制することができる。
The third chip-type
本実施形態によれば、セラミック積層体22の表面(上面)に、第3のチップ型電子部品27A、27Bが搭載されているため、上記実施形態の場合よりも更に多機能化した複合型多層基板20を得ることができる。また、第3のチップ型電子部品27A、27Bは第2封止樹脂部28によって覆われているため、第3のチップ型電子部品27A、27Bを外部の湿度等から確実に保護することができる。
According to the present embodiment, since the third chip-type
図8に示す複合多層基板30は、図1に示す複合多層基板10と同様に、樹脂部31、セラミック部32及び第1、第2のチップ型電子部品33、34A、34Bを備えている。更に、本実施形態の複合多層基板30は、樹脂部31と、この樹脂部31の下面に形成された第2樹脂部38とからなる樹脂積層体を備え、この第2樹脂部38内に設けられた第3のチップ型電子部品37A、37Bとを備えている以外は、図1に示す複合多層基板10と同様に構成されている。樹脂部31と第2樹脂部38は、例えばそれぞれ異なる樹脂成分を有している。第2樹脂部38内にも樹脂部31と同様に、例えば半導体チップ等の能動チップ部品や積層コンデンサ、積層インダクタ等の受動チップ部品を第3のチップ型電子部品37A、37Bとして内蔵させることができ、更なる多機能化を促進することができる。本実施形態では、第3のチップ型電子部品37Aは、樹脂部31の下面に形成された外部端子電極31Cに接続され、第3のチップ型電子部品37Bは、第2樹脂部38の上面に形成された外部端子電極38Dに接続されている。尚、同図において、38Eは第2樹脂部38に形成されたビア導体で、このビア導体38Eは樹脂部31のビア導体31Eと実装基板とを接続する。本実施形態においても図7に示す複合多層基板20と同様の作用効果を期することができる。
A
図9に示す複合多層基板40は、図1に示す複合多層基板10と同様に、樹脂部41、セラミック部42及び第1、第2のチップ型電子部品43、44A、44Bを備えている。本実施形態では、第2のチップ型電子部品44A、44Bが樹脂部41の下面に形成された外部端子電極41Cに対して接続されている以外は、図1に示す複合多層基板10と同様に構成されている。
Similar to the
また、図10に示す複合多層基板50は、樹脂部51、セラミック部52及び第1のチップ型電子部品53を備え、第1のチップ型電子部品53がボンディングワイヤ53Aを介してセラミック部52の外部端子電極52Dに接続されている以外は、図1に示す複合多層基板10に準じて構成されている。つまり、本実施形態ではワイヤボンディングによっても上記各実施形態と同様に第1のチップ型電子部品53をキャビティ50A内に実装できることを示したものである。本実施形態においても、キャビティ50Aの底面は樹脂部51によって形成され、平坦であるため、キャビティ50A内で第1のチップ型電子部品53の姿勢が安定し、第1のチップ型電子部品53をセラミック部52の外部端子電極52Dに対して確実に接続することができる。本実施形態においても上記各実施形態と同様の作用効果を期することができる。
10 includes a
また、図11に示す複合多層基板60は、樹脂部61、セラミック部62及び第1のチップ型電子部品63を備え、樹脂部61の開口径がセラミック部62の開口径よりも大きく形成されている以外は、図1に示す複合多層基板10に準じて構成されている。図11に○で囲んで示すように樹脂部61の開口径をセラミック部62の開口径よりも大きくすることによって、以下の利点が得られる。即ち、第1のチップ型電子部品63としてベアチップを実装する場合には、接合材の濡れ上がりを防止することができ、また、フリップチップを実装する場合には、フリップチップ下のアンダーフィル材を充填した時にフリップチップ下に十分にアンダーフィル材が充填される前にキャビティ60Aの壁面をアンダーフィル材が濡れ上がることを防止することができる。
11 includes a
上記各実施形態ではキャビティが上面に形成された複合多層基板について説明したが、本発明の複合多層基板は、例えば図12に示すようにキャビティが下向きに形成された、いわゆるダウンキャビティを有するものであっても良い。本実施形態の複合多層基板70は、同図に示すように、樹脂部71と、この樹脂部71の下層として形成されたセラミック部72との積層構造を有している。樹脂部71の下面中央部には凹部71Bが形成され、セラミック部72には樹脂部71の凹部71Bに対応させた貫通孔72Bが形成されている。これらの凹部71B及び貫通孔72Bが一体となってダウンキャビティ70Aを構成している。このダウンキャビティ70Aは、上記各実施形態と同様にセラミック部72から樹脂部71内に食い込み、実質的に上記各実施形態のキャビティと同一機能を有している。即ち、ダウンキャビティ70A内には第1のチップ型電子部品73が収納され、このチップ型電子部品73は樹脂部71の凹部71Bに形成された外部端子電極71Dに接続されている。ダウンキャビティ70A内の第1のチップ型電子部品73は封止樹脂部75によって封止されている。セラミック部72の上面の外部端子電極72Cには第2のチップ型電子部品74A、74Bがそれぞれ接続され、これらの第2のチップ型電子部品74A、74Bは樹脂部71によって封止されている。この複合多層基板70は、セラミック部72の下面が実装基板との実装面になる。複合多層基板70の実装面と実装基板の実装面と間には混合樹脂組成物からなる混合樹脂層を介在させても良い。本実施形態の複合多層基板70のその他の構成は、上記各実施形態に準じて構成されているため、図12では符号のみ附してその説明は省略する。本実施形態においても上記各実施形態と同様の作用効果を期することができる。
In each of the above-described embodiments, the composite multilayer substrate having the cavity formed on the upper surface has been described. However, the composite multilayer substrate of the present invention has a so-called down cavity in which the cavity is formed downward as shown in FIG. There may be. The
本発明は上記各実施形態に何等制限されるものではなく、キャビティ付きの複合多層基板において、樹脂部とセラミック部との積層構造を有する複合多層基板であって、上記複合多層基板はキャビティを有し、且つ、上記キャビティは、上記セラミック部に形成された貫通孔と、上記樹脂部に形成された凹部とから構成されているものであれば、本発明に包含される。 The present invention is not limited to the above-described embodiments, and a composite multilayer substrate with a cavity is a composite multilayer substrate having a laminated structure of a resin portion and a ceramic portion, and the composite multilayer substrate has a cavity. And if the said cavity is comprised from the through-hole formed in the said ceramic part, and the recessed part formed in the said resin part, it is included by this invention.
本発明は、例えば種々の電子機器に用いられるチップ型電子部品を搭載した複合多層基板に好適に利用することができる。 The present invention can be suitably used for, for example, a composite multilayer substrate on which chip-type electronic components used in various electronic devices are mounted.
10、10B、20、30、40、50、60、70 複合多層基板
10A、20A、30A、40A、50A、60A、70A キャビティ
11、21、31、41、51、61、71 樹脂部
11A 樹脂層
11B 凹部
11C、11D 外部端子電極(導体パターン、端子電極)
12、22、32、42、52、62、72 セラミック部
12A セラミック層
12B 貫通孔
12C、12D 外部端子電極(導体パターン)
13、23、33、43、53、63、73 第1のチップ型電子部品
14A、24A、34A、44A、74A 第2のチップ型電子部品
14B、24B、34B、44B、74B 第2のチップ型電子部品
15 封止樹脂部
27A、37A 第3のチップ型電子部品
27B、37B 第3のチップ型電子部品
28 第2封止樹脂部(樹脂層)
10, 10B, 20, 30, 40, 50, 60, 70
12, 22, 32, 42, 52, 62, 72
13, 23, 33, 43, 53, 63, 73 First chip type
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