JP2004056115A

JP2004056115A - Multilayer wiring board

Info

Publication number: JP2004056115A
Application number: JP2003151748A
Authority: JP
Inventors: Rokuro Kanbe; 神戸　六郎; Kozo Yamazaki; 山崎　耕三; Masao Kuroda; 黒田　正雄; Yasuhiro Sugimoto; 杉本　康宏; Yukihiro Kimura; 木村　幸広
Original assignee: NGK Spark Plug Co Ltd
Current assignee: Niterra Co Ltd
Priority date: 2002-05-31
Filing date: 2003-05-29
Publication date: 2004-02-19

Abstract

【課題】ＩＣチップなどの複数の電子部品の実装に要する面積を少なくし且つ小型化および高性能化に対応できる多層配線基板を提供する。
【解決手段】表面６および裏面８を有し且つ複数の絶縁層３，４，５とその間に形成された配線層１０，１２とを含むベース積層部２と、かかる積層部２の表面６に積層され且つ開口径の小さなキャビティ１９を有する上側絶縁層２０と、かかる上側絶縁層２０の表面２１に積層され且つ開口径の大きなキャビティ３９を有する上側絶縁層３０と、上記ベース積層部２および上側絶縁層２０，３０間に形成された配線層１８，２９と、を備えると共に、平面視において露出する上記上側絶縁層２０，３０の表面２１，３１および上記ベース積層部２の表面６に、ＩＣチップなどの電子部品との接続端子１６，２８，３８が形成されている、多層配線基板１。
【選択図】　図１An object of the present invention is to provide a multilayer wiring board which can reduce the area required for mounting a plurality of electronic components such as an IC chip and can cope with miniaturization and high performance.
A base laminated portion having a front surface and a back surface and including a plurality of insulating layers and wiring layers formed therebetween, An upper insulating layer 20 having a cavity 19 with a small opening diameter laminated thereon; an upper insulating layer 30 having a cavity 39 with a large opening diameter laminated on the surface 21 of the upper insulating layer 20; Wiring layers 18 and 29 formed between the insulating layers 20 and 30, and ICs are provided on the surfaces 21 and 31 of the upper insulating layers 20 and 30 and the surface 6 of the base laminated portion 2 exposed in a plan view. A multilayer wiring board 1 on which connection terminals 16, 28, and 38 for connecting to electronic components such as chips are formed.
[Selection diagram] Fig. 1

Description

【０００１】
【発明の属する技術分野】
本発明は、平面視において複数のキャビティを重複して表面側に配置した多層配線基板に関する。
【０００２】
【従来の技術】
複数の絶縁層とこれらの間に形成した複数の配線層とを有する多層配線基板は、その機能を高めるため、かかる多層配線基板の表面上にＩＣチップなどの複数の電子部品を、実装する場合がある。
例えば、図１０（Ａ）に断面を示す多層配線基板２００は、セラミックからなる複数の絶縁層２０１〜２０４と、これらの間に配置した配線層２１２〜２１４と、を備えている。かかる配線層２１２〜２１４間には、これらを接続するビア導体２０７，２０８が配置されている。
【０００３】
また、図１０（Ａ）に示すように、最上層の配線層２１２の上から立設するビア導体２１５の上端には、かかる配線基板２００の表面２０５よりも高く突出する接続端子２１６が形成されている。更に、最下層の配線層２１４から垂下するビア導体２０９の下端には、多層配線基板２００の裏面２０６から突出する接続端子２１８が形成されている。
図１０（Ｂ）に示すように、多層配線基板２００の表面２０５上に複数のＩＣチップ２２０，２２２をフリップチップ実装する場合、表面２０５上に突出する接続端子２１６とＩＣチップ２２０，２２２の底面から突出する接続端子２２１，２２３とをハンダＨを介してそれぞれ接続している（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−２０３２９５号公報（第７頁、図６（ｂ））
【０００５】
【発明が解決すべき課題】
以上のような多層配線基板２００では、ＩＣチップ２２０，２２２の配置が同じ表面２０５において平面的となるため、複数のＩＣチップ２２０，２２２を実装する場合、これらの実装に要する表面２０５の面積が大きくなる。この結果、平面視における多層配線基板２００自体の面積、即ち縦×横の寸法を大きくする必要が生じる。このため、近年における多層配線基板の小型化および高性能化の要請に対応できず、しかもコスト高にもつながる、という問題があった。
本発明は、以上に説明した従来の技術における問題点を解決し、ＩＣチップなどの複数の電子部品の実装に要する面積を少なくし且つ小型化および高性能化に対応できる多層配線基板を提供する、ことを課題とする。
【０００６】
【課題を解決するための手段】
本発明は、上記課題を解決するため、複数の電子部品を互いに重複させて多層配線基板の表面に実装する、ことに着想して成されたものである。
即ち、本発明の多層配線基板は、表面および裏面を有し且つ複数の絶縁層とその間に形成された配線層とを含むベース積層部と、かかるベース積層部の表面に積層され且つ開口径の異なるキャビティをそれぞれ有する複数の上側絶縁層と、上記ベース積層部と上側絶縁層との間および複数の上側絶縁層同士の間に形成された配線層と、を備え、上記複数の上側絶縁層のうち、上記キャビティの開口径が小さい上側絶縁層は、上記ベース積層部の表面またはかかる表面寄りに積層され、上記キャビティの開口径が大きい上側絶縁層は、最上層または最上層寄りに積層されると共に、平面視において露出する上記複数の上側絶縁層の表面および上記ベース積層部の表面に、電子部品との接続端子が形成されている、ことを特徴とする。尚、上記電子部品には、ＩＣチップなどが含まれる。
【０００７】
これによれば、複数のキャビティごとにこれに応じたサイズの電子部品を収容でき、且つ当該キャビティの底面を形成する上記ベース積層部の表面または上側絶縁層の表面に位置する接続端子と接続できる。また、最上層の上側絶縁層の表面にも別の電子部品を実装することができる。更に、複数の電子部品の端子同士間に接続される信号配線の長さを短くできるため、信号伝搬遅延時間を短くし、高速動作が可能となる。しかも、各信号配線の長さの差を小さくできるため、各信号配線間の信号伝搬遅延時間の差を小さくし、高クロック周波数帯域における動作も可能となる。従って、複数の電子部品の実装に必要な表面の面積を少なくでき、多層配線基板の小型化および高性能化を図ることが可能となる。
【０００８】
また、本発明には、前記上側絶縁層は、その絶縁層内に前記配線層と導通する別の配線層を有する、多層配線基板も含まれる。
これによれば、更に多くの配線層を配置できるため、多層配線基板の小型化および高性能化を一層図ることが可能となる。
更に、本発明には、前記キャビティの底面となる前記ベース積層部または前記上側絶縁層の表面、あるいは最上層に位置するキャビティの外側に位置する最上層の上側絶縁層の表面には、前記接続端子がかかるキャビティの平面視の形状に沿って配置されている、多層配線基板も含まれる。
これによれば、各キャビティの底面や最上層の上側絶縁層の表面に、多数の接続端子をほぼ同じ間隔を置いて高密度に配置することができ、複数の電子部品の端子との接続も容易且つ確実に行うことが可能となる。
【０００９】
加えて、本発明には、前記ベース積層部とその上方の単数または複数の前記上側絶縁層との間を貫通し且つ中間で前記配線層と接続するスルーホール導体を更に有している、多層配線基板を含めることも可能である。
尚、前記絶縁層は、シート状にしたセラミックまたは合成樹脂が含まれる。かかるセラミックには、例えば、アルミナ（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、チタン酸バリウム（ＢａＴｉＯ_３）、ムライト（３Ａｌ_２Ｏ_３・２ＳｉＯ_２）などが含まれる。また、上記樹脂には、エポキシ、ポリエステル、ポリイミド、ビスマレイミド・トリアジン、またはＰＴＦＥなどのフッ素系樹脂などの樹脂や、これらにシリカフィラやガラスフィラなどの無機フィラ、ガラス繊維、または合成樹脂を含有させた複合材が含まれる。
【００１０】
【発明の実施の形態】
以下において、本発明の実施に好適な形態を図面と共に説明する。
図１（Ａ），（Ｂ）は、本発明における１形態の多層配線基板１の平面図と垂直断面図である。多層配線基板１は、図１（Ｂ）に示すように、ベース積層部２と、かかる積層部２の表面６上に積層され且つ開口径が比較的小さなキャビティ１９を有する上側絶縁層２０と、かかる絶縁層２０の表面２１上に積層され開口径が比較的大きなキャビティ３９を有する最上層の上側絶縁層３０と、を備えている。
ベース積層部２は、図１（Ａ）に示すように、平面視が正方形を呈し、図１（Ｂ）に示すように、例えば主にアルミナからなる複数の絶縁層３，４，５と、これらの間に所定パターンで形成された配線層１０，１２と、を含む。
【００１１】
絶縁層３，４，５の厚みは、数１０〜数１００μｍ（例えば５０〜３００μｍ）で、配線層１０，１２は、厚みが０．５〜２０μｍで且つＡｇ、Ｐｄ、Ａｇ−Ｐｄ、Ｎｉ、Ｗ、Ｍｏなどの金属またはこれらの合金からなる焼結体である。
図１（Ｂ）に示すように、ベース積層部２の表面６に形成される配線層１８および配線層１０，１２間には、絶縁層３，４を貫通するビア導体１３，１４が配置されている。また、配線層１２の下には、最下層の絶縁層５を貫通するビア導体１５が配置され、その下端にはベース積層部２の裏面８から下側に突出する接続端子１７が複数形成されている。かかる接続端子１７は、当該配線基板１を図示しないマザーボードなどのプリント基板に実装するために用いられる。
更に、表面６の中央部は、上側絶縁層２０のキャビティ１９内に露出し、かかるキャビティ１９の直下に位置し且つ配線層１０上から絶縁層３を貫通するビア導体１３の上端には、複数の接続端子１６が表面６よりも高く形成されている。
複数の接続端子１６は、図１（Ａ）に示すように、平面視で互いに格子状に配置され且つキャビティ１９の形状に沿って配置されている。接続端子１６は、半球形状で且つその表面にＮｉメッキおよびＡｕメッキが施される。
【００１２】
上側絶縁層２０も平面視が正方形を呈し、図１（Ａ）に示すように、その中央部には、平面視が正方形のキャビティ１９が位置し、その底面にベース積層部２の表面６および複数の接続端子１６が露出する。図１（Ｂ）に示すように、上側絶縁層２０は、前記と同様の素材および厚みからなる絶縁層２２，２３と、その間に所定パターンで形成された配線層２４と、を備えている。かかる上側絶縁層２０の表面２１には配線層２９が形成され、配線層１８，２４，２９間を接続するビア導体２６，２５が、絶縁層２２，２３に形成されている。
また、表面２１の中央寄りには、隣接する上側絶縁層３０のキャビティ３９内に露出し、このキャビティ３９の直下に位置し且つ配線層２４上から絶縁層２２を貫通するビア導体２５の上端には、複数の接続端子２８が表面２１よりも高く形成されている。複数の接続端子２８も、表面にＮｉメッキおよびＡｕメッキが施され、図１（Ａ）に示すように、平面視で互いに格子状に配置され且つキャビティ１９，３９に沿って配置されている。
【００１３】
最上層の上側絶縁層３０も平面視が正方形を呈し、図１（Ａ）に示すように、その中央部には、平面視が正方形のキャビティ３９が位置し、その底面に上側絶縁層２０の表面２１および複数の接続端子２８が露出する。
図１（Ｂ）に示すように、上側絶縁層３０は、前記と同様の素材および厚みからなる絶縁層３２，３３と、その間に所定パターンで形成された配線層３４と、かかる配線層３４と下層の配線層２９との間を接続するビア導体３７と、を含む。
また、配線層３４上から絶縁層３２を貫通するビア導体３６の上端には、かかる絶縁層３０の表面３１よりも高く突出する複数の接続端子３８が形成されている。複数の接続端子３８は、図１（Ａ）に示すように、平面視で互いに格子状に配置され且つキャビティ３９に沿って配置されている。かかる接続端子３８も、それぞれ表面にＮｉメッキおよびＡｕメッキが施される。
【００１４】
図１（Ａ）に示すように、キャビティ１９，３９は、ベース積層部２および上側絶縁層２０，３０の外形と同じ正方形で且つこれらの外形と相似形である。しかも、キャビティ１９，３９は、同心の位置になるように上側絶縁層２０，３０に形成される。このため、平面視で露出するベース積層部２の表面６は、正方形であり、多数の接続端子１６がキャビティ１９に沿って格子模様の交点に配置される。また、平面視で露出する上側絶縁層２０の表面２１には、キャビティ１９，３９に沿って３列の格子模様の交点に多数の接続端子２８が高密度にして配置される。更に、上側絶縁層３０の表面３１には、キャビティ３９に沿って、その外側に３列の格子模様の交点に多数の接続端子３８が高密度にして配置される。
【００１５】
図２（Ａ）は、多層配線基板１にＩＣチップ（電子部品）４０，４４，４６を実装する直前の状態を示す。このうち、ＩＣチップ４０，４４は、図２（Ａ）に示すように、幅（縦×横）および厚みがキャビティ１９，３９よりもやや小さめで、その上面と底面とには多数の端子４１，４２，４３，４５を有している。また、ＩＣチップ４６は、キャビティ３９よりも大きな幅（縦×横）で且つその底面に多数の端子４７を有している。
図２（Ｂ）に示すように、先ず、多層配線基板１のキャビティ１９内にＩＣチップ４０を挿入し、その端子４２をキャビティ１９内に位置するベース積層部２の表面６の接続端子１６と個別にハンダＨなどの低融点合金を介して接続する。
【００１６】
次に、図２（Ｂ）に示すように、キャビティ３９内にＩＣチップ４４を挿入し、その底面の外周に沿った３列の各端子４５を、キャビティ３９内に位置する上側絶縁層２０の表面２１の接続端子２８と個別にハンダＨを介して接続する。同時に、ＩＣチップ４０，４４間で対向する端子４１，４５間を、同様に接続する。
次いで、上側絶縁層３０の表面３１およびＩＣチップ４４の上に、ＩＣチップ４６を配置し、その底面の外周に沿った３列の各端子４７を、上側絶縁層３０の表面３１に突出する接続端子３８と個別にハンダＨを介して接続する。同時に、ＩＣチップ４４，４６間で対向する端子４３，４７間を、同様に接続する。
そして、図２（Ｂ）に示すように、上側絶縁層３０の表面３１とＩＣチップ４６との間の外周に沿って、アンダーフィル４８を充填する。
その結果、多層配線基板１におけるベース積層部２と上側絶縁層２０，３０との表面６，２１，３１に、ＩＣチップ４０，４４，４６を互いに重複させてフリップチップ実装することができる。
【００１７】
以上のように多層配線基板１によれば、ＩＣチップ４０，４４，４６の実装に必要な表面６，２１，３１の面積を少なくでき、ＩＣチップ４０，４４，４６の端子４２，４５，４７間を接続する信号配線の長さが短くなるため、信号伝搬遅延時間を短くでき、高速動作が可能となる。しかも、各信号配線の長さの差も小さくなるため、各信号配線間の信号伝搬遅延時間の差を小さくでき、高クロック周波数帯域での動作も可能となる。従って、多層配線基板の小型化および高性能化を図ることが可能となる。
尚、前記ベース積層部２は、一対の絶縁層とその間の配線層からなる形態としても良い。また、前記上側絶縁層２０，３０は、内部の配線層２４，３４を省略して、単一の絶縁層とし且つビア導体のみを貫通させる形態としても良い。更に、ＩＣチップ４０，４４，４６間における端子４１，４５や端子４３，４７を介した直接的な接続は、省略しても良い。
【００１８】
以下において、多層配線基板１の製造方法を説明する。
図３（Ａ）は、前記の厚みを有し且つ例えばアルミナを主成分とするグリーンシートＳの断面を示す。かかるシートＳを複数枚用意する。
次に、図３（Ｂ）の下方に示すように、３枚のグリーンシートＳ１〜Ｓ３には、ドリル加工、レーザ加工、またはパンチング加工などにより、所定の位置で厚み方向に沿ってビアホールｈを貫通させる。また、図３（Ｂ）の中程に示すように、別のグリーンシートＳ４，Ｓ５には、それらの中央部に平面視が正方形で開口径の小さなキャビティ１９ａ，１９ｂをプレスで打ち抜くと共に、これらの周囲における所定の位置にビアホールｈを厚み方向に沿って貫通させる。
更に、図３（Ｂ）の上方に示すように、別個のグリーンシートＳ６，Ｓ７には、それらの中央部に平面視が正方形で開口径の大きなキャビティ３９ａ，３９ｂをプレスで打ち抜くと共に、これらの周囲における所定の位置にビアホールｈを厚み方向に沿って貫通させる。
【００１９】
次いで、図３（Ｃ）に示すように、グリーンシートＳ１〜Ｓ７における各ビアホールｈ内に、各シートＳ１〜Ｓ７の表面側から図示しないメタルマスクおよびスキージを用いる穴埋め印刷により、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ、Ｎｉ、Ｗ、Ｍｏなどの金属または合金の粉末を含み且つ所定の流動性を有する導電性ペーストを充填し、ビア導体１３〜１５，２５，２６，３６，３７を形成する。
更に、図４（Ａ）に示すように、シートＳ１〜Ｓ６の表面に、例えばスクリーン印刷により、上記同様の導電性ペーストを所定パターンで印刷することにより、配線層１０，１２，１８，２４，２９，３４を形成する。
尚、先に配線層１０，１２などを形成してから、その後で前記ビアホールｈを形成し、更にビア導体１３〜１５などを形成するようにしても良い。
【００２０】
また、図４（Ａ）に示すように、グリーンシートＳ１の裏面側には、スクリーン印刷などにより、各ビア導体１５と接続する接続端子１７が形成される。
同様にして、グリーンシートＳ３の表面側の中央部に位置する各ビア導体１３の上端には、半球形状の接続端子１６が形成される。更に、グリーンシートＳ５の表面側で且つキャビティ１９ｂ寄りに３列で位置する各ビア導体２５の上端にも、同様の接続端子２８が形成される。加えて、グリーンシートＳ７の表面側で各ビア導体３６の上端にも、同様の接続端子３８が形成される。
【００２１】
そして、以上のグリーンシートＳ１〜Ｓ７を図４（Ａ）に示す順で積層して圧着し、得られた積層体を、図示しない焼成炉中に挿入し、グリーンシートＳ１〜Ｓ７を形成するセラミック（アルミナ）成分および配線層１０，１２などの金属成分など応じて、８００〜１４００℃に０．５〜６時間ほど加熱して焼成する。
その結果、前記図１（Ｂ）に示したように、ベース積層部２、上側絶縁層２０，３０、キャビティ１９，３９、および接続端子１６，２８，３８などを有する前記多層配線基板１を得ることができる。尚、図４（Ｂ）に示すように、前記グリーンシートＳ１〜Ｓ３、同シートＳ４とＳ５、および同シートＳ６とＳ７の３組を先に積層し、ベース積層部２と上側絶縁層２０，３０とを先に形成してから、これらを互いに積層し且つ焼成する順序にしても良い。
【００２２】
図５は、異なる形態の多層配線基板５０の垂直断面を示す。
多層配線基板５０は、ベース積層部５２と、その表面５６上に積層され開口径が最も小さなキャビティ７９を有する上側絶縁層７０と、その表面７１上に積層され開口径が中程度の大きさのキャビティ８９を有する上側絶縁層８０と、その表面８１上に積層され開口径が最も大きなキャビティ９９を有する最上層の上側絶縁層９０と、を備えている。
ベース積層部５２は、平面視が正方形を呈し、図５に示すように、前記同様の絶縁層５３〜５５と、これらの間に形成された配線層６０，６２と、を含む。
【００２３】
ベース積層部５２の表面５６に形成される配線層６８および配線層６０，６２間には、ビア導体６３，６４が配置され、配線層６２の下には、最下層の絶縁層５５を貫通するビア導体６５が配置され、その下端にはベース積層部５２の裏面５８から下側に突出する接続端子６７が複数形成されている。接続端子６７は、当該配線基板５０を図示しないプリント基板に実装する際に用いられる。また、表面５６の中央部は、上側絶縁層７０のキャビティ７９内に露出し、かかるキャビティ７９の直下に位置し且つ配線層６０上から絶縁層５３を貫通するビア導体６３の上端には、複数の接続端子６６が表面５６よりも高く形成されている。
【００２４】
上側絶縁層７０も平面視が正方形を呈し、図５に示すように、その中央部には、平面視が正方形で開口径が最も小さなキャビティ７９が位置し、その底面に前記ベース積層部５２の表面５６および複数の接続端子６６が露出する。
図５に示すように、上側絶縁層７０は、前記同様の絶縁層７２，７３と、その間に形成された配線層７４と、を備えている。かかる上側絶縁層７０の表面７１には配線層７７が形成され、配線層７７，７４，６８間を接続するビア導体７５，７６が、絶縁層７２，７３に形成されている。また、表面７１の中央寄りは、隣接する上側絶縁層８０のキャビティ８９内に露出し、かかるキャビティ８９の直下に位置し且つ配線層７４上から絶縁層７２を貫通するビア導体７５の上端には、接続端子７８が表面７１よりも高く形成されている。
【００２５】
また、上側絶縁層８０も平面視が正方形を呈し、図５に示すように、その中央部には、平面視が正方形で開口径が中程度のキャビティ８９が位置し、その底面に上側絶縁層７０の表面７１および複数の接続端子７８が露出する。
図５に示すように、上側絶縁層８０も、前記同様の絶縁層８２，８３と、その間に形成された配線層８４と、を備えている。かかる上側絶縁層８０の表面８１には配線層８７が形成され、配線層８７，８４，７７間を接続するビア導体８５，８６が、絶縁層８２，８３に形成されている。
また、表面８１の中央寄りは、上側絶縁層９０のキャビティ９９内に露出すると共に、かかるキャビティ９９の直下に位置し且つ配線層８４上から立設するビア導体８５の上端には、接続端子８８が表面８１よりも高く形成されている。
【００２６】
更に、最上層の上側絶縁層９０も平面視が正方形を呈し、図５に示すように、その中央部には、平面視が正方形で開口径が最も大きなキャビティ９９が位置し、その底面に上側絶縁層８０の表面８１および複数の接続端子８８が露出する。
図５に示すように、上側絶縁層９０も、前記と同様の素材および厚みからなる絶縁層９２，９３と、その間に所定パターンで形成された配線層９４と、かかる配線層９４と下層の配線層８７との間を接続するビア導体９６と、を含む。
また、配線層９４の所定の位置から立設するビア導体９５の上端には、上側絶縁層９０の表面９１よりも高く突出する接続端子９８が形成されている。複数の接続端子９８は、平面視で互いに格子状に配置され且つキャビティ９９の外周に沿って３列にして配置される。
【００２７】
また、図５に示すように、多層配線基板５０のキャビティ７９内に幅狭のＩＣチップ１００を挿入し、その底面の各端子１０２をキャビティ７９内に位置するベース積層部５２の表面５６の接続端子６６と各々ハンダＨを介して接続する。
次に、上側絶縁層７０の表面７１およびＩＣチップ１００の上に、幅が中程度のＩＣチップ１０３を配置し、その底面の外周に沿った３列の各端子１０４を、キャビティ８９内に位置する上側絶縁層７０の表面７１に突出する接続端子７８と個別に接続する。次いで、上側絶縁層８０の表面８１およびＩＣチップ１０３の上に、幅広のＩＣチップ１０５を配置し、その底面の外周に沿った３列の各端子１０６を、上側絶縁層８０の表面８１に突出する接続端子８８と個別に接続する。更に、上側絶縁層９０の表面９１上に、蓋状のリッド（封着用カバー）１０８を配置し、その４辺の縦片１０９を表面９１の周辺に密着させる。
【００２８】
上記リッド１０８と上側絶縁層９０の表面９１との間に位置する空間や、これに連通するキャビティ７９，８９，９９内には、例えばアルゴンなどの不活性ガスを充填して封着することで、ＩＣチップ１００などを保護することができる。
これにより、図５に示すように、多層配線基板５０のキャビティ７９，８９，９９内にＩＣチップ１００，１０３，１０５を挿入し且つこれらを接続端子６６，７８，８８と接続してフリップチップ実装することができる。
従って、かかる多層配線基板５０によれば、複数のＩＣチップ（電子部品）を比較的少ない実装面積でフリップチップ実装できる共に、複数のＩＣチップ間を接続する通信配線の長さが短くなることで高速動作が可能となるため、小型化および高性能化の要請に充分に応えることが可能となる。尚、上側絶縁層９０の表面９１上の接続端子９８に別のＩＣチップを更に実装することも可能である。
【００２９】
図６（Ａ），（Ｂ）は、更に異なる形態の多層配線基板１１０の平面図と垂直断面図である。多層配線基板１１０は、図６（Ｂ）に示すように、ベース積層部１１１と、その表面１１６上に積層され開口径が比較的小さなキャビティ１３９を有する上側絶縁層１３０と、その表面１３１上に積層され開口径が比較的大きなキャビティ１４９を有する最上層の上側絶縁層１４０と、を備えている。
ベース積層部１１１は、図６（Ａ）に示すように、平面視が正方形を呈し、図６（Ｂ）に示すように、複数の絶縁層１１２〜１１４，１１５と、これらの間に所定パターンで形成された配線層１２２〜１２４と、を含む。かかる配線層１２２などは、厚みが１０〜数１０μｍの銅メッキ膜からなる。尚、図６（Ａ）では、上記積層部１１１などにおける一点鎖線よりも下側の下辺部分は省略されている。
【００３０】
絶縁層１１２は、例えばビスマレイミド・トリアジンからなり厚み約８００μｍのコア基板で、その表面と裏面との間を貫通する複数のスルーホール１１９内には、スルーホール導体１２０および充填樹脂１２１がほぼ同心にして形成される。スルーホール導体１２０の両端は、配線層１２２，１２３と接続される。
また、絶縁層１１３，１１４は、厚みが数１０μｍの例えばエポキシ樹脂にシリカフィラなどの無機フィラを含む複合材からなり、最下層の絶縁層１１５は、同様の素材からなるやや薄肉のソルダーレジスト層である。
更に、絶縁層１１３，１１４には、かかるベース積層部１１１の表面１１６に形成される配線層１２６と配線層１２４との間、配線層１２２，１２４間を接続するビア導体（フィルドビア）１２７，１２８が所定の位置に形成されている。これらのビア導体１２７，１２８も、銅メッキから形成される。
【００３１】
加えて、ベース積層部１１１の表面１１６の中央部は、上側絶縁層１３０のキャビティ１３９内に露出し、かかるキャビティ１３９の直下に位置し且つ配線層１２４上から絶縁層１１４を貫通するビア導体１２７ａの上端には、複数の接続端子１２９が表面１１６よりも高く形成されている。これらの接続端子１２９は、その表面にＮｉメッキおよびＡｕメッキが施され、図６（Ａ）に示すように、平面視で互いに格子状に配置され且つキャビティ１３９に沿って配置されている。
尚、最下層のソルダーレジスト層１１５に形成した開口部１１８には、配線層１２３が裏面１１７側に露出し、その表面はＮｉメッキおよびＡｕメッキされ、図示しないマザーボードなどのプリント基板との接続端子として活用される。
上側絶縁層１３０も平面視が正方形を呈し、図６（Ａ）に示すように、その中央部には、平面視が正方形のキャビティ１３９が位置し、その底面にベース積層部１１１の表面１１６および複数の接続端子１２９が露出する。
【００３２】
図６（Ｂ）に示すように、上側絶縁層１３０は、前記同様の素材および厚みからなる絶縁層１３２，１３３と、その間に所定パターンで形成された配線層１３４と、を含む。上側絶縁層１３０の表面１３１には配線層１４５が形成され、配線層１４５，１３４，１２６間を接続するフィルドビア導体１３６，１３７が、上記絶縁層１３３，１３２に個別に形成されている。
また、表面１３１の中央寄りは、最上層の上側絶縁層１４０におけるキャビティ１４９内に露出し、このキャビティ１４９の直下に位置し且つ配線層１３４上から絶縁層１３３を貫通するビア導体１３５の上端には、複数の接続端子１３８が表面１３１よりも高く形成されている。複数の接続端子１３８も、その表面にＮｉメッキおよびＡｕメッキが施され、図６（Ａ）に示すように、平面視で互いに格子状に配置され且つキャビティ１３９，１４９に沿って配置されている。
【００３３】
更に、最上層の上側絶縁層１４０も平面視が正方形を呈し、図６（Ａ）に示すように、その中央部には、平面視が正方形のキャビティ１４９が位置し、その底面に上側絶縁層１３０の表面１３１および複数の接続端子１３８が露出する。
図６（Ｂ）に示すように、最上層の上側絶縁層１４０は、前記同様の素材と厚みからなる絶縁層１４２と、やや薄肉のソルダーレジスト層１４３と、これらの間に所定パターンで形成された配線層１４４と、かかる配線層１４４と下層の配線層１４５との間を接続するビア導体１４６と、を含む。また、配線層１４４上の所定の位置には、ソルダーレジスト層１４３を貫通し且つ当該上側絶縁層１４０の表面１４１よりも高く突出する複数の接続端子１４８が形成されている。
複数の接続端子１４８も、その表面にＮｉメッキおよびＡｕメッキが施され、図６（Ａ）に示すように、平面視で互いに格子状に配置され且つキャビティ１４９の外周に沿って３列にして配置されている。
【００３４】
図６（Ａ）に示すように、キャビティ１３９，１４９は、ベース積層部１１１および上側絶縁層１３０，１４０の外形と同じ正方形で且つこれらの外形と相似形である。しかも、キャビティ１３９，１４９は、予め同心の位置になるように上側絶縁層１３０，１４０に形成されている。このため、平面視で露出するベース積層部１１１の表面１１６は正方形であり、かかる表面１１６に位置する多数の接続端子１２９は、キャビティ１３９に沿って格子模様の交点に配置される。
更に、図６（Ａ）に示すように、平面視において露出する上側絶縁層１３０の表面１３１には、キャビティ１３９，１４９に沿って３列の格子模様の交点に多数の接続端子１３８が高密度にして配置される。加えて、上側絶縁層１４０の表面１４１には、キャビティ１４９に沿って、その外側に３列の格子模様の交点に多数の接続端子１４８が高密度にして配置される。
【００３５】
以上のように多層配線基板１１０によっても、３種類のＩＣチップの実装に必要な表面１１６，１３１，１４１の面積を少なくでき、上記ＩＣチップの端子同士間を接続する信号配線の長さが短くなるため、信号伝搬遅延時間を短くでき、高速動作が可能となる。しかも、各信号配線の長さの差も小さくなるため、各信号配線間の信号伝搬遅延時間の差を小さくでき、高クロック周波数帯域での動作も可能となる。従って、多層配線基板の小型化および高性能化を図ることが可能となる。尚、前記上側絶縁層１３０，１４０は、内部の配線層１３４，１４４を省略して単一の絶縁層とし、且つビア導体などを貫通させる形態としても良い。
【００３６】
以下において、多層配線基板１１０の製造方法を説明する。
図７（Ａ）に示すように、コア基板（絶縁層）１１２の厚み方向に沿って、複数のスルーホール１１９をドリルまたはレーザ加工により貫通させ、各スルーホール１１９の内壁に沿ってメッキ触媒を付与してから無電解銅メッキおよび電解銅メッキを施す。この結果、各スルーホール１１９の内壁に沿ってほぼ円筒形のスルーホール導体１２０が形成される。それらの内側に充填樹脂１２１を充填する。
更に、コア基板１１２の表面と裏面との全面に、上記同様の銅メッキによる銅メッキ膜を形成し、その上に図示しない所定パターンのエッチングレジストを形成した後、エッチング液（現像液）により上記レジストのパターン間から露出する銅メッキ膜の一部をエッチングして除去する。
【００３７】
その結果、図７（Ａ）に示すように、コア基板１１２の表面と裏面には、上記パターンに倣い且つスルーホール導体１２０の上・下端と接続する配線層１２２，１２３が形成される。
次に、図７（Ｂ）に示すように、コア基板１１２の表面および配線層１２２の上に、例えば樹脂フィルムを貼り付けて絶縁層１１３を形成し、この絶縁層１１３の所定の位置にフォトリソグラフィ技術またはレーザ加工により、複数のビアホールを形成する。かかるビアホール内および絶縁層１１３の表面上に上記同様の銅メッキ膜を形成した後、上記同様のエッチングレジストの形成およびエッチングを行う。
【００３８】
その結果、図７（Ｂ）に示すように、絶縁層１１３内には複数のフィルドビア導体１２８が貫通し、且つ絶縁層１１３の表面に配線層１２４が形成される。上記ビア導体１２８は、その下端で下層の配線層１２２と接続され、且つ上端で配線層１２４と接続される。同様にして、図７（Ｃ）に示すように、絶縁層１１３および配線層１２４の上に絶縁層１１４を形成し、この絶縁層１１４の周辺部にビア導体１２７を形成すると共に、絶縁層１１４の表面に配線層１２６を形成する。
図７（Ｃ）に示すように、配線層１２４のうち、中央寄りに位置する部分には、絶縁層１１４を貫通するビア導体１２７ａと、その上端に位置し且つ表面１１６よりも高く突出する接続端子１２９が穴埋め印刷法などにより形成される。この結果、図７（Ｃ）の下方に示すように、コア基板１１２、絶縁層１１３，１１４、および接続端子１２９などを含むベース積層部１１１の主要部が形成される。
【００３９】
図７（Ｃ）の上方に示すように、絶縁層１３２，１３３も、前記同様の方法によって積層され、これらの間および表面１３１上に配線層１３４，１４５が形成され、且つビア導体１３６，１３７が絶縁層１３２，１３３を貫通して形成される。この絶縁層１３２，１３３の中央部には、例えばプレスによる打ち抜き加工、ルータ加工、レーザ加工、または露光・現像により、平面視が正方形であるキャビティ１３９が形成される。
かかるキャビティ１３９の周囲に位置する配線層１３４上には、図７（Ｃ）に示すように、当該キャビティ１３９に沿って３列のビア導体１３５が形成され、それらの上端には表面１３１よりも高く突出する接続端子１３８が形成される。これにより、上側絶縁層１３０が得られる。尚、上記キャビティ１３９を形成する打ち抜き加工またはルータ加工などは、最後に行っても良い。
【００４０】
尚、絶縁層１１４および配線層１２６の上に、キャビティ１３９に相当するエリアサイズのダミー板を配置し、かかるダミー板の上に絶縁層１３２，１３３を前記同様の方法（樹脂フィルムの貼り付け、ビアホールの形成、銅メッキ膜の形成、エッチングレジストの形成、エッチング）により積層する。次いで、キャビティ１３９を形成すべき位置の絶縁層１３２，１３３およびダミー板を、ルータ加工またはプレスによる打ち抜き加工により除去する。これらの加工は、追って積層する絶縁層１４２，１４３の積層後の最後に行っても良い。
【００４１】
尚また、前記プレスによる打ち抜き加工およびレーザ加工は、樹脂フィルムに対してキャビティ１３９に相当するエリアを打ち抜き加工およびレーザによる外形加工により、得られたキャビティ１３９を有する絶縁層１３２，１３３を、絶縁層１１４および配線層１２６の上に貼り付ける。上記キャビティ１３９の底面を保護テープまたは保護コーティングなどよりマスキングした状態で、ビアホールの形成、銅メッキ膜の形成、エッチングレジストの形成、およびエッチングを行う。そして、上記保護テープまたは保護コーティングを剥離することで行うこともできる。かかる剥離は、追って積層する絶縁層１４２，１４３の積層後の最後に行っても良い。
【００４２】
尚更に、前記露光・現像は、絶縁層１１４および配線層１２６の上に、感光性樹脂フィルムを貼り付け、そのキャビティ１３９に相当するエリアおよび周辺部のビアホールを、露光および現像により開口する。この際、周辺部のビアホールは、レーザ加工により形成しても良い。次に、形成されたキャビティ１３９の底面を保護テープまたは保護コーティングなどよりマスキングした状態で、銅メッキ膜の形成、エッチングレジストの形成、およびエッチングを行う。最後に、上記保護テープまたは保護コーティングを剥離する。
以上の各加工方法におけるパターンの形成方法は、上述したサブトラクティブ法（銅メッキ膜の形成→エッチングレジストの形成→銅メッキ膜のエッチング）に限らず、セミアデティブ法（無電解銅メッキ膜の形成→メッキレジストの形成→銅メッキ膜の形成→無電解銅メッキ膜のエッチングによる除去）などの公知の手法により行っても良い。
【００４３】
更に、図７（Ｄ）に示すように、かかる上側絶縁層１３０の表面１３１および配線層１４５の上に、上記と同様な方法で形成した上側絶縁層１４０を積層する。最後に、ベース積層部１１１のコア基板１１２の裏面側に、前記ソルダーレジスト層１１５および開口部１１８を形成する。
その結果、前記図６（Ｂ）に示した多層配線基板１１０を得ることができる。
尚、前記図５と同様に、多層配線基板１１０におけるベース積層部１１１の表面１１６上に、幅（縦・横）が大中小の３種類のキャビティを有する上側絶縁層を積層し、これら３種類のキャビティに同様なサイズのＩＣチップを収容してフリップチップ実装することも可能である。
【００４４】
図８，９は、前記と異なる製造方法およびこれにより製造される前記配線基板１１０の応用形態の多層配線基板１６０に関する。この製造方法は、予め内部配線やビア導体などを形成したベース積層部１１１、上側絶縁層１３０、および上側絶縁層１４０を別途に形成した後、これらを一括して積層する方法である。
図８（Ａ）に示すように、前記同様の方法により、コア基板（絶縁層）１１２の中央付近にのみスルーホール導体１２０を形成し、かかるコア基板１１２の表面と裏面とに所定パターンの配線層１２２，１２３を、個別に形成する。
【００４５】
次に、図８（Ｂ）に示すように、コア基板１１２の表面および配線層１２２の上方に絶縁層１１３を積層し、その中央付近のみに前記同様の方法によりビア導体１２８および配線層１２４を形成する。
次いで、図８（Ｃ）に示すように、絶縁層１１３および配線層１２４の上方に絶縁層１１６を積層し、その中央付近に前記同様の方法により、ビア導体１２７ａおよび接続端子１２９を形成することで、ベース積層部１１１を形成する。
【００４６】
一方、図９（Ａ）に示すように、前記と同様の方法により、周辺部の表面上に配線層１４４を形成した絶縁層１４２の上にソルダーレジスト層１４３を積層し、その周辺部に接続端子１４８およびランド１５０を形成する。その後、積層した絶縁層１４２とソルダーレジスト層１４３との中央部に、プレスによる打ち抜き加工、ルータ加工、レーザ加工などによりキャビティ１４９を形成することで、図９（Ａ）に示すように、上側絶縁層１４０を形成する。
また、図９（Ｂ）に示すように、前記同様の方法により、周辺部に配線層１２６，１３４およびビア導体１３７を形成した絶縁層１３２の上に絶縁層１３３を積層し、その周辺部にビア導体１３５、接続端子１３８、および配線層１４５を形成する。その後、積層した絶縁層１３２，１３３の中央部に対し、前記プレスによる打ち抜き加工などを施して、キャビティ１３９を形成することにより、図９（Ｂ）に示すように、上側絶縁層１３０を形成する。
【００４７】
次に、図９（Ｃ）に示すように、接着剤層（プリプレグ）を介して、ベース積層部１１１と上側絶縁層１３０とを圧力を伴って積層する。また、コア基板１１２の裏面の配線層１２３と最上層の絶縁層１３３の表面１３１の配線層１４５との間に、ドリル加工により内径が約１５０μｍのスルーホール１５３を貫通し、その内壁に沿って厚みが数１０μｍのスルーホール導体１５２を形成する。かかるスルーホール導体１５２は、その中間で配線層１２２，１３４と接続され、内側に充填樹脂１５４を充填された後、その上下端を蓋メッキされる。
【００４８】
更に、図９（Ｄ）に示すように、接着剤層（プリプレグ）を介して、ベース積層部１１１および上側絶縁層１３０と上側絶縁層１４０とを圧力を伴って積層する。また、コア基板１１２の裏面の配線層１２３と、最上層のソルダーレジスト層１４３の表面１４１のランド１５０との間に、ドリル加工によってスルーホール１５５を貫通し、その内壁に沿ってスルーホール導体１５６を形成する。かかるスルーホール導体１５６は、その中間で配線層１２２，１４４と接続され、内側に充填樹脂１５８を充填された後、その上下端を蓋メッキされる。
【００４９】
その結果、図９（Ｄ）に示すような多層配線基板１６０が得られる。かかる多層配線基板１６０は、周辺部に長いスルーホール導体１５２，１５６を有するため、厚み方向の導通が迅速且つ安定して取れると共に、内部の構造が簡素になるため、その製造工数も低減することが可能となる。
尚、２枚の接着剤層（プリプレグ）を介して、ベース積層部１１１と上側絶縁層１３０と上側絶縁層１４０との３者を、同時に圧力をかけつつ積層することも可能である。
【００５０】
本発明は、以上において説明した各形態に限定されるものではない。
例えば、同じ上側絶縁層に形成するキャビティは、２つ以上としても良い。あるいはキャビティの形状は、前記正方形に限らず、平面視で長方形、六角形、八角形などの多角形を呈する形態としても良い。尚、かかるキャビティ内に実装されるＩＣチップなどの形状も平面視で相似形の形態にする。
また、同じキャビティの底面に位置する多数の接続端子を２分割し、かかるキャビティ内に挿入した２つのＩＣチップなどの端子を個別に接続しても良い。
更に、上層のキャビティの１辺と下層のキャビティの１辺とが、平面視で共通の垂直面を形成する形態とすることも可能である。
加えて、前記電子部品には、前記ＩＣチップに限らず、チップコンデンサ、チップ状のインダクタ、抵抗、フィルタなどの受動部品や、トランジスタ、半導体素子、ＦＥＴ、ローノイズアンプ（ＬＮＡ）などの能動部品も含まれ、あるいはＳＡＷフィルタ、ＬＣフィルタ、アンテナスイッチモジュール、カプラ、ダイプレクサなども含まれる。
【００５１】
【発明の効果】
本発明の多層配線基板によれば、ＩＣチップなどの電子部品の実装に必要な表面の面積を少なくでき、電子部品の端子同士間を接続する信号配線の長さが短くなるため、信号伝搬遅延時間を短くでき、高速動作が可能となる。しかも、各信号配線の長さの差も小さくなるため、各信号配線間の信号伝搬遅延時間の差を小さくでき、高クロック周波数帯域での動作も可能となる。従って、多層配線基板の小型化および高性能化が容易となる。
また、上側絶縁層内に別の配線層を有する多層配線基板によれば、より多くの配線層を配置でき、多層配線基板の小型化および高性能化が一層可能となる。
更に、接続端子がキャビティの平面視の形状に沿って配置されている多層配線基板によれば、キャビティの底面や上側絶縁層の表面に多数の接続端子を高密度に配置でき、複数の電子部品との接続も容易に行える。
【図面の簡単な説明】
【図１】（Ａ）は本発明の１形態である多層配線基板の平面図、（Ｂ）は（Ａ）中のＢ−Ｂ線に沿った矢視における断面図。
【図２】（Ａ），（Ｂ）は図１の多層配線基板に複数の電子部品を実装する前後の状態を示す概略図。
【図３】（Ａ）〜（Ｃ）は図１の多層配線基板の製造工程を示す概略図。
【図４】（Ａ），（Ｂ）は図３（Ｃ）に続く製造工程を示す概略図。
【図５】異なる形態の多層配線基板を示す断面図。
【図６】（Ａ）は更に異なる形態の多層配線基板の部分平面図、（Ｂ）は（Ａ）中のＢ−Ｂ線に沿った矢視における断面図。
【図７】（Ａ）〜（Ｄ）は図６の多層配線基板の製造工程を示す概略図。
【図８】（Ａ）〜（Ｃ）は図７と異なる製造工程を示す概略図。
【図９】（Ａ）〜（Ｄ）は図８（Ｃ）に続く製造工程を示す概略図またはこれにより得られる図６の多層配線基板の応用形態の多層配線基板を示す断面図。
【図１０】（Ａ），（Ｂ）は従来の多層配線基板に複数の電子部品を実装する前後の状態を示す概略図。
【符号の説明】
１，５０，１１０，１６０……………………………多層配線基板
２，５２，１１１………………………………………ベース積層部
３〜５，５３〜５５，１１２〜１１４………………絶縁層
６，２１，３１，５６，７１，８１，１１６………表面
８，５８，１１７………………………………………裏面
１０，１２，１８，２９，６０，６２，６８，７７，８７，１２２〜１２４，１２６，１４５…配線層
１６，２８，３８，６６，７８，８８，９８，１２９，１３８，１４８………接続端子
１９，３９，７９，８９，９９，１３９，１４９………キャビティ
４０，４４，４６，１００，１０３，１０５………ＩＣチップ（電子部品）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a multilayer wiring board in which a plurality of cavities are overlapped and arranged on a surface side in a plan view.
[0002]
[Prior art]
A multilayer wiring board having a plurality of insulating layers and a plurality of wiring layers formed between the insulating layers is used to mount a plurality of electronic components such as IC chips on the surface of the multilayer wiring board in order to enhance its function. There is.
For example, a multilayer wiring board 200 whose cross section is shown in FIG. 10A includes a plurality of insulating layers 201 to 204 made of ceramic, and wiring layers 212 to 214 disposed therebetween. Via conductors 207 and 208 for connecting these are arranged between the wiring layers 212 to 214.
[0003]
Further, as shown in FIG. 10A, connection terminals 216 protruding higher than the surface 205 of the wiring board 200 are formed at the upper end of the via conductor 215 erected from the uppermost wiring layer 212. ing. Further, connection terminals 218 protruding from the back surface 206 of the multilayer wiring board 200 are formed at the lower ends of the via conductors 209 hanging from the lowermost wiring layer 214.
As shown in FIG. 10B, when a plurality of IC chips 220 and 222 are flip-chip mounted on the surface 205 of the multilayer wiring board 200, the connection terminals 216 protruding on the surface 205 and the bottom surfaces of the IC chips 220 and 222 are formed. The connection terminals 221 and 223 projecting from are connected to each other via solder H (for example, see Patent Document 1).
[0004]
[Patent Document 1]
JP 2001-203295 A (Page 7, FIG. 6B)
[0005]
[Problems to be solved by the invention]
In the multilayer wiring board 200 as described above, the arrangement of the IC chips 220 and 222 is planar on the same surface 205. Therefore, when mounting a plurality of IC chips 220 and 222, the area of the surface 205 required for mounting these IC chips 220 and 222 is small. growing. As a result, it is necessary to increase the area of the multilayer wiring board 200 itself in a plan view, that is, the dimension in the vertical and horizontal directions. For this reason, there has been a problem that it has not been possible to respond to recent demands for miniaturization and high performance of a multilayer wiring board, and this has also led to an increase in cost.
The present invention solves the above-described problems in the conventional technology, and provides a multilayer wiring board which can reduce the area required for mounting a plurality of electronic components such as an IC chip and can cope with miniaturization and high performance. That is the subject.
[0006]
[Means for Solving the Problems]
The present invention has been made with the idea of mounting a plurality of electronic components on the surface of a multilayer wiring board so as to overlap each other in order to solve the above problems.
That is, the multilayer wiring board of the present invention has a base laminated portion having a front surface and a back surface and including a plurality of insulating layers and a wiring layer formed therebetween, a base laminated portion laminated on the surface of the base laminated portion and having an opening diameter of A plurality of upper insulating layers each having a different cavity, and a wiring layer formed between the base laminated portion and the upper insulating layer and between the plurality of upper insulating layers; The upper insulating layer having a small opening diameter of the cavity is stacked on or near the surface of the base laminated portion, and the upper insulating layer having a large opening diameter of the cavity is stacked on the uppermost layer or the uppermost layer. In addition, connection terminals for electronic components are formed on the surfaces of the plurality of upper insulating layers and the surface of the base laminate, which are exposed in a plan view. The electronic components include an IC chip and the like.
[0007]
According to this, an electronic component of a size corresponding to the size can be accommodated in each of the plurality of cavities, and can be connected to the connection terminal located on the surface of the base laminated portion or the surface of the upper insulating layer which forms the bottom surface of the cavity. . Further, another electronic component can be mounted on the surface of the uppermost insulating layer. Furthermore, since the length of signal wiring connected between terminals of a plurality of electronic components can be reduced, the signal propagation delay time can be reduced, and high-speed operation can be performed. In addition, since the difference between the lengths of the signal wirings can be reduced, the difference in the signal propagation delay time between the signal wirings can be reduced, and operation in a high clock frequency band is also possible. Therefore, the surface area required for mounting a plurality of electronic components can be reduced, and the size and performance of the multilayer wiring board can be reduced.
[0008]
In addition, the present invention also includes a multilayer wiring board in which the upper insulating layer has another wiring layer in the insulating layer that is electrically connected to the wiring layer.
According to this, since more wiring layers can be arranged, it is possible to further reduce the size and performance of the multilayer wiring board.
Further, in the present invention, the surface of the base laminated portion or the upper insulating layer serving as the bottom surface of the cavity, or the surface of the upper insulating layer of the uppermost layer located outside the cavity located at the uppermost layer, Also included is a multilayer wiring board in which terminals are arranged along the shape of such a cavity in plan view.
According to this, a large number of connection terminals can be arranged at substantially the same intervals on the bottom surface of each cavity and the surface of the upper insulating layer on the uppermost layer, and the connection with the terminals of a plurality of electronic components can be performed. This can be performed easily and reliably.
[0009]
In addition, the present invention further includes a through-hole conductor that penetrates between the base laminated portion and the one or more upper insulating layers thereabove and connects to the wiring layer in the middle. It is also possible to include a wiring board.
The insulating layer contains a ceramic or synthetic resin in the form of a sheet. Such ceramics include, for example, alumina (Al ₂ O ₃ ), Aluminum nitride (AlN), barium titanate (BaTiO) ₃ ), Mullite (3Al ₂ O ₃ ・ 2SiO ₂ ). In addition, the above-mentioned resin contains a resin such as a fluorine-based resin such as epoxy, polyester, polyimide, bismaleimide / triazine, or PTFE, and an inorganic filler such as a silica filler or a glass filler, a glass fiber, or a synthetic resin. Composite material.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a preferred embodiment of the present invention will be described with reference to the drawings.
1A and 1B are a plan view and a vertical sectional view of a multilayer wiring board 1 according to one embodiment of the present invention. As shown in FIG. 1B, the multilayer wiring board 1 includes a base laminated portion 2, an upper insulating layer 20 having a cavity 19 laminated on the surface 6 of the laminated portion 2 and having a relatively small opening diameter; And an uppermost upper insulating layer 30 having a cavity 39 with a relatively large opening diameter laminated on the surface 21 of the insulating layer 20.
As shown in FIG. 1A, the base laminated portion 2 has a square shape in a plan view, and as shown in FIG. 1B, a plurality of insulating layers 3, 4, 5 mainly made of alumina, for example. Wiring layers 10 and 12 formed in a predetermined pattern therebetween.
[0011]
The thickness of the insulating layers 3, 4, 5 is several tens to several hundreds of micrometers (for example, 50 to 300 μm), and the thickness of the wiring layers 10, 12 is 0.5 to 20 μm, and Ag, Pd, Ag-Pd, Ni, It is a sintered body made of a metal such as W or Mo or an alloy thereof.
As shown in FIG. 1B, via conductors 13 and 14 penetrating through insulating layers 3 and 4 are arranged between wiring layers 18 and wiring layers 10 and 12 formed on surface 6 of base laminated portion 2. ing. A via conductor 15 penetrating the lowermost insulating layer 5 is arranged below the wiring layer 12, and a plurality of connection terminals 17 protruding downward from the back surface 8 of the base laminated portion 2 are formed at the lower end thereof. ing. The connection terminals 17 are used for mounting the wiring board 1 on a printed board such as a motherboard (not shown).
Further, the central portion of the surface 6 is exposed in the cavity 19 of the upper insulating layer 20, and is located immediately below the cavity 19 and at the upper end of the via conductor 13 penetrating the insulating layer 3 from above the wiring layer 10, Are formed higher than the surface 6.
As shown in FIG. 1A, the plurality of connection terminals 16 are arranged in a grid pattern in a plan view, and are arranged along the shape of the cavity 19. The connection terminal 16 has a hemispherical shape, and its surface is subjected to Ni plating and Au plating.
[0012]
The upper insulating layer 20 also has a square shape in a plan view. As shown in FIG. 1A, a cavity 19 having a square shape in a plan view is located at the center, and the surface 6 of the base laminated portion 2 and The plurality of connection terminals 16 are exposed. As shown in FIG. 1B, the upper insulating layer 20 includes insulating layers 22 and 23 made of the same material and thickness as described above, and a wiring layer 24 formed in a predetermined pattern therebetween. A wiring layer 29 is formed on the surface 21 of the upper insulating layer 20, and via conductors 26 and 25 connecting the wiring layers 18, 24 and 29 are formed in the insulating layers 22 and 23.
In addition, near the center of the surface 21, the upper end of the via conductor 25 exposed in the cavity 39 of the adjacent upper insulating layer 30 and located directly below the cavity 39 and penetrating the insulating layer 22 from above the wiring layer 24. Has a plurality of connection terminals 28 formed higher than surface 21. The plurality of connection terminals 28 are also subjected to Ni plating and Au plating on the surface, and are arranged in a lattice shape in plan view and along the cavities 19 and 39 as shown in FIG.
[0013]
The upper insulating layer 30 of the uppermost layer also has a square shape in a plan view. As shown in FIG. 1A, a cavity 39 having a square shape in a plan view is located at the center, and the upper insulating layer 20 The surface 21 and the plurality of connection terminals 28 are exposed.
As shown in FIG. 1B, the upper insulating layer 30 includes insulating layers 32 and 33 made of the same material and thickness as described above, a wiring layer 34 formed in a predetermined pattern between the insulating layers 32 and 33, And a via conductor 37 connected to the lower wiring layer 29.
A plurality of connection terminals 38 projecting higher than the surface 31 of the insulating layer 30 are formed at the upper end of the via conductor 36 penetrating the insulating layer 32 from above the wiring layer 34. As shown in FIG. 1A, the plurality of connection terminals 38 are arranged in a lattice in a plan view and are arranged along the cavity 39. The surfaces of the connection terminals 38 are also plated with Ni and Au, respectively.
[0014]
As shown in FIG. 1A, the cavities 19 and 39 have the same square shape as the outer shapes of the base laminated portion 2 and the upper insulating layers 20 and 30, and have a shape similar to these shapes. Moreover, the cavities 19 and 39 are formed in the upper insulating layers 20 and 30 so as to be concentric. For this reason, the surface 6 of the base laminated portion 2 exposed in a plan view is square, and a large number of connection terminals 16 are arranged at intersections of the lattice pattern along the cavities 19. Also, on the surface 21 of the upper insulating layer 20 exposed in a plan view, a large number of connection terminals 28 are arranged at high density at intersections of three rows of lattice patterns along the cavities 19 and 39. Further, on the surface 31 of the upper insulating layer 30, along the cavity 39, a large number of connection terminals 38 are densely arranged at the intersections of the three rows of the grid pattern outside the cavity 39.
[0015]
FIG. 2A shows a state immediately before mounting IC chips (electronic components) 40, 44, 46 on the multilayer wiring board 1. As shown in FIG. 2A, the widths (length and width) and thickness of the IC chips 40 and 44 are slightly smaller than those of the cavities 19 and 39. , 42, 43, 45. The IC chip 46 has a width (length × width) larger than that of the cavity 39 and has a large number of terminals 47 on the bottom surface.
As shown in FIG. 2B, first, an IC chip 40 is inserted into the cavity 19 of the multilayer wiring board 1, and its terminals 42 are connected to the connection terminals 16 on the front surface 6 of the base laminate 2 located in the cavity 19. They are individually connected via a low melting point alloy such as solder H.
[0016]
Next, as shown in FIG. 2B, the IC chip 44 is inserted into the cavity 39, and three rows of terminals 45 along the outer periphery of the bottom surface are connected to the upper insulating layer 20 located in the cavity 39. It is individually connected to the connection terminals 28 on the front surface 21 via the solder H. At the same time, the terminals 41 and 45 facing each other between the IC chips 40 and 44 are similarly connected.
Next, an IC chip 46 is arranged on the surface 31 of the upper insulating layer 30 and the IC chip 44, and three rows of terminals 47 along the outer periphery of the bottom surface are connected to project from the surface 31 of the upper insulating layer 30. Terminals 38 are individually connected via solder H. At the same time, the terminals 43 and 47 facing each other between the IC chips 44 and 46 are similarly connected.
Then, as shown in FIG. 2B, the underfill 48 is filled along the outer periphery between the surface 31 of the upper insulating layer 30 and the IC chip 46.
As a result, the IC chips 40, 44, 46 can be flip-chip mounted on the surfaces 6, 21, 31 of the base laminated portion 2 and the upper insulating layers 20, 30 in the multilayer wiring board 1 so as to overlap each other.
[0017]
As described above, according to the multilayer wiring board 1, the areas of the surfaces 6, 21, 31 required for mounting the IC chips 40, 44, 46 can be reduced, and the terminals 42, 45, 47 of the IC chips 40, 44, 46 can be reduced. Since the length of the signal wiring connecting between them is shortened, the signal propagation delay time can be shortened, and high-speed operation becomes possible. In addition, since the difference between the lengths of the signal wirings is also reduced, the difference in the signal propagation delay time between the signal wirings can be reduced, and operation in a high clock frequency band is also possible. Therefore, it is possible to reduce the size and the performance of the multilayer wiring board.
Incidentally, the base laminated portion 2 may be formed of a pair of insulating layers and a wiring layer therebetween. Further, the upper insulating layers 20 and 30 may be configured such that the internal wiring layers 24 and 34 are omitted, a single insulating layer is formed, and only the via conductor is penetrated. Furthermore, the direct connection between the IC chips 40, 44, 46 via the terminals 41, 45 and the terminals 43, 47 may be omitted.
[0018]
Hereinafter, a method for manufacturing the multilayer wiring board 1 will be described.
FIG. 3A shows a cross section of a green sheet S having the above-mentioned thickness and containing, for example, alumina as a main component. A plurality of such sheets S are prepared.
Next, as shown in the lower part of FIG. 3B, via holes h are formed in the three green sheets S1 to S3 at predetermined positions along the thickness direction by drilling, laser processing, punching, or the like. Let through. Further, as shown in the middle of FIG. 3 (B), cavities 19a, 19b having a square opening in a plan view and having a small opening diameter are punched out in the center portions of the other green sheets S4, S5 by pressing. A via hole h is made to penetrate at a predetermined position around the periphery along the thickness direction.
Further, as shown in the upper part of FIG. 3B, separate green sheets S6 and S7 are formed by punching out cavities 39a and 39b which are square in plan view and have a large opening diameter at the center thereof by a press. A via hole h is made to penetrate a predetermined position in the periphery along the thickness direction.
[0019]
Next, as shown in FIG. 3C, Ag, Pd, and Ag are filled in the via holes h of the green sheets S1 to S7 from the surface side of each of the sheets S1 to S7 using a hole mask printing using a metal mask and a squeegee (not shown). -Filling a conductive paste containing a powder of a metal or an alloy such as Pd, Ni, W, and Mo and having a predetermined fluidity to form via conductors 13 to 15, 25, 26, 36, and 37.
Further, as shown in FIG. 4A, the same conductive paste as described above is printed in a predetermined pattern on the surface of the sheets S1 to S6, for example, by screen printing, so that the wiring layers 10, 12, 18, 24, 29 and 34 are formed.
The via holes h may be formed after the wiring layers 10 and 12 are formed first, and then the via conductors 13 to 15 may be formed.
[0020]
Further, as shown in FIG. 4A, connection terminals 17 connected to the via conductors 15 are formed on the rear surface side of the green sheet S1 by screen printing or the like.
Similarly, a hemispherical connection terminal 16 is formed at the upper end of each via conductor 13 located at the center of the front surface side of the green sheet S3. Further, similar connection terminals 28 are also formed on the upper surface of each via conductor 25 located in three rows on the surface side of the green sheet S5 and near the cavity 19b. In addition, a similar connection terminal 38 is formed on the upper surface of each via conductor 36 on the front surface side of the green sheet S7.
[0021]
Then, the green sheets S1 to S7 are stacked in the order shown in FIG. 4A and pressed, and the obtained laminate is inserted into a firing furnace (not shown) to form the ceramics forming the green sheets S1 to S7. Depending on the (alumina) component and the metal components such as the wiring layers 10 and 12, the material is heated at 800 to 1400 ° C. for about 0.5 to 6 hours and fired.
As a result, as shown in FIG. 1B, the multilayer wiring board 1 having the base laminated portion 2, the upper insulating layers 20, 30, the cavities 19, 39, the connection terminals 16, 28, 38 and the like is obtained. be able to. As shown in FIG. 4B, three sets of the green sheets S1 to S3, the sheets S4 and S5, and the sheets S6 and S7 are laminated first, and the base laminated portion 2 and the upper insulating layer 20, 30 may be formed first, and then stacked and fired.
[0022]
FIG. 5 shows a vertical cross section of a multilayer wiring board 50 having a different configuration.
The multilayer wiring board 50 includes a base laminated portion 52, an upper insulating layer 70 having a cavity 79 laminated on the surface 56 and having the smallest opening diameter, and an upper insulating layer 70 laminated on the surface 71 and having a medium opening diameter. An upper insulating layer 80 having a cavity 89 and an uppermost upper insulating layer 90 having a cavity 99 with the largest aperture laminated on the surface 81 thereof are provided.
The base laminated portion 52 has a square shape in a plan view, and includes, as shown in FIG. 5, insulating layers 53 to 55 similar to the above, and wiring layers 60 and 62 formed therebetween.
[0023]
Via conductors 63 and 64 are disposed between the wiring layer 68 and the wiring layers 60 and 62 formed on the surface 56 of the base laminated portion 52, and penetrate the lowermost insulating layer 55 below the wiring layer 62. A via conductor 65 is arranged, and a plurality of connection terminals 67 protruding downward from the back surface 58 of the base laminated portion 52 are formed at the lower end thereof. The connection terminal 67 is used when mounting the wiring board 50 on a printed board (not shown). Further, the center of the surface 56 is exposed in the cavity 79 of the upper insulating layer 70, and the upper end of the via conductor 63 which is located immediately below the cavity 79 and penetrates the insulating layer 53 from above the wiring layer 60, Is formed higher than the surface 56.
[0024]
The upper insulating layer 70 also has a square shape in plan view. As shown in FIG. 5, a cavity 79 having a square shape in plan view and the smallest opening diameter is located in the center thereof. The surface 56 and the plurality of connection terminals 66 are exposed.
As shown in FIG. 5, the upper insulating layer 70 includes insulating layers 72 and 73 similar to the above, and a wiring layer 74 formed therebetween. A wiring layer 77 is formed on a surface 71 of the upper insulating layer 70, and via conductors 75 and 76 connecting the wiring layers 77, 74 and 68 are formed in the insulating layers 72 and 73. The center of the surface 71 is exposed in the cavity 89 of the adjacent upper insulating layer 80, and is located directly below the cavity 89 and at the upper end of the via conductor 75 penetrating the insulating layer 72 from above the wiring layer 74. , The connection terminal 78 is formed higher than the surface 71.
[0025]
The upper insulating layer 80 also has a square shape in a plan view, and as shown in FIG. 5, a cavity 89 having a square shape in a plan view and a medium opening diameter is located in the center, and the upper insulating layer 80 The surface 71 and the plurality of connection terminals 78 are exposed.
As shown in FIG. 5, the upper insulating layer 80 also includes insulating layers 82 and 83 similar to the above, and a wiring layer 84 formed therebetween. A wiring layer 87 is formed on the surface 81 of the upper insulating layer 80, and via conductors 85 and 86 connecting the wiring layers 87, 84 and 77 are formed in the insulating layers 82 and 83.
The center of the front surface 81 is exposed in the cavity 99 of the upper insulating layer 90, and is located directly below the cavity 99 and at the upper end of a via conductor 85 erected from above the wiring layer 84, a connection terminal 88 is provided. Are formed higher than the surface 81.
[0026]
Further, the uppermost upper insulating layer 90 also has a square shape in plan view, and as shown in FIG. 5, a cavity 99 having a square shape in plan view and the largest opening diameter is located in the center thereof, The surface 81 of the insulating layer 80 and the plurality of connection terminals 88 are exposed.
As shown in FIG. 5, the upper insulating layer 90 is also composed of insulating layers 92 and 93 made of the same material and thickness as described above, a wiring layer 94 formed in a predetermined pattern therebetween, and the wiring layer 94 and the lower wiring And a via conductor 96 connecting between the layer 87.
At the upper end of the via conductor 95 erected from a predetermined position of the wiring layer 94, a connection terminal 98 that protrudes higher than the surface 91 of the upper insulating layer 90 is formed. The plurality of connection terminals 98 are arranged in a grid pattern in a plan view, and are arranged in three rows along the outer periphery of the cavity 99.
[0027]
Further, as shown in FIG. 5, a narrow IC chip 100 is inserted into a cavity 79 of the multilayer wiring board 50, and each terminal 102 on the bottom surface is connected to the surface 56 of the base laminated portion 52 located in the cavity 79. Terminals 66 are connected to each other via solder H.
Next, an IC chip 103 having a medium width is arranged on the surface 71 of the upper insulating layer 70 and the IC chip 100, and three rows of terminals 104 along the outer periphery of the bottom surface are positioned in the cavity 89. Connection terminals 78 protruding from the surface 71 of the upper insulating layer 70 to be connected. Next, a wide IC chip 105 is arranged on the surface 81 of the upper insulating layer 80 and the IC chip 103, and three rows of terminals 106 along the outer periphery of the bottom surface are projected on the surface 81 of the upper insulating layer 80. Connection terminals 88 to be connected individually. Further, a lid-like lid (sealing cover) 108 is arranged on the surface 91 of the upper insulating layer 90, and the vertical pieces 109 on the four sides are brought into close contact with the periphery of the surface 91.
[0028]
A space located between the lid 108 and the surface 91 of the upper insulating layer 90 and the cavities 79, 89, and 99 communicating therewith are filled with an inert gas such as argon and sealed. , The IC chip 100 and the like can be protected.
As a result, as shown in FIG. 5, the IC chips 100, 103, and 105 are inserted into the cavities 79, 89, and 99 of the multilayer wiring board 50, and these are connected to the connection terminals 66, 78, and 88 to perform flip-chip mounting. can do.
Therefore, according to the multilayer wiring board 50, a plurality of IC chips (electronic components) can be flip-chip mounted in a relatively small mounting area, and the length of communication wiring connecting the plurality of IC chips is reduced. Since high-speed operation becomes possible, it is possible to sufficiently meet the demand for miniaturization and high performance. Note that another IC chip can be further mounted on the connection terminal 98 on the surface 91 of the upper insulating layer 90.
[0029]
FIGS. 6A and 6B are a plan view and a vertical cross-sectional view of a multilayer wiring board 110 of still another embodiment. As shown in FIG. 6B, the multilayer wiring board 110 includes a base laminated portion 111, an upper insulating layer 130 having a cavity 139 having a relatively small opening diameter laminated on a surface 116 thereof, and a And an uppermost insulating layer 140 having a cavity 149 having a relatively large opening diameter.
As shown in FIG. 6A, the base laminated portion 111 has a square shape in plan view, and as shown in FIG. 6B, a plurality of insulating layers 112 to 114, 115 and a predetermined pattern between them. And wiring layers 122 to 124 formed by the above. The wiring layer 122 and the like are formed of a copper plating film having a thickness of 10 to several tens μm. In FIG. 6A, a lower side portion below the dashed line in the laminated portion 111 and the like is omitted.
[0030]
The insulating layer 112 is a core substrate made of, for example, bismaleimide / triazine and having a thickness of about 800 μm. In a plurality of through holes 119 penetrating between the front surface and the back surface, a through-hole conductor 120 and a filling resin 121 are substantially concentric. Formed. Both ends of the through-hole conductor 120 are connected to the wiring layers 122 and 123.
Further, the insulating layers 113 and 114 are made of a composite material having a thickness of several tens of μm, for example, an epoxy resin containing an inorganic filler such as silica filler, and the lowermost insulating layer 115 is a slightly thinner solder resist layer made of the same material. It is.
Furthermore, via conductors (filled vias) 127 and 128 connecting between the wiring layers 126 and 124 formed on the surface 116 of the base laminated portion 111 and between the wiring layers 122 and 124 are provided in the insulating layers 113 and 114. Are formed at predetermined positions. These via conductors 127 and 128 are also formed from copper plating.
[0031]
In addition, the central portion of the surface 116 of the base laminated portion 111 is exposed in the cavity 139 of the upper insulating layer 130, is located immediately below the cavity 139, and passes through the insulating layer 114 from above the wiring layer 124 via the insulating layer 114 a. A plurality of connection terminals 129 are formed higher than the surface 116 at the upper end of. These connection terminals 129 have Ni plating and Au plating applied to the surface thereof, and are arranged in a lattice pattern with each other in plan view and along the cavity 139 as shown in FIG.
In the opening 118 formed in the lowermost solder resist layer 115, the wiring layer 123 is exposed on the back surface 117 side, and the surface thereof is plated with Ni and Au, and is connected to a printed circuit board such as a mother board (not shown). It is used as
The upper insulating layer 130 also has a square shape in a plan view. As shown in FIG. 6A, a cavity 139 having a square shape in a plan view is located at the center thereof, and the surface 116 of the base laminated portion 111 and The plurality of connection terminals 129 are exposed.
[0032]
As shown in FIG. 6B, the upper insulating layer 130 includes insulating layers 132 and 133 made of the same material and thickness as described above, and a wiring layer 134 formed in a predetermined pattern therebetween. A wiring layer 145 is formed on the surface 131 of the upper insulating layer 130, and filled via conductors 136 and 137 connecting the wiring layers 145, 134 and 126 are individually formed in the insulating layers 133 and 132.
The center of the surface 131 is exposed in the cavity 149 of the uppermost upper insulating layer 140, is located immediately below the cavity 149, and is located on the upper end of the via conductor 135 penetrating the insulating layer 133 from above the wiring layer 134. Has a plurality of connection terminals 138 formed higher than surface 131. The plurality of connection terminals 138 are also provided with Ni plating and Au plating on their surfaces, and are arranged in a lattice shape in plan view and along the cavities 139 and 149 as shown in FIG. .
[0033]
Further, the uppermost upper insulating layer 140 also has a square shape in plan view, and as shown in FIG. 6A, a cavity 149 having a square shape in plan view is located at the center thereof, and the upper insulating layer 140 The surface 131 and the plurality of connection terminals 138 of 130 are exposed.
As shown in FIG. 6 (B), the uppermost upper insulating layer 140 is formed of an insulating layer 142 made of the same material and thickness as described above, a slightly thinner solder resist layer 143, and a predetermined pattern therebetween. Wiring layer 144 and a via conductor 146 connecting between the wiring layer 144 and the lower wiring layer 145. At predetermined positions on the wiring layer 144, a plurality of connection terminals 148 that penetrate the solder resist layer 143 and protrude higher than the surface 141 of the upper insulating layer 140 are formed.
The plurality of connection terminals 148 are also subjected to Ni plating and Au plating on the surface, and are arranged in a lattice pattern in plan view as shown in FIG. 6A and are arranged in three rows along the outer periphery of the cavity 149 as shown in FIG. Are located.
[0034]
As shown in FIG. 6A, the cavities 139 and 149 have the same square shape as the outer shape of the base laminated portion 111 and the outer shape of the upper insulating layers 130 and 140, and have a shape similar to these shapes. Moreover, the cavities 139 and 149 are formed in the upper insulating layers 130 and 140 so as to be concentric in advance. For this reason, the surface 116 of the base laminated portion 111 exposed in a plan view is square, and a number of connection terminals 129 located on the surface 116 are arranged at intersections of the lattice pattern along the cavity 139.
Further, as shown in FIG. 6A, on the surface 131 of the upper insulating layer 130 which is exposed in a plan view, a large number of connection terminals 138 are formed at intersections of three rows of lattice patterns along the cavities 139 and 149. And placed. In addition, on the surface 141 of the upper insulating layer 140, along the cavity 149, a large number of connection terminals 148 are densely arranged at the intersections of the three rows of the lattice pattern outside the cavity 149.
[0035]
As described above, even with the multilayer wiring board 110, the areas of the surfaces 116, 131, and 141 necessary for mounting the three types of IC chips can be reduced, and the length of the signal wiring connecting the terminals of the IC chip is reduced. Therefore, the signal propagation delay time can be reduced, and high-speed operation can be performed. In addition, since the difference between the lengths of the signal wirings is also reduced, the difference in the signal propagation delay time between the signal wirings can be reduced, and operation in a high clock frequency band is also possible. Therefore, it is possible to reduce the size and the performance of the multilayer wiring board. The upper insulating layers 130 and 140 may be formed as a single insulating layer by omitting the internal wiring layers 134 and 144, and may be configured to penetrate via conductors and the like.
[0036]
Hereinafter, a method for manufacturing the multilayer wiring board 110 will be described.
As shown in FIG. 7A, a plurality of through holes 119 are penetrated by drilling or laser processing along the thickness direction of the core substrate (insulating layer) 112, and a plating catalyst is applied along the inner wall of each through hole 119. After the application, electroless copper plating and electrolytic copper plating are performed. As a result, a substantially cylindrical through-hole conductor 120 is formed along the inner wall of each through-hole 119. The inside of them is filled with the filling resin 121.
Further, a copper plating film is formed on the entire surface of the front and back surfaces of the core substrate 112 by the same copper plating as described above, and an etching resist having a predetermined pattern (not shown) is formed thereon. A part of the copper plating film exposed from between the resist patterns is removed by etching.
[0037]
As a result, as shown in FIG. 7A, wiring layers 122 and 123 are formed on the front and back surfaces of the core substrate 112 so as to follow the above-mentioned pattern and connect to the upper and lower ends of the through-hole conductor 120.
Next, as shown in FIG. 7B, for example, a resin film is attached to the surface of the core substrate 112 and the wiring layer 122 to form an insulating layer 113. A plurality of via holes are formed by lithography or laser processing. After a copper plating film similar to the above is formed in the via hole and on the surface of the insulating layer 113, formation and etching of an etching resist similar to the above are performed.
[0038]
As a result, as shown in FIG. 7B, a plurality of filled via conductors 128 penetrate into the insulating layer 113, and a wiring layer 124 is formed on the surface of the insulating layer 113. The via conductor 128 has a lower end connected to the lower wiring layer 122 and an upper end connected to the wiring layer 124. Similarly, as shown in FIG. 7C, an insulating layer 114 is formed on the insulating layer 113 and the wiring layer 124, a via conductor 127 is formed around the insulating layer 114, and the insulating layer 114 is formed. A wiring layer 126 is formed on the surface of the substrate.
As shown in FIG. 7C, a portion of the wiring layer 124 located near the center has a via conductor 127a penetrating the insulating layer 114 and a connection located at the upper end thereof and protruding higher than the surface 116. The terminal 129 is formed by a filling printing method or the like. As a result, as shown in the lower part of FIG. 7C, a main portion of the base laminated portion 111 including the core substrate 112, the insulating layers 113 and 114, the connection terminals 129, and the like is formed.
[0039]
As shown in the upper part of FIG. 7C, the insulating layers 132 and 133 are also laminated by the same method as described above, wiring layers 134 and 145 are formed between them and on the surface 131, and the via conductors 136 and 137 are formed. Are formed through the insulating layers 132 and 133. A cavity 139 having a square shape in a plan view is formed in the center of the insulating layers 132 and 133 by, for example, punching using a press, router processing, laser processing, or exposure and development.
As shown in FIG. 7C, three rows of via conductors 135 are formed along the cavity 139 on the wiring layer 134 located around the cavity 139, and the upper ends of the via conductors 135 are higher than the surface 131. Highly protruding connection terminals 138 are formed. Thereby, the upper insulating layer 130 is obtained. In addition, the punching process or the router process for forming the cavity 139 may be performed last.
[0040]
Note that a dummy plate having an area size corresponding to the cavity 139 is disposed on the insulating layer 114 and the wiring layer 126, and the insulating layers 132 and 133 are formed on the dummy plate in the same manner as described above (by attaching a resin film, (Via hole formation, copper plating film formation, etching resist formation, etching). Next, the insulating layers 132 and 133 and the dummy plate at positions where the cavities 139 are to be formed are removed by a router process or a punching process using a press. These processes may be performed last after the insulating layers 142 and 143 to be stacked later are stacked.
[0041]
In addition, in the punching and laser processing by the press, the insulating layers 132 and 133 having the cavity 139 obtained by punching an area corresponding to the cavity 139 on the resin film and performing an outer shape processing by laser are formed on the resin film. It is pasted on the wiring 114 and the wiring layer 126. With the bottom surface of the cavity 139 masked with a protective tape or a protective coating, formation of a via hole, formation of a copper plating film, formation of an etching resist, and etching are performed. And it can also be performed by peeling off the protective tape or the protective coating. Such peeling may be performed last after the lamination of the insulating layers 142 and 143 to be subsequently laminated.
[0042]
Furthermore, in the above-mentioned exposure and development, a photosensitive resin film is attached on the insulating layer 114 and the wiring layer 126, and a via hole in an area corresponding to the cavity 139 and a peripheral portion is opened by exposure and development. At this time, the via holes in the peripheral portion may be formed by laser processing. Next, while the bottom surface of the formed cavity 139 is masked with a protective tape or a protective coating or the like, formation of a copper plating film, formation of an etching resist, and etching are performed. Finally, the protective tape or the protective coating is peeled off.
The pattern forming method in each of the processing methods described above is not limited to the above-described subtractive method (formation of a copper plating film → formation of an etching resist → etching of a copper plating film), but also a semi-additive method (formation of an electroless copper plating film → It may be performed by a known method such as formation of a plating resist → formation of a copper plating film → removal of the electroless copper plating film by etching.
[0043]
Further, as shown in FIG. 7D, an upper insulating layer 140 formed by the same method as described above is stacked on the surface 131 of the upper insulating layer 130 and the wiring layer 145. Finally, the solder resist layer 115 and the opening 118 are formed on the back side of the core substrate 112 of the base laminated portion 111.
As a result, the multilayer wiring board 110 shown in FIG. 6B can be obtained.
As in the case of FIG. 5, an upper insulating layer having three types of cavities of large, medium and small widths is laminated on the surface 116 of the base laminated portion 111 of the multilayer wiring board 110. It is also possible to accommodate an IC chip of a similar size in the cavity and mount it on a flip chip.
[0044]
8 and 9 relate to a multi-layer wiring board 160 which is an application form of the wiring board 110 manufactured by a manufacturing method different from that described above. This manufacturing method is a method of separately forming the base laminated portion 111, the upper insulating layer 130, and the upper insulating layer 140 on which the internal wiring and the via conductor are formed in advance, and then laminating them at once.
As shown in FIG. 8A, a through-hole conductor 120 is formed only in the vicinity of the center of the core substrate (insulating layer) 112 by the same method as described above, and a predetermined pattern of wiring is formed on the front and back surfaces of the core substrate 112. The layers 122 and 123 are individually formed.
[0045]
Next, as shown in FIG. 8B, an insulating layer 113 is laminated on the surface of the core substrate 112 and above the wiring layer 122, and a via conductor 128 and a wiring layer 124 are formed only near the center by the same method as described above. Form.
Next, as shown in FIG. 8C, the insulating layer 116 is stacked over the insulating layer 113 and the wiring layer 124, and the via conductor 127a and the connection terminal 129 are formed near the center by the same method as described above. Thus, the base laminated portion 111 is formed.
[0046]
On the other hand, as shown in FIG. 9A, a solder resist layer 143 is laminated on the insulating layer 142 having the wiring layer 144 formed on the surface of the peripheral portion, and connected to the peripheral portion by the same method as described above. The terminals 148 and the lands 150 are formed. Thereafter, a cavity 149 is formed in the central portion between the laminated insulating layer 142 and the solder resist layer 143 by press punching, router processing, laser processing, or the like, thereby forming the upper insulating layer as shown in FIG. A layer 140 is formed.
Further, as shown in FIG. 9B, an insulating layer 133 is laminated on the insulating layer 132 on which the wiring layers 126 and 134 and the via conductor 137 are formed in the peripheral portion by the same method as described above. The via conductor 135, the connection terminal 138, and the wiring layer 145 are formed. Thereafter, the center portion of the laminated insulating layers 132 and 133 is subjected to punching or the like by the press to form the cavity 139, thereby forming the upper insulating layer 130 as shown in FIG. 9B. .
[0047]
Next, as shown in FIG. 9C, the base laminated portion 111 and the upper insulating layer 130 are laminated with pressure via an adhesive layer (prepreg). Further, between the wiring layer 123 on the back surface of the core substrate 112 and the wiring layer 145 on the front surface 131 of the uppermost insulating layer 133, a through hole 153 having an inner diameter of about 150 μm is formed by drilling, and along the inner wall. A through-hole conductor 152 having a thickness of several tens μm is formed. The through-hole conductor 152 is connected to the wiring layers 122 and 134 in the middle, and after filling the inside with the filling resin 154, the upper and lower ends thereof are plated with lids.
[0048]
Further, as shown in FIG. 9D, the base laminated portion 111, the upper insulating layer 130, and the upper insulating layer 140 are laminated with pressure via an adhesive layer (prepreg). In addition, a through hole 155 is formed between the wiring layer 123 on the back surface of the core substrate 112 and the land 150 on the surface 141 of the uppermost solder resist layer 143 by drilling, and the through hole conductor 156 extends along the inner wall. To form The through-hole conductor 156 is connected to the wiring layers 122 and 144 in the middle, and after filling the inside with the filling resin 158, the upper and lower ends thereof are plated with lids.
[0049]
As a result, a multilayer wiring board 160 as shown in FIG. 9D is obtained. Since the multilayer wiring board 160 has the long through-hole conductors 152 and 156 in the peripheral portion, conduction in the thickness direction can be obtained quickly and stably, and the internal structure is simplified, so that the number of manufacturing steps can be reduced. Becomes possible.
In addition, it is also possible to laminate | stack three layers of the base laminated | stacked part 111, the upper insulating layer 130, and the upper insulating layer 140 simultaneously, applying pressure via two adhesive layers (prepreg).
[0050]
The present invention is not limited to the embodiments described above.
For example, the number of cavities formed in the same upper insulating layer may be two or more. Alternatively, the shape of the cavity is not limited to the square, but may be a shape that presents a polygon such as a rectangle, a hexagon, and an octagon in plan view. It should be noted that the shape of an IC chip or the like mounted in the cavity is similar to the shape in plan view.
Alternatively, a large number of connection terminals located on the bottom surface of the same cavity may be divided into two, and two terminals such as two IC chips inserted into the cavity may be individually connected.
Further, it is also possible to adopt a mode in which one side of the upper cavity and one side of the lower cavity form a common vertical plane in plan view.
In addition, the electronic components are not limited to the IC chips, but also include passive components such as chip capacitors, chip-shaped inductors, resistors, and filters, and active components such as transistors, semiconductor devices, FETs, and low-noise amplifiers (LNA). Or a SAW filter, LC filter, antenna switch module, coupler, diplexer, etc.
[0051]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to the multilayer wiring board of this invention, the surface area required for mounting of electronic components, such as an IC chip, can be reduced and the length of the signal wiring which connects between the terminals of electronic components becomes short, so that signal propagation delay Time can be shortened, and high-speed operation can be performed. In addition, since the difference between the lengths of the signal wirings is also reduced, the difference in the signal propagation delay time between the signal wirings can be reduced, and operation in a high clock frequency band is also possible. Therefore, the miniaturization and high performance of the multilayer wiring board are facilitated.
Further, according to the multilayer wiring board having another wiring layer in the upper insulating layer, more wiring layers can be arranged, and the miniaturization and higher performance of the multilayer wiring board can be further achieved.
Further, according to the multilayer wiring board in which the connection terminals are arranged along the shape of the cavity in plan view, a large number of connection terminals can be arranged at a high density on the bottom surface of the cavity or the surface of the upper insulating layer, and a plurality of electronic components can be arranged. It can be connected easily.
[Brief description of the drawings]
FIG. 1A is a plan view of a multilayer wiring board according to one embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along line BB in FIG.
FIGS. 2A and 2B are schematic diagrams showing states before and after mounting a plurality of electronic components on the multilayer wiring board of FIG. 1;
3 (A) to 3 (C) are schematic views showing a manufacturing process of the multilayer wiring board of FIG. 1;
4A and 4B are schematic views showing a manufacturing process following FIG. 3C.
FIG. 5 is a sectional view showing a multilayer wiring board of a different embodiment.
FIG. 6A is a partial plan view of a multilayer wiring board in still another form, and FIG. 6B is a cross-sectional view taken along line BB in FIG.
7 (A) to 7 (D) are schematic views showing steps of manufacturing the multilayer wiring board of FIG. 6;
FIGS. 8A to 8C are schematic diagrams showing manufacturing steps different from those in FIG. 7;
9 (A) to 9 (D) are schematic views showing a manufacturing process subsequent to FIG. 8 (C) or sectional views showing a multilayer wiring board obtained by applying the multilayer wiring board shown in FIG.
10A and 10B are schematic views showing states before and after mounting a plurality of electronic components on a conventional multilayer wiring board.
[Explanation of symbols]
1,50,110,160.........
2,52,111 ………………………………………………………………………………………………………………………………………………………………………………………………
3 to 5, 53 to 55, 112 to 114 ........... Insulating layer
6, 21, 31, 56, 71, 81, 116 surface
8, 58, 117 ………………………………… Back side
10, 12, 18, 29, 60, 62, 68, 77, 87, 122 to 124, 126, 145 ... wiring layers
16, 28, 38, 66, 78, 88, 98, 129, 138, 148 ... connection terminals
19, 39, 79, 89, 99, 139, 149 Cavities
40, 44, 46, 100, 103, 105 IC chip (electronic component)

Claims

A base laminated portion having a front surface and a back surface and including a plurality of insulating layers and a wiring layer formed therebetween,
A plurality of upper insulating layers each having a cavity laminated on the surface of the base laminated portion and having a different opening diameter,
A wiring layer formed between the base laminated portion and the upper insulating layer and between the plurality of upper insulating layers,
Among the plurality of upper insulating layers, the upper insulating layer having a small opening diameter of the cavity is stacked on or near the surface of the base laminated portion, and the upper insulating layer having a large opening diameter of the cavity is an uppermost layer or Laminated near the top layer,
On the surfaces of the plurality of upper insulating layers and the surface of the base laminated portion that are exposed in a plan view, connection terminals for electronic components are formed.
A multilayer wiring board characterized by the above-mentioned.

2. The multilayer wiring board according to claim 1, wherein the upper insulating layer has another wiring layer in the insulating layer that is electrically connected to the wiring layer. 3.

The connection terminal is provided on the surface of the base laminated portion or the upper insulating layer serving as the bottom surface of the cavity, or on the surface of the uppermost upper insulating layer located outside the uppermost cavity. The multilayer wiring board according to claim 1, wherein the multilayer wiring board is arranged along the shape of the multilayer wiring board.