JP2006112934A

JP2006112934A - 半導体集積回路の検査装置及び検査方法

Info

Publication number: JP2006112934A
Application number: JP2004300988A
Authority: JP
Inventors: Shinichiro Yamakawa; 慎一郎山川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-10-15
Filing date: 2004-10-15
Publication date: 2006-04-27

Abstract

【課題】被検査半導体集積回路（ＤＵＴ）の検査時間を短縮して高速で高品質な検査を行う。
【解決手段】ＤＵＴ１−１，１−２の出力信号をバッファ２の近くに配置したＲＭＳ／ＤＣコンバータ３で、配線容量等による振幅損失がない状態でＡＣ信号の振幅に比例したＤＣ信号に変換する。ＤＵＴ１−１用高速スイッチ４−１とＤＵＴ１−２用高速スイッチ４−２、ＤＵＴ選択用高速スイッチ４を介して、検査装置本体１８内のメモリ１２にＡ／Ｄコンバータ１１より出力のデータを取り込む。また、メモリ１２への取り込み開始及び終了と各高速スイッチの制御を総括的に行い、ＲＭＳ／ＤＣコンバータ３の各出力信号を高速に切り換えて複数のＤＣ信号をメモリ１２に連続的に記録する。メモリ１２に取り込んだデータは、各入出力信号のＤＣ信号をレベル測定部１４により対象ポイントで測定し振幅変換部１５で振幅に変換する。判定部１６で照合され良／不良が判定される。
【選択図】図１

Description

本発明は、半導体集積回路（以下、ＩＣという）の検査装置及び検査方法に関するものである。

ＩＣは出荷前に電気的特性の検査が行われる。この検査はＩＣの規模にもよるが、通常数百項目にわたってＩＣの入力端子に定格の電圧波形を印加、出力端子から得られる出力電圧波形の測定を行う種々の検査項目が一連して実行され、１項目でも不良が発生すると、そのＩＣは不良と判定され出荷しない。また、集積化された回路であるＩＣにおいては、１個のＩＣにおいて複数の入出力があることが多い。その他、検査効率を向上させるために複数のＩＣに対して同時に入力電圧波形を印加し測定を行う同時測定の技法を用いることもある。

図６は従来のＩＣの検査装置の構成図を示すものである。図６において被検査ＩＣ（以下、ＤＵＴという）１−１，１−２として２個のＤＵＴを示し、検査効率向上のため、２個のＩＣを同時に測定する場合の例である。各ＤＵＴには、複数の入力端子（ＩＮ１〜３）と複数の出力端子（ＯＵＴ１〜３）を有する。各々の入力端子は、同時に信号を入力することができるように結合され、終端抵抗５に接続される。

この終端抵抗５は、検査装置本体１８が有する信号源８の信号源出力抵抗９とのマッチングを取るためのもので、５０オームの値を使用する。各入力端子に同時に信号を入力するため入力端子の６本を結合したことにより、各ＤＵＴの入力端子が有する入力抵抗と終端抵抗５によるマッチングの影響が無視できなくなる。その結果、ＩＣ交換のたびに微妙に入力信号が変化することになる。

一方、各々の出力端子は、各出力端子とつながるバッファ２と出力切換用リレー１９とＤＵＴ切換用リレー２０を介して１つの出力が選択され検査装置本体１８に接続される。また、各ＤＵＴの出力端子のできるだけ近くにバッファ２を配置することにより、高周波信号でも配線容量による損失を緩和でき、検査装置本体１８まで効率よく接続することができる構造にしたり、テストボード１７から同軸ケーブル６，７を介して検査装置本体１８にあるＡ／Ｄコンバータ１１に接続することにより効率よく信号を伝えることができる。また、テストボード１７には各ＤＵＴの出力端子からバッファ２を介した信号や、入力信号を切り換える出力切換用リレー１９としてＳＷ１〜ＳＷ６、ＤＵＴ切換用リレー２０としてＳＷ７がある。

また、各ＤＵＴへの入力信号を測定できる経路を設けた目的は、前述のＩＣ交換のたびに微妙に入力信号が変化する問題を解決し、バッファ２、各切換用リレーの損失、Ａ／Ｄコンバータ１１の精度に影響を受けず、ＤＵＴの振幅ゲインを正確に測定するためである。

検査装置本体１８内のＡ／Ｄコンバータ１１はメモリ１２に接続されＡ／Ｄコンバータ１１より出力されたＡ／Ｄ変換データを取り込むことができる。さらにメモリ１２に取り込まれたデータの内容は、ＤＳＰ演算処理部１３によって平均値，振幅値などＦＦＴ（高速フーリエ変換）処理，ＲＭＳ（平方二乗平均）処理を数値演算で求めることができ、その結果は、判定部１６によって規格と照合され良品／不良品の判定が行われる。

次に、図６に示す従来のＩＣ検査装置の動作について、図７のフローチャートを参照しながら説明する。まず、各ＤＵＴの入力端子に同時に信号を入力する（Ｓtep１）。各出力に設けられたバッファ２を介して出てきた信号を出力切換用リレー１９にてＤＵＴ１−１のＯＵＴ１を選択する（Ｓtep２）。リレー切り換えが完全に終えるまで待つ（通常リードリレーのオン／オフの切り換えは１〜３ｍｓかかることから、正確な測定を行うために３〜５ｍｓの「ｗａｉｔ」を取る）（Ｓtep３）。Ａ／Ｄコンバータ１１から変換データのメモリ１２への取り込みを開始して、演算に必要なポイント量に達したらＡ／Ｄコンバータ１１から変換データのメモリ１２への取り込みを停止する（Ｓtep４）。メモリ１２に取り込んだデータを使用してＦＦＴ処理，ＲＭＳ処理等のＤＳＰ演算処理部１３で演算を行う（Ｓtep５）。演算結果を規格と照合し判定を行う（Ｓtep６）。以降、各ＤＵＴの全出力（ＤＵＴ１−１のＯＵＴ１〜ＯＵＴ３、及びＤＵＴ１−２のＯＵＴ１〜ＯＵＴ３）、及び各ＤＵＴへの入力信号で処理Ｓｔｅｐ２〜処理Ｓｔｅｐ６の内容の処理を繰り返し行い、総処理数は４１ステップになる。

次に、図７のフローチャートにおける動作を横軸に時間として具体的にしたものを図８に示す。時間の経過と信号波形、メモリへの取り込みタイミング、入力信号測定区間（Ａ）、ＯＵＴ１測定区間（Ｂ）、ＯＵＴ２測定区間（Ｃ）、ＯＵＴ３測定区間（Ｄ）を併記する。
特開平９−２６４６８号公報

しかしながら、従来の技術では各ＤＵＴの各出力を順番に切り換えて、リレーの切り換えに必要な「ｗａｉｔ」をおいた後、その都度メモリ取り込みと数値演算を行って検査する処理フローとなっていた。そのため、ＩＣの出力信号が応答時間を無視できるような早い応答の信号を測定するときでも、リレーの切り換えの「ｗａｉｔ」時間のほうが長くかかってしまい、結果的に検査時間が伸びてしまう。また、各出力毎に出力波形をＡ／Ｄ変換してメモリに取り込んで、ＦＦＴ処理，ＲＭＳ処理等を行って複数の演算を行うためその分の時間もかかってしまうという問題があった。

本発明は、前記従来技術の問題を解決することに指向するものであり、被検査半導体集積回路（ＤＵＴ）の検査時間を短縮して高速で高品質な検査を行う半導体集積回路の検査装置及び検査方法を提供することを目的とする。

前記の目的を達成するために、本発明に係る半導体集積回路の検査装置は、複数の入出力端子を持つ被検査半導体集積回路の複数を同時に検査する半導体集積回路の検査装置において、被検査半導体集積回路の複数入力端子に入力信号を同時に入力する手段と、入力信号と被検査半導体集積回路の複数出力端子の出力信号から各々のＡＣ信号振幅に比例したＤＣ信号を出力する手段とを備え、各ＤＣ信号を高速に切り換えて振幅測定することを特徴とする。

さらに、Ａ／Ｄ変換データのメモリへの取り込み開始及び停止の制御、ＤＣ信号を切り換える高速スイッチの制御を行うタイミング制御部を備え、入力信号と被検査半導体集積回路の複数出力端子の出力信号から各々のＡＣ信号振幅に比例した各ＤＣ信号の出力を、タイミング制御部により連続的にメモリに取り込むことを特徴とする。

また、半導体集積回路の検査方法は、複数の入出力端子を持つ被検査半導体集積回路の複数を同時に検査する半導体集積回路の検査方法において、被検査半導体集積回路の複数入力端子に入力信号を同時に入力する工程と、入力信号と被検査半導体集積回路の複数出力端子の出力信号から各々のＡＣ信号振幅に比例して出力する各ＤＣ信号を高速に切り換えて振幅測定する工程とを有することを特徴とする。

さらに、Ａ／Ｄ変換データのメモリへの取り込み開始及び停止の制御、ＤＣ信号を切り換える高速スイッチの制御を行うタイミングを制御する工程を有し、入力信号と被検査半導体集積回路の複数出力端子の出力信号から各々のＡＣ信号振幅に比例した各ＤＣ信号の出力を、タイミングを制御する工程により連続的にメモリに取り込むことを特徴とする。

前記構成の検査装置及び方法によれば、ＡＣ信号振幅に比例するＤＣ信号を出力して、ＤＣ信号の高速選択の制御やＡ／Ｄ変換データのメモリへの取り込み開始及び終了の制御を行うタイミングを統括的に制御でき、複数の信号波形をメモリに連続的に記録して、被検査半導体集積回路の検査時間を短縮して、高速で高品質な検査を行うことができる。

本発明によれば、高周波信号の場合でも配線容量等による損失を大幅に軽減し、テストボード上でＡＣ信号振幅に比例したＤＣ信号に変換するため演算処理作業を削減し、さらに、メモリへの記録容量も少なく取り込むことができる。また、タイミング制御部によって、Ａ／Ｄ変換データのメモリへの取り込み開始及び終了の制御とＤＣ信号を切り換える高速スイッチの制御を総括的に行い、ＤＣ信号を高速に切り換えて複数の信号波形を連続的にメモリに記録でき、従来のリレー切り換えの「ｗａｉｔ」時間を不要として、検査時間を短縮した高速で高品質な検査が可能となり、多量にＩＣを検査する量産検査に適用することで極めて大きな実益が得られるという効果を奏する。

以下、図面を参照して本発明における実施の形態を詳細に説明する。

図１は本発明の実施の形態１におけるＩＣの検査装置を示す構成図である。ここで、前記従来例を示す図６において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付して示す。

図１において、被検査ＩＣ（ＤＵＴ）１−１，１−２として２個のＤＵＴを示し、検査効率を向上させるため２個のＤＵＴを同時に測定する場合を例としている。各ＤＵＴには、複数の入力端子（ＩＮ１〜３）と複数の出力端子（ＯＵＴ１〜３）を有する。各々の入力端子は、同時に信号を入力することができるように結合され、終端抵抗５に接続される。

この終端抵抗５は、検査装置本体が有する信号源８の信号源出力抵抗９とのマッチングを取るためのもので、５０オームの値を使用する。各入力端子に同時に信号を入力するため入力端子の６本を結合したことにより、各ＤＵＴの入力端子が有する入力抵抗と終端抵抗５によるマッチングの影響が無視できなくなってしまう。その結果、ＩＣ交換のたびに微妙に入力信号が変化することになる。

一方、各々の出力端子は、各出力端子とつながるバッファ２、ＡＣ信号をＤＣ信号に変換するＲＭＳ／ＤＣコンバータ３、ＤＵＴ１−１用高速スイッチ４−１とＤＵＴ１−２用高速スイッチ４−２、ＤＵＴ選択用高速スイッチ４を介して１つの出力が選択され検査装置本体１８に接続される。ＡＣ信号をＤＣ信号に変換するＲＭＳ／ＤＣコンバータ３は半導体技術を用いた変換装置を使用しており、ＡＣ信号の振幅に比例したＤＣ信号に変換される。

また、バッファ２の近くにＲＭＳ／ＤＣコンバータ３を配置することにより、配線容量等による振幅の損失がない状態でＤＣ信号に変換される。各高速スイッチは半導体技術を用いた電子スイッチを利用している。さらに、テストボード１７から同軸ケーブル６，７を介して検査装置本体１８にあるＡ／Ｄコンバータ１１に接続することにより効率よく信号を伝える目的がある。ＤＵＴ１−１用高速スイッチ４−１とＤＵＴ１−２用高速スイッチ４−２には、ＤＵＴの出力を切り換えるほかに入力信号を選択するためにも用いられる。

また、各ＤＵＴへの入力信号を測定できる経路を設けた目的は、ＩＣ交換のたびに微妙に入力信号が変化する問題を解決し、バッファ２，各高速スイッチの損失，Ａ／Ｄコンバータ１１の精度に影響を受けず、ＤＵＴの振幅ゲインを正確に測定するためである。入力信号の測定経路が各ＤＵＴのそれぞれにあるのは、各々のＤＵＴに近い配置にすることにより正確な入力信号の測定ができることと、ＤＵＴ選択用高速スイッチ４の損失差の影響をなくすためである。そして、各高速スイッチは検査装置本体１８内にあるタイミング制御部１０によってオン／オフのタイミングを時間軸で正確に制御できる。

検査装置本体１８内のＡ／Ｄコンバータ１１はメモリ１２に接続されＡ／Ｄコンバータ１１より出力されたデータを取り込むことができる。さらに、メモリ１２に取り込まれたデータの内容は、各入出力信号に相当するＤＣ信号のレベルをレベル測定部１４によって各対象ポイントで測定し、振幅変換部１５により振幅に変換することができ、その結果は、判定部１６によって規格と照合され良品／不良品の判定が行われる。

次に、図１に示す本実施の形態１におけるＩＣの検査装置の動作について図２のフローチャートを参照しながら説明する。まず、各ＤＵＴの入力端子に同時に信号を入力する（Ｓtep１０１）。各出力端子に接続されたバッファ２を介してＲＭＳ／ＤＣコンバータ３により、各々振幅に比例したＤＣ信号に変換する（Ｓtep１０２）。Ａ／Ｄコンバータ１１から変換データのメモリ１２への取り込みを開始する（Ｓtep１０３）。各々のＲＭＳ／ＤＣコンバータ３にて変換されたＤＣ信号を高速スイッチにより連続的に切り換えて複数の波形をメモリ１２に記録する（Ｓtep１０４）。Ａ／Ｄコンバータ１１から変換データのメモリ１２への取り込みを停止する（Ｓtep１０５）。メモリ１２の内容から各出力端子に相当するＤＣ信号を対象ポイントにおいてＤＣレベルを測定する（Ｓtep１０６）。各出力に相当するＤＣレベルを振幅変換するための演算を行う（Ｓtep１０７）。演算結果を規格と照合し判定を行う（Ｓtep１０８）。

次に、図２のフローチャートの動作における各ポイントでの波形を図３（ａ），（ｂ），（ｃ），（ｄ）に示す。図３において（ａ）〜（ｄ）の４種類の波形は、図１に示す測定点Ｊの各ＤＵＴの出力端子部分でバッファ２の入力信号（ａ）のＡＣ信号、図１に示す測定点Ｋのバッファ２の出力信号（ｂ）、図１に示す測定点ＬのＲＭＳ／ＤＣコンバータ３の出力信号（ｃ）、図１に示す測定点ＭのＡ／Ｄコンバータ入力信号（ｄ）である。その他にメモリ取り込みタイミング、ＤＣレベル測定ポイント（Ｐ１）〜（Ｐ８）を併記する。

次に本実施の形態１と従来の違いを述べる。従来の場合、各ＤＵＴの各出力を順番にリレーを切り換えて、リレーの切り換えに必要な時間を待ち、各出力毎にメモリ取り込みを行ってＤＳＰ演算処理を行っていたため、リレーの切り換え「ｗａｉｔ」時間、ＤＳＰ演算処理にかかる時間が必要で検査時間を多く要していた。

本実施の形態１の場合、まず各ＤＵＴの各出力信号，入力信号をＡＣ信号からＤＣ信号にテストボード１７上で変換することにより、今までのＤＳＰ演算処理部１３による振幅演算の必要がない。また、Ａ／Ｄコンバータ１１からの変換データをメモリ１２に取り込む量もＤＣレベルを対象ポイントで測定するだけなので少なく取り込むことができる。さらに、高周波信号の場合でも各入出力端子の近くでＡＣ信号をＤＣ信号に変換するため配線容量等による損失を大幅に軽減することができ、精度の高いゲイン測定ができる。

次に、検査装置のタイミング制御部１０によって、Ａ／Ｄコンバータ１１から変換データのメモリ１２への取り込み開始及び終了の制御，高速スイッチの制御を総括的に行い、各々のＲＭＳ／ＤＣコンバータ３のＤＣ信号出力を高速に切り換えて複数の信号波形をメモリ１２に連続的に記録するため、従来のリレーの切り換えに必要だった「ｗａｉｔ」時間は不必要となり、検査時間を短縮することができる。したがって、高速で高品質な検査を提供することができる。

図４は本発明の実施の形態２におけるＩＣの検査装置を示す構成図である。図４において、前述した実施の形態１と異なるところはＤＵＴの個数が３個以上ある場合を例としている。しかし、基本的な作用効果は実施の形態１と同様であり、検査時間を短縮し、高速で高品質な検査を行うことができる。

図５は本発明の実施の形態３におけるＩＣの検査装置を示す構成図である。図５において、前述した実施の形態１と異なるところはＤＵＴの個数が１個で、入出力端子が３系統以上の端子がある場合を例としている。その結果、ＤＵＴを切り換えるＤＵＴ選択用高速スイッチ４はない。しかし、本実施の形態３の場合もまた基本的な作用効果は実施の形態１と同様であり、検査時間を短縮し、高速で高品質な検査を行うことができる。

本発明に係る半導体集積回路の検査装置及び検査方法は、高周波信号でも配線容量等の損失を大幅に軽減して、テストボード上でＡＣ信号振幅に比例したＤＣ信号に変換して演算処理を削減し、さらに、メモリへの記録容量も少なく取り込むことができ、また、タイミング制御部により、Ａ／Ｄ変換データのメモリへの取り込み開始及び終了とＤＣ信号を切り換える高速スイッチの制御を総括的に行い、ＤＣ信号を高速に切り換えて複数の信号波形を連続的にメモリに記録でき、従来のリレー切り換えの「ｗａｉｔ」時間を不要とし、検査時間を短縮して高速で高品質な検査ができ、被検査半導体集積回路における検査装置及び方法として有用である。

本発明の実施の形態１におけるＩＣの検査装置を示す構成図本実施の形態１におけるＩＣの検査装置の動作を示すフローチャート本実施の形態１における測定点Ｊの信号波形（ａ）、測定点Ｋの信号波形（ｂ）、測定点Ｌの信号波形（ｃ）、測定点Ｍの信号波形（ｄ）を示す図本発明の実施の形態２におけるＩＣの検査装置を示す構成図本発明の実施の形態３におけるＩＣの検査装置を示す構成図従来のＩＣ検査装置を示す構成図従来のＩＣ検査装置の動作を示すフローチャート従来のＩＣ検査装置における動作を具体的に示す図

符号の説明

１ＤＵＴ（被検査半導体集積回路）
２バッファ
３ＲＭＳ／ＤＣコンバータ
４ＤＵＴ選択用高速スイッチ
５終端抵抗
６，７同軸ケーブル
８信号源
９信号源出力抵抗
１０タイミング制御部
１１Ａ／Ｄコンバータ
１２メモリ
１３，１３’ ＤＳＰ演算処理部
１４レベル測定部
１５振幅変換部
１６判定部
１７テストボード
１８検査装置本体
１９出力切換用リレー
２０ＤＵＴ切換用リレー

Claims

複数の入出力端子を持つ被検査半導体集積回路の複数を同時に検査する半導体集積回路の検査装置において、前記被検査半導体集積回路の複数入力端子に入力信号を同時に入力する手段と、前記入力信号と前記被検査半導体集積回路の複数出力端子の出力信号から各々のＡＣ信号振幅に比例したＤＣ信号を出力する手段とを備え、前記各ＤＣ信号を高速に切り換えて振幅測定することを特徴とする半導体集積回路の検査装置。
Ａ／Ｄ変換データのメモリへの取り込み開始及び停止の制御、ＤＣ信号を切り換える高速スイッチの制御を行うタイミング制御部を備え、前記入力信号と前記被検査半導体集積回路の複数出力端子の出力信号から各々のＡＣ信号振幅に比例した各ＤＣ信号の出力を、前記タイミング制御部により連続的に前記メモリに取り込むことを特徴とする請求項１記載の半導体集積回路の検査装置。
複数の入出力端子を持つ被検査半導体集積回路の複数を同時に検査する半導体集積回路の検査方法において、前記被検査半導体集積回路の複数入力端子に入力信号を同時に入力する工程と、前記入力信号と前記被検査半導体集積回路の複数出力端子の出力信号から各々のＡＣ信号振幅に比例して出力する各ＤＣ信号を高速に切り換えて振幅測定する工程とを有することを特徴とする半導体集積回路の検査方法。
Ａ／Ｄ変換データのメモリへの取り込み開始及び停止の制御、ＤＣ信号を切り換える高速スイッチの制御を行うタイミングを制御する工程を有し、前記入力信号と前記被検査半導体集積回路の複数出力端子の出力信号から各々のＡＣ信号振幅に比例した各ＤＣ信号の出力を、前記タイミングを制御する工程により連続的に前記メモリに取り込むことを特徴とする請求項３記載の半導体集積回路の検査方法。