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JP2000111614A - Ｉｃ試験装置のｉｃ駆動方法及びこの駆動方法を用いたｉｃ試験装置 - Google Patents

Ｉｃ試験装置のｉｃ駆動方法及びこの駆動方法を用いたｉｃ試験装置

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JP2000111614A
JP2000111614A JP10286339A JP28633998A JP2000111614A JP 2000111614 A JP2000111614 A JP 2000111614A JP 10286339 A JP10286339 A JP 10286339A JP 28633998 A JP28633998 A JP 28633998A JP 2000111614 A JP2000111614 A JP 2000111614A
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test
pin
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Yukio Ishigaki
幸男 石垣
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Advantest Corp
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Abstract

(57)【要約】 【課題】 ドライバと被試験ＩＣのI / Ｏピンとの間を
接続する駆動信号線と、被試験ＩＣのI / Ｏピンとアナ
ログ比較器との間を接続する応答信号線の各伝搬遅延時
間を簡単にしかも正確に測定する構成を具備したＩＣ試
験装置のＩＣ駆動方法と、この駆動方法を採用したＩＣ
試験装置を提案する。 【解決手段】 駆動信号線ＢＬ１と応答信号線ＢＬ２の
各伝搬遅延時間ＴｂとＴｃをＴｂ＝Ｔｃとなるように製
造し、このように製造した駆動信号線ＢＬ１を使って被
試験ＩＣのI / Ｏピンに試験パターン信号を供給し、ま
た被試験ＩＣのI/ Ｏピンから出力される応答信号を応
答信号線を使ってアナログ比較器に供給するＩＣ駆動方
法を提案する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は例えば半導体集積
回路によって構成されるメモリ、或いはロジック回路と
メモリを混載した混載集積回路素子等のＩＣを試験する
ＩＣ試験装置に関する。
【０００２】
【従来の技術】図３にＩＣ試験装置の概略を示す。図中
ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥ
Ｓは主制御器１１１と、パターン発生器１１２、タイミ
ング発生器１１３、波形フォーマッタ１１４、論理比較
器１１５、ドライバ群１１６、アナログ比較器群１１
７、不良解析メモリ１１８、応答時間測定手段１２０、
論理振幅基準電圧源１２１、比較基準電圧源１２２、デ
バイス電源１２３等により構成される。
【０００３】主制御器１１１は一般にコンピュータシス
テムによって構成され、利用者が作成した試験プログラ
ムにしたがって主にパターン発生器１１２とタイミング
発生器１１３を制御し、パターン発生器１１２から試験
パターンデータを発生させ、この試験パターンデータを
波形フォーマッタ１１４で実波形を持つ試験パターン信
号に変換し、この試験パターン信号を論理振幅基準電圧
源１２１で設定した振幅値を持った波形に電圧増幅する
ドライバ群１１６を通じて被試験ＩＣ１１９に印加す
る。被試験ＩＣ１１９がメモリの場合は、この試験パタ
ーン信号を被試験ＩＣ１１９に記憶させ、その記憶を読
み出して応答信号として取り出す。被試験ＩＣ１１９が
論理演算回路を混載したＩＣの場合は、与えた試験パタ
ーン信号を論理演算した結果を応答信号として取り出
す。
【０００４】被試験ＩＣ１１９から取り出した応答信号
はアナログ比較器群１１７で比較基準電圧源１２２から
与えられる基準電圧と比較し、所定の論理レベル（Ｈ理
論の電圧、Ｌ理論の電圧）を持っているか否かを判定
し、所定の論理レベルを持っていると判定した信号は論
理比較器１１５でパターン発生器１１２から出力される
期待値と比較し、期待値と不一致が発生した場合、被試
験ＩＣ１１９がメモリの場合はメモリセルに不良がある
ものと判定し、不良発生毎に不良解析メモリ１１８に不
良アドレスを記憶し、試験終了時点で例えば不良セルの
救済が可能か否かを判定する。被試験ＩＣ１１９が混載
ＩＣの場合は不良が発生した試験パターン信号と、その
試験パターン信号の発生アドレス等を不良解析メモリ１
１８に取り込み不良発生メカニズムの原因解析等に利用
する。
【０００５】応答時間測定手段１２０は被試験ＩＣ１１
９に読み出し指令又は応答指令を与えたタイミングから
実際に応答信号を出力するまでの時間を計測して被試験
ＩＣ１１９の応答速度を測定するために設けられてい
る。被試験ＩＣ１１９が応答信号を出力したことを検出
する動作はアナログ比較器群１１７で行われる。つま
り、アナログ比較器群１１７では各アナログ比較器にス
トローブパルスを与え、このストローブパルスの印加タ
イミングにおいて被試験ＩＣ１１９の出力端子がＨ理論
を出力しているか、Ｌ論理を出力しているかを判定す
る。
【０００６】応答時間を測定する場合は複数回のテスト
サイクルを実行して測定される。つまり被試験ＩＣ１１
９が読み出しサイクルに設定される毎にアナログ被試験
比較器群１１７に与えるストローブパルスの印加タイミ
ングを基準となるテストサイクルの初期位相位置から例
えば遅れ位相方向に順次ずらし、被試験ＩＣ１１９の出
力端子の状況がＬ論理からＨ論理にまたはその逆の論理
状態に反転することを検出した時点で印加したストロー
ブパルスの位相位置と初期位相位置との間の時間を応答
時間として検出している。
【０００７】以上により、ＩＣ試験装置ＴＥＳの概要が
理解されよう。ところでＩＣには高速化がますます要求
され、ＩＣ試験装置ＴＥＳにも高速化が要求されてい
る。ここで高速ＩＣを試験する場合の問題点を提示す
る。その一つはドライバ群１１６から被試験ＩＣ１１９
に試験パターン信号を与える駆動方法にある。高速テス
トで特に問題になる点は被試験ＩＣ１１９の端子が入力
兼出力端子（以下Ｉ／Ｏピンと称す）の場合に発生す
る。
【０００８】図４を用いてその理由を説明する。図４に
おいてＤＲはドライバ群１１６の中の一つのドライバを
示す。ドライバＤＲの出力端子にはアナログ比較器ＣＰ
の入力端子が接続され、この共通接続点PをケーブルＢ
Ｌで被試験ＩＣ１１９のＩ／Ｏピン１１９Ａに接続し、
１本のケーブルＢＬを介して被試験ＩＣ１１９に試験パ
ターン信号を供給する動作と、被試験ＩＣ１１９の応答
信号をアナログ比較器ＣＰに取り込む動作を達する構成
とした場合を示す。尚、図４に示すＶＴは終端電圧を示
す。この終端電圧ＶＴはドライバＤＲが出力する試験パ
ターン信号の振幅の中央値に設定される。
【０００９】この構成の場合、ケーブルＢＬを信号が伝
搬する伝搬遅延時間ＴｐｄがＴｐｄ＝Ｔａであったとす
ると、読み出しサイクルではアナログ比較器ＣＰの入力
端子には図５Ｂに示すように応答信号ＤＯはケーブルＢ
Ｌの伝搬遅延時間Ｔａだけ遅延して供給される。これに
対し、試験パターン信号ＰＡＴを書き込みサイクルの初
頭からＩ／Ｏピン１１９Ａに供給する為には、書き込み
サイクルの開始のタイミングから伝搬遅延時間Ｔａ分だ
け先行してドライバＤＲから出力させなければならな
い。
【００１０】ドライバＤＲから伝搬遅延時間Ｔａ分だけ
先行して試験パターン信号ＰＡＴを出力したとすると、
その試験パターン信号ＰＡＴは直ちにアナログ比較器Ｃ
Ｐに入力される。この結果アナログ比較器ＣＰはドライ
バＤＲが試験パターンＰＡＴを出力した直後からは被試
験ＩＣ１１９の応答信号ＤＯを取り込むことができなく
なる。アナログ比較器ＣＰで応答信号ＤＯを取り込むこ
とができない時間を一般にデッドタイムＤＴと称し、そ
の時間は図５Ｄに示すようにケーブルＢＬの伝搬遅延時
間Ｔａの２倍となる。
【００１１】アナログ比較器ＣＰは応答信号ＤＯの取り
込みをストローブパルスＳＴＢ（図５Ｃ）の供給タイミ
ングによって決定している。応答時間測定手段１２０は
上述したようにストローブパルスＳＴＢの供給タイミン
グを応答信号ＤＯが存在する時間の全範囲にわたってテ
ストサイクル毎に順次位相をずらし、被試験ＩＣ１１９
が応答信号ＤＯを出力し始めるタイミングを検出し、被
試験ＩＣ１１９の応答が速い遅いを測定している。
【００１２】従って、上述したデッドタイムＤＴが存在
すると、このデッドタイムＤＴの時間の範囲では動作速
度の判定試験を行うことができない不都合が生じる。特
にデッドタイムＤＴの時間の範囲ではアナログ比較器Ｃ
Ｐが応答出力信号ＤＯを正しく取り込むことができない
から、このデッドタイムＤＴ内では被試験ＩＣ１１９が
正しく動作しているか否かも判定できないことになる。
【００１３】被試験ＩＣ１１９を高速動作させる場合は
図５に示した読み出しサイクルと書き込みサイクルを高
速で繰り返し実行しなければならないから、デッドタイ
ムＤＴの存在は高速テストの実現に大きな障害となる。
この欠点を解消する為に、図６に示す駆動方法が考えら
れた。この駆動方法はドライバＤＲ１と被試験ＩＣ１１
９のＩ／Ｏピン１１９Ａとの間に駆動信号線ＢＬ１を接
続し、被試験ＩＣ１１９のＩ／Ｏピン１１９Ａからアナ
ログ比較器ＣＰ２の入力端子との間には応答信号線ＢＬ
２を敷設し、駆動信号線ＢＬ１と応答信号線ＢＬ２とを
分離し、駆動と応答信号の取り込みを別の線路で実行さ
せる構成としたものである。
【００１４】ここで、駆動信号線ＢＬ１の伝搬遅延時間
をＴｂ、応答信号線ＢＬ２の伝搬遅延時間をＴｃとす
る。この構成の場合、ドライバＤＲ１が試験パターン信
号ＰＡＴを出力すると、この試験パターン信号ＰＡＴは
駆動信号線ＢＬ１の伝搬遅延時間Ｔｂを経過するタイミ
ングで被試験ＩＣ１１９のＩ／Ｏピン１１９Ａに到達す
ると共に駆動信号線ＢＬ１の伝搬遅延時間Ｔｂと応答信
号線ＢＬ２の伝搬遅延時間Ｔｃの和Ｔｂ＋Ｔｃの時間が
経過したタイミングでアナログ比較器ＣＰ２の入力端子
に到達する。
【００１５】従ってこの場合には図７に示すように、試
験パターン信号ＰＡＴを書き込みサイクルの初頭から被
試験ＩＣ１１９に与える為に、書き込みサイクルの開始
のタイミングより伝搬遅延時間Ｔｂだけ先行して出力さ
せても、アナログ比較器ＣＰ２の入力端子には応答信号
ＤＯだけを供給し続けることができる。つまり、図５に
示したデッドタイムＤＴが存在しないことになる。この
結果、アナログ比較器ＣＰ２は被試験ＩＣ１１９が出力
する応答信号ＤＯが存在する時間の全範囲にわたってス
トローブパルスＳＴＢのタイミングが設定されても、ど
のタイミングでの応答信号ＤＯを取り込むことができ
る。
【００１６】従って、図６に示す駆動方式によればデッ
ドタイムＤＴが存在しないことからテストサイクルＴを
短くし、高速化しても、アナログ比較器ＣＰは確実に被
試験ＩＣ１１９の応答信号を取り込むことができ、高速
テストを実現できることになる。上述したように、高速
ＩＣ試験装置を実現するには図６に示したＩＣ駆動方法
が必要不可欠となる。また、高速化を達成するにはテス
トサイクルＴを短くする為、、ストローブパルスＳＴＢ
の設定及び試験パターン信号ＰＡＴの発生タイミングも
厳密に微小な時間の範囲で管理されなければならない。
【００１７】このためには駆動信号線ＢＬ１と応答信号
線ＢＬ２の伝搬遅延時間ＴｂとＴｃも正確な値を把握し
ていなければならない。ＩＣ試験装置の構造から駆動信
号線ＢＬ１と応答信号線ＢＬ２の伝搬遅延時間の和Ｔｂ
＋Ｔｃを測定することは応答時間測定手段１２０の機能
を利用することにより簡単に行うことができる。つま
り、ドライバＤＲ１からパルスを出力させ、このパルス
がアナログ比較器ＣＰ２に入力されろまでの時間を測定
すればよいから、アナログ比較器ＣＰ２に与えるストロ
ーブパルスＳＴＢの位相を順次遅れ方向にずらしながら
アナログ比較器ＣＰの出力がＨ論理に立ち上がるタイミ
ングを検出すればよい。
【００１８】上述したように、伝搬遅延時間Ｔｂ＋Ｔｃ
を測定することはＩＣ試験装置にとっては容易である。
然し乍ら伝搬遅延時間ＴｂとＴｃを別々に測定すること
はできない。被試験ＩＣ１１９の応答時間を正確に測定
するにはストローブパルスＳＴＢのタイミング及び試験
パターン信号ＰＡＴの発生タイミングを正確に管理しな
ければならない。この点から伝搬遅延時間ＴｂとＴｃは
個別にその数値を正確に把握していなければならない。
【００１９】この問題を解決する一つの方法として本出
願人は「特開平８−３６０３７号公報」で開示するよう
に「伝送経路の伝搬遅延時間測定回路」を提案した。こ
の先に提案した伝搬遅延時間測定回路は図８に示すよう
に被試験ＩＣ１１９のＩ／Ｏピン１１９Ａの部分を接地
し、ドライバＤＲ１又はＤＲ２からそれぞれ駆動パルス
を出力させ、その反射をそれぞれ各ドライバＤＲ１及び
ＤＲ２と共通接続したアナログ比較器ＣＰ１又はＣＰ２
で検出し、駆動信号線ＢＬ１と応答信号線ＢＬ２のそれ
ぞれの伝搬遅延時間ＴｂとＴｃをそれぞれ測定する方法
を採った。
【００２０】
【発明が解決しようとする課題】先に提案した伝送経路
の伝搬遅延時間測定回路は被試験ＩＣ１１９のＩ／Ｏピ
ン１１９Ａの部分を接地しなければならない。この接地
する作業は手作業で行うことは不可能である。つまり、
ＩＣ試験装置はハンドラと呼ばれるＩＣ搬送装置によっ
て被試験ＩＣを自動搬送し、一度に約１０個程度のＩＣ
をテストヘッドに設けたＩＣソケットに装着し、これら
を一度にテストする構造とされる。
【００２１】このような構造のＩＣ試験装置では伝搬遅
延時間ＴｂとＴｃを測定する場合に限ってＩ／Ｏピンの
部分を接地することは難しい。然し乍ら取り得る一つの
方法としてはＩ／Ｏピンの部分を内部で接地回路に接続
したダミーＩＣをハンドラに流し、ダミーＩＣがテスト
ヘッドの各ＩＣソケットに装着された状態で測定を実行
する方法が考えられる。
【００２２】ところでＩＣ試験装置のテストヘッドは図
９に示すようにドライバ群１１６及びアナログ比較器群
１１７等を格納したピンエレクトロニクス部１２４と、
パフォーマンスボード１２５とによって構成される。パ
フォーマンスボード１２５には被試験ＩＣ１１９のピン
数に対応したＩＣソケットＳＫが実装される。つまり、
試験しようとするＩＣの種類を変更するにはこのパフォ
ーマンスボード１２５を交換しなければならない。
【００２３】このためにＩＣ試験装置には複数のパフォ
ーマンスボードが付属品として付加される。従って、Ｉ
Ｃ試験装置に付属する各パフォーマンスボード毎に伝搬
遅延時間ＴｂとＴｃを測定しておく必要がある。この測
定はパフォーマンスボード１２５を組み立てた状態で１
度だけ実行すれば済むが、パフォーマンスボード１２５
に搭載される駆動信号線ＢＬ２のチャンネル数は１００
０チャンネル程度存在する為、その測定には時間と人手
を要し、大変な作業となる。
【００２４】この発明の目的は被試験ＩＣのＩ／Ｏピン
を接地しなくても駆動信号線ＢＬ１と応答信号線ＢＬ２
の各伝搬遅延時間ＴｂとＴｃを別々に測定することがで
きるＩＣ試験装置を提供しようとするものである。
【００２５】
【課題を解決するための手段】この発明ではドライバか
ら駆動信号線を通じて被試験ＩＣのＩ／Ｏピンに試験パ
ターン信号を供給すると共に、Ｉ／Ｏピンから出力され
る被試験ＩＣの応答信号を、このＩ／Ｏピンとアナログ
比較器との間に敷設した応答信号線を通じてアナログ比
較器に入力し、このアナログ比較器の出力側に接続され
た論理比較器において被試験ＩＣが出力する応答信号が
予め予定した期待値と一致するか否かを試験するＩＣ試
験装置において、駆動信号線と応答信号線との線路長を
可及的に１対１の比率に製造したＩＣ試験装置のＩＣ駆
動方法を提案するものである。
【００２６】この発明のＩＣ駆動方法によれば、駆動信
号線と応答信号線の各伝搬遅延時間ＴｂとＴｃの和を測
定すれば、その測定値の１／２が各伝搬遅延時間Ｔｂと
Ｔｃの値として決定することができる。従って、この発
明によれば特別に被試験ＩＣのＩ／Ｏピンの部分を接地
しなくても、単に駆動信号線または応答信号線の何れか
一方からパルスを出力させ、このパルスを駆動信号線と
応答信号線を通じて他端側に接続したアナログ比較器に
入力し、アナログ比較器でパルスの受信タイミングをス
トローブパルスの供給タイミングによって検出すればよ
い。
【００２７】
【発明の実施の形態】図１にこの発明によるＩＣ駆動方
法の一実施例を示す。図６と対応する部分には同一符号
を付して示す。この発明では駆動信号線ＢＬ１と応答信
号線ＢＬ２の線路長を１対１の比率、つまり互いに等し
い線路長に製造し、このように製造した駆動信号線ＢＬ
１と応答信号線ＢＬ２を用いて被試験ＩＣを駆動するＩ
Ｃ駆動方法を提案するものである。
【００２８】駆動信号線ＢＬ１と応答信号線ＢＬ２の線
路長を１対１の比率で製造する為には例えばパフォーマ
ンスボード１２５を製造する場合、パフォーマンスボー
ド１２５は多層化されたプリント配線基板によって作ら
れるが、この多層化されたプリンと配線基板の、例えば
最上面の導電層に駆動信号線ＢＬ１の配線パターンを形
成し、この配線パターンを第２層にコピー（ＣＡＤのソ
フト上でのコピー）して同一形状の配線パターンを２層
目にも形成し、この最上層の配線パターンとその次の層
の配線パターンを用いて駆動信号線ＢＬ１と応答信号線
ＢＬ２とを形成すればこれらの信号線の線路長は可及的
に等しい状態で作ることができる。
【００２９】各チャンネル間の伝搬遅延時間は特に等し
い関係を保つ必要はなく、各チャンネルにおいて駆動信
号線ＢＬ１と応答信号線ＢＬ２の線路長を等しくすれば
よい。尚、駆動信号線ＢＬ１と応答信号線ＢＬ２は必ず
しも多層のプリント配線板として形成する場合に限ら
ず、パフォーマンスボード上でケーブルを配線して構成
する場合にも、各チャンネル毎に駆動信号線ＢＬ１と応
答信号線ＢＬ２の線路長を等しい関係に製造すればよ
い。
【００３０】上述したこの発明によるＩＣ駆動方法によ
れば図１に示すドライバＤＲ１から予め発生タイミング
が既知のパルスを出力させ、このパルスを応答信号線Ｂ
Ｌ２に接続されたアナログ比較器ＣＰ２に入力し、この
アナログ比較器ＣＰ２に到来するパルスの立ち上がりを
応答時間測定手段１２０で検出すれば駆動信号線ＢＬ１
と応答信号線ＢＬ２の伝搬遅延時間ＴｂとＴｃの和の遅
延時間を測定することができる。尚、この遅延時間を測
定する場合は特別に被試験ＩＣ１１９を接続しておく必
要はない。
【００３１】この発明によるＩＣ駆動方法ではＴｂ＝Ｔ
ｃとなるように駆動信号線ＢＬ１と応答信号ＢＬ２を製
造したから測定された遅延時間を１／２にするだけで各
駆動信号線ＢＬ１と応答信号線ＢＬ２の値を決定するこ
とができる。この決定は図２に示す伝搬時間決定手段１
３０で実行される。尚、図１においてドライバＤＲ１か
ら出力したパルスをドライバＤＲ２の出力端子で反射さ
せ、その反射波をアナログ比較器ＣＰ１で捕らえて遅延
時間を測定することもできる。この場合にはその測定さ
れた遅延時間を１／４にすれば求める伝搬遅延時間Ｔｂ
とＴｃを決定することができる。
【００３２】また、上述ではパフォーマンスボード上に
敷設した駆動信号線ＢＬ１と応答信号ＢＬ２をＩＣ試験
装置に備えた遅延時間測定機能を用いて測定した場合を
説明したが、例えばパルス発生機能と、このパルス発生
から反射が戻るまでの様子を波形表示器に表示する機能
を備えたいわゆるＴＤＲ機能を具備したサンプリングオ
ンロスコープによってパフォーマンスボード上の各チャ
ンネルの駆動信号線と応答信号線の伝搬遅延時間を測定
することもできる。
【００３３】
【発明の効果】以上説明したようにこの発明によるＩＣ
駆動方法によれば被試験ＩＣのＩ／Ｏピンを接地しなく
ても、また被試験ＩＣをＩＣソケットに接続しなくても
駆動信号線ＢＬ１と応答信号線ＢＬ２の伝搬遅延時間を
測定することができる。特にＩＣ試験装置に備えられた
応答時間測定手段１２０の機能を用いて測定する場合に
は他に測定器を全く必要としないので、簡単に然も短時
間に駆動信号線ＢＬ１と応答信号線ＢＬ２の伝搬遅延時
間を測定することができ、その効果は実用に供して頗る
大である。
【図面の簡単な説明】
【図１】この発明によるＩＣ駆動方法を適用した場合の
駆動信号線と応答信号線の伝搬遅延時間を測定する様子
を説明する為の接続図。
【図２】この発明によるＩＣ試験装置の構成を説明する
為のブロック図。
【図３】従来のＩＣ試験装置の概略の構成を説明する為
のブロック図。
【図４】従来のＩＣ試験装置に用いられている被試験Ｉ
ＣのＩＣ駆動方法を説明する為の接続図。
【図５】図４の動作を説明する為の波形図。
【図６】従来のＩＣ駆動方法の他の例を説明する為の接
続図
【図７】図６の動作をへ説明する為の波形図。
【図８】従来の被試験ＩＣを駆動する部分の伝搬遅延時
間を測定する方法を説明する為の接続図。
【図９】ＩＣ試験装置のテストヘッドの部分の構造の概
略を説明する為の側面図。
【符号の説明】
ＤＲ ドライバ ＣＰ アナログ比較器 ＢＬ１ 駆動信号線 ＢＬ２ 応答信号線 １１９ 被試験ＩＣ １１９Ａ 被試験ＩＣのＩ／Ｏピン

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ドライバから駆動信号線を通じて被試験
    ＩＣのＩ／Ｏピンに試験パターン信号を供給すると共
    に、上記Ｉ／Ｏ ピンから出力される被試験ＩＣの応答
    信号を、このＩ／Ｏ ピンとアナログ比較器との間に敷
    設した応答信号線を通じてアナログ比較器に入力し、こ
    のアナログ比較器の出力側に設けられる論理比較器にお
    いて被試験ＩＣが出力する応答信号が予め予定した期待
    値と一致するか否かを判定してＩＣを試験するＩＣ試験
    装置において、 上記駆動信号線と上記応答信号線との線路長を可及的に
    １対１の比率に製造して被試験ＩＣを駆動することを特
    徴とするＩＣ試験装置のＩＣ駆動方法。
  2. 【請求項２】 ドライバから駆動信号線を通じて被試験
    ＩＣのＩ／Ｏ ピンに試験パターン信号を供給すると共
    に、上記Ｉ／Ｏ ピンから出力される被試験ＩＣの応答
    出力信号を、このＩ／Ｏ ピンとアナログ比較器との間
    に敷設した応答信号線を通じてアナログ比較器に入力
    し、このアナログ比較器の出力側に接続された論理比較
    器において被試験ＩＣが出力する応答出力信号が予め予
    定した期待値と一致するか否かを試験するＩＣ試験装置
    において、 上記駆動信号線と上記応答信号線との線路長を可及的に
    １対１の比率に製造し、上記駆動信号線と応答信号線を
    通じる電気信号の遅延時間を測定し、その遅延時間の１
    ／２の時間を上記駆動信号線と応答信号線の各伝搬遅延
    時間と決定する伝搬遅延時間決定手段を備えた構成とし
    たことを特徴とするＩＣ試験装置。
  3. 【請求項３】 ドライバから駆動信号線を通じて被試験
    ＩＣのＩ／Ｏ ピンに試験パターン信号を供給すると共
    に、上記Ｉ／Ｏ ピンから出力される被試験ＩＣの応答
    出力信号を、このＩ／Ｏ ピンとアナログ応答出力信号
    との間に敷接した応答信号線を通じてアナログ比較器に
    入力し、このアナログ比較器の出力側に接続された論理
    比較器において被試験ＩＣが出力する応答出力信号が予
    め予定した期待値と一致するか否かを試験するＩＣ試験
    装置において、 上記駆動信号線と上記応答信号線との線路長を可及的に
    １対１の比率に製造し、上記駆動信号線と応答出力信号
    の直列回路を往復する電気信号の遅延時間を測定し、そ
    の遅延時間の１／４の時間を上記駆動信号線と応答信号
    線の各伝搬遅延時間と決定する伝搬遅延時間決定手段を
    備えた構成としたことを特徴とするＩＣ試験装置。
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