JP2006078289A

JP2006078289A - 半導体記憶装置及びその試験方法

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Publication number: JP2006078289A
Application number: JP2004261544A
Authority: JP
Inventors: Hiroshi Shimizu; 宏清水
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-09-08
Filing date: 2004-09-08
Publication date: 2006-03-23

Abstract

【課題】スタティックランダムアクセスメモリ（ＳＲＡＭ）の試験方法において、動作不良のメモリセルを非破壊で、セル内の個々のトランジスタの電気的特性を測定する試験方法が望まれていた。
【解決手段】本発明のＳＲＡＭの試験方法では、選択したメモリセルのワード線、ビット線、グランド線、電源線の各制御回路を、対応する外部制御回路に切替える回路を設け、トランスファーゲートを介し、メモリセル内の負荷デバイス又は駆動デバイスのいずれか一方に試験電流を流すことにより、個々のデバイスの電気的特性を測定する。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、スタティックランダムアクセスメモリ（ＳＲＡＭ）の試験方法及びそのための回路を内蔵したＳＲＡＭに係わる。

低消費電力を志向するＣＭＯＳ型ＳＲＡＭのメモリセルには、通常４個のＮＭＯＳトランジスタと２個のＰＭＯＳトランジスタが用いられる。従って、１個のＮＭＯＳトランジスタが用いられるＤＲＡＭのメモリセルに比べ、単一メモリセルの占有面積は大きくなるので、それに伴って各種の欠陥の発生頻度も多くなる。言うまでもなく、各メモリセルが正常に機能するためには、各メモリセル内の上記６個のトランジスタが全て正常に動作することが必要である。特定のメモリセルに動作上の異常が見つかった場合、その不良ビットを解析することは、より良い製品を生産するために重要である。従来、不良ビットの主要な解析方法としては、異物、断線などの外形的異常の解析のために、光学／電子顕微鏡などによる観察の方法と、電気的特性の解析のために、実験室的には、不良ビットの配線を露出させ、トランジスタを電気的に孤立させ、露出配線部にプローブを接触して、個々のトランジスタ特性を測定する方法とが一般的であった。生産ラインで不良ビットの電気的特性の解析を迅速に行う方法として、不良メモリセルの一対のビット線（ＢＬ／ＢＬｘ）をプリチャージ回路から遮断し、測定端子に接続し、更に、ワード線（ＷＬ）をイネーブルにし、メモリセルに接続する電源線（Ｖｓｓ）またはグランド線（ＧＮＤ）とビット線との間に試験電圧を印加し、リーク電流を測定することにより、不良メモリセルの電気的特性の解析を行う方法が提案されている（例えば、特許文献１）。しかし、この方法では、メモリセルを構成する２個のトランスファーゲートは測定の対象外であり、また、本来流れてはならないメモリセルの異常な電流パスに流れるリーク電流値を測定するのであるから、メモリセルを構成する個々のＭＯＳＦＥＴの電気的特性は得られない。
公開特許公報（Ａ）特開平５−３０４２６６（第７頁、第１図)

本発明の目的は、ＳＲＡＭの選択されたメモリセル内の個々のトランジスタ特性を、非破壊で測定することにより、不良ビットの電気的特性の解析するＳＲＡＭの試験方法を提供することにある。

共通ワード線にゲートが接続した第一、第二トランスファーゲートの各々を介し、第一、第二ビット線に各々接続する入出力を相互に交叉接続した第一、第二ＣＭＯＳインバータ回路を有するスタティック・ランダムアクセス・メモリセルにおいて、該第一トランスファーゲートを導通状態にする工程と、該第一ＣＭＯＳインバータのＮＭＯＳ駆動デバイス又はＰＭＯＳ負荷デバイスのいずれか一方を、該第一トランスファーゲートと同時に導通状態にする工程と、該ＮＭＯＳ駆動デバイス又は該ＰＭＯＳ負荷デバイスの該導通状態にある一方に接続するグランド線又は電源線のいずれか一方と該第一ビットとの間に試験電圧を印加する工程と、該試験電圧によって、該第一トランスファーゲートと該導通状態の該ＮＭＯＳ駆動デバイス又は該ＰＭＯＳ負荷デバイスのいずれか一方を経由して、該試験電圧の端子間に流れる試験電流を測定する工程とを有することを特徴とする半導体記憶装置の試験方法。

ワード線、ビット線、電源線及びグランド線が各メモリセルに接続するメモリセル・アレイと、ワード線をワード線制御回路から切り離す手段と、該ワード線を外部ワード端子に接続する手段と、ビット線をビット線制御回路から切り離す手段と、該ビット線を外部ビット端子に接続する手段と、該グランド線をグランド線制御回路から切り離す手段と、該グランド線を外部グランド端子に接続する手段と、該電源線を電源線制御回路から切り離す手段と、該電源線を外部電源端子に接続する手段とを有することを特徴とする半導体記憶装置。

本発明の効果として、個々のメモリセル回路の本来の電流パスに流れる試験電流を測定することにより、メモリセルを構成する６個のトランジスタの内の異常トランジスタの同定のみならず、その異常トランジスタの電気的特性の解析も可能である。

図１は、本発明の実施例１による半導体記憶装置のブロック図を示す。図１は、Ｃｅｌｌａｒｒａｙ、ＭａｉｎＤＥＣ、ＣＰＧ、Ｃｏｌｓｗ／ＳＡ及びＩ／Ｏで示す、ＣＭＯＳメモリセル・アレイ、主デコーダ、クロック・パルス・ジェネレータ、コラム選択スイッチとセンスアンプ及び入出力回路を各々有する通常のＳＲＡＭ回路のブロック図を示し、ＣＰＧには外部クロックＣＫ、アドレス信号Ａ０・・・Ａ７など端子を持ち、Ｃｏｌｓｗ／ＳＡ及びＩ／Ｏのブロックは、Ｄｉｎ、Ｄｏｕｔなどの入出力端子を有する。但し、点線で囲む領域１は、本発明による付加的部分を示し、領域１に含まれるブロック２、３及び４は、ＷＬｓｗ、Ｖｓｓ可変ｓｗとＢＬ／ＢＬｘ可変ｓｗ、Ｖｄｄ可変ｓｗとＷＬ可変ｓｗの各々の回路ブロックであり、それらの内容は次の図２に詳細に示す。

図２は、各ブロック図の具体的な内容を示し、ＷＬｓｗは左側のワード線（ＷＬ）と右側のＣｅｌｌａｒｒａｙを切り離すＯＮ／ＯＦＦスイッチ（ｓｗ）であり、Ｖｓｓ可変ｓｗ、ＢＬ／ＢＬｘ可変ｓｗ、Ｖｄｄ可変ｓｗとＷＬ可変ｓｗの各々はグランド線（Ｖｓｓ）、一対のビット線（ＢＬ／ＢＬｘ）、電源線（Ｖｄｄ）及びワード線（ＷＬ）に可変入力信号電圧を供給するための回路図を示す。ここで可変ｓｗ（スイッチ）とは、単に、入力に規定のＨ（１）パルス又はＬ（０）パルス電圧を与え、ＯＮ／ＯＦＦさせるだけでなく、中間の電圧を与える場合も想定している。更に、グランド線（Ｖｓｓ）、電源線（Ｖｄｄ）に関しても、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各々にバックゲートバイアスを印加するために、グランド線（Ｖｓｓ）又は電源線（Ｖｄｄ）に、Ｌ（０）又はＨ（１）より深い電圧を印加する場合も可能である。測定したいＭＯＳＦＥＴに種々の電圧を与えることにより、より多くの情報を得ることが期待できる。

図３は、上記図２の回路を用いて、不良ビットの電気的特性の解析方法の手順の一例を示すフローチャートである。先ず、例えば、全メモリセルに“０”を書き込み最低番地から順次“０”を読み取り、続けて“１” を書き込み最高番地まで行う、次に最高番地から順次“１” を読み取り、“０”書き込みの最低番地まで行うなどの、通常のファンクション測定を行う。その結果、不良メモリセルが存在する場合は、不良メモリセルのアドレスを記憶させ、不良メモリセルのモニタ測定でビット線出力波形を観察し、メモリセル内での断線、短絡などの致命的欠陥によりメモリセルの動作が不能なものを除外し、動作不良メモリセルについて、本発明の特徴であるＣＭＯＳインバータのＮＭＯＳ駆動デバイス又はＰＭＯＳ負荷デバイスのいずれか一方と、それらに接続するトランスファーゲートとに流れる試験電流を測定する“測定モード１及び２”（後述）の工程を行う。更に、動作不良メモリセルの周辺の正常メモリセルのモニタ測定を行い、それらについて“測定モード１及び２”の工程を行い、動作不良メモリセルのＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各々に流れる電流測定と、正常メモリセルについて、それらの特性とを比較し、動作不良メモリセルの特性を判定することができる。動作不良メモリセルの周辺の正常メモリセルの選択に当たっては、デコーダ特性やコラム特性の影響を避けるために、測定する動作不良メモリセルと同一のワード線又はビット線に接続する正常メモリセルが望ましい。

図４は、上記メモリセルのモニタ測定のタイムチャートの一例を示す。特定のアドレスのメモリセルに、Ｗｒｉｔｅ動作（“０”の書き込み）において、クロック・パルス（ＣＫ）を基準に、ＷＬ、ＢＬ、ＢＬｘ及びコラム選択スイッチに、各々Ｈ（１）パルス、Ｌ（０）パルス、Ｈ（１）及びＨ（１）パルスを与え、Ｌ（０）を書き込む。次に、Ｒｅａｄ動作（“０”の読み取り）において、クロック・パルス（ＣＫ）を基準に、ＷＬ及びコラム選択スイッチに、Ｈ（１）パルス及びＨ（１）パルスを与え、ＢＬ及びＢＬｘの各出力波形をモニタする。メモリセルが正常であれば、実線で示したように、ＢＬには、Ｌ（０）レベルが観測され、反対に、ＢＬｘには、Ｈ（１）レベルが観測されるはずである。それに対し、動作不良メモリセルの場合は、点線で示したように、ＢＬには、Ｈ（１）レベルのまま、逆に、ＢＬｘには、Ｌ（０）レベルが観測される場合がある。

図５は、本発明の実施例２によるＣＭＯＳメモリセルの試験電流パスの説明図である。実施例２では、ＣＭＯＳインバータのＮＭＯＳ駆動デバイスＴ２とそれに接続するトランスファーゲートＴ１とに流れる電流を測定する“測定モード１”での試験電流Iのパスを示したものである。試験電流Iは、ＢＬ可変ｓｗからノードＮ１、トランスファーゲートＴ１、Ｎ２、ＮＭＯＳ駆動デバイスＴ２、ノードＮ３を経由してグランド線（Ｖｓｓ）に流れる。上述の試験電流Iのパスを実現するためには、次ぎの図６の“Ｔｒ．（セル）モニタモード１”で示す測定条件を与えればよい。

図６は、実施例２の試験方法のモニタモードである。先ず、図４で示したメモリセルのモニタ測定のタイムチャートに従い、ノードＮ２に予め、“０”を書き込んでおき、ＷＬｓｗをＯＦＦにして、回路のＷＬを遮断し、ＷＬ可変ｓｗをＯＮにして、外部ＷＬに接続する。更に、ＢＬ可変ｓｗをＯＮにして、外部ＢＬに試験電圧を与え、Ｖｓｓ可変ｓｗをＯＮにして、Ｖｓｓ端子で試験電流Iが測定可能状態にしておき、Ｖｄｄ可変ｓｗをＯＮにして、Ｖｄｄに例えば、電源電圧を印加しておく。このような状態の下に、外部ＷＬの電圧レベルをＬ（０）からＨ（１）にステップファンクション状に変化させると、図５の回路図において、トランスファーゲートＴ１及びＴ６が共にＯＮになり、左側の、ＣＭＯＳインバータに関しては、ＮＭＯＳ駆動デバイスＴ２がＯＮ、ＰＭＯＳ負荷デバイスがＯＦＦになるので、外部ＢＬとＶｓｓ端子間に試験電流IがトランスファーゲートＴ１を介して流れる。一方、右側のＣＭＯＳインバータに関しては、ＣＭＯＳメモリセルがフリップ・フロップ回路を形成しているので、ノードＮ２に、“０”を書き込んだ時、ＰＭＯＳ負荷デバイスＴ４がＯＮ、ＮＭＯＳ駆動デバイスＴ５がＯＦＦになるので、Ｖｄｄの電源電圧が、Ｔ４、Ｔ６を経由して、外部ＢＬｘに現れる。従って、ＢＬｘ可変ｓｗをＯＮにして、ＢＬｘを遮断し、上記のＶｄｄに電源電圧の代わりに、Ｖｄｄと外部ＢＬｘ間に任意の試験電圧を与えれば、トランスファーゲートＴ６を介して、ＰＭＯＳ負荷デバイスＴ４の電気的特性を知ることができる。ＰＭＯＳ負荷デバイスの電気的特性知るための試験方法は、次の実施例３で述べる。

図７は、実施例３によるＣＭＯＳメモリセルの試験電流パスの説明図。図５の場合同様に、メモリセルの左側のＣＭＯＳインバータに関して説明すると、ノードＮ２に予め、“１”を書き込むと、ＰＭＯＳ負荷デバイスＴ３がＯＮ、ＮＭＯＳ駆動デバイスＴ２がＯＦＦになるので、Ｖｄｄと外部ＢＬ間に任意の試験電圧を与えれば、試験電流IIは、Ｖｄｄ端子からノードＮ５、Ｎ４、ＰＭＯＳ負荷デバイスＴ３、トランスファーゲートＴ１、を経由して外部ＢＬ端子に流れる。上述の試験電流IIのパスを実現するためには、次ぎの図８の“Ｔｒ．（セル）モニタモード２”で示す測定条件を与えればよい。

図８は、実施例３の試験方法のモニタモードである。先ず、図７で示したメモリセルのモニタ測定のタイムチャートに従い、ノードＮ２に予め、“１”を書き込んでおき、ＷＬｓｗをＯＦＦにして、回路のＷＬを遮断し、ＷＬ可変ｓｗをＯＮにして、外部ＷＬに接続する。更に、ＢＬ可変ｓｗをＯＮにして、外部ＢＬ端子とＶｄｄ端子間に試験電圧を与え、Ｖｓｓ可変ｓｗをＯＮにして、外部ＢＬ端子で試験電流IIが測定可能状態にしておき、Ｖｄｄ可変ｓｗをＯＮにして、Ｖｓｓを、例えば、グランド電位にしておく。このような状態の下に、外部ＷＬの電圧レベルをＬ（０）からＨ（１）にステップファンクション状に変化させると、図７の回路図において、トランスファーゲートＴ１及びＴ６が共にＯＮになり、左側の、ＣＭＯＳインバータに関しては、ＰＭＯＳ負荷デバイスＴ３がＯＮ、ＮＭＯＳ駆動デバイスＴ２がＯＦＦになるので、外部ＢＬとＶｄｄ端子間に試験電流IIがトランスファーゲートＴ１を介して流れる。

ＰＭＯＳ負荷デバイスＴ３とＮＭＯＳ駆動デバイスＴ２の各々に、トランスファーゲートＴ１を介して流れる試験電流I、IIの測定方法を、実施例２、３に分けて説明したが、先にも述べたように、トランスファーゲートＴ１を介してＮＭＯＳ駆動デバイスＴ２に試験電流Iを流す状態では、同時に、トランスファーゲートＴ６を介してＰＭＯＳ負荷デバイスＴ４に試験電流IIIを流す状態になっており、それと対称的に、トランスファーゲートＴ１を介してＰＭＯＳ負荷デバイスＴ３に試験電流を流す状態では、同時に、トランスファーゲートＴ６を介してＮＭＯＳ駆動デバイスＴ５に試験電流IVを流す状態になっている。従って、図５、７に示したように、同一試験条件下で、試験電流IとIII、IIとIVを組みで測定することが可能である。その場合は、当然、ＢＬｘを遮断し、外部ＢＬｘをＯＮにする。

本発明のスタティックランダムアクセスメモリ（ＳＲＡＭ）の試験方法では、トランスファーゲーを介して、メモリセルを構成するＰＭＯＳ負荷デバイスとＮＭＯＳ駆動デバイスの各々に流れる試験電流を個々に測定できるので、動作不良のメモリセル内の各ＭＯＳＦＥＴの電気的特性を知ることが可能である。

本発明の実施例１による半導体記憶装置のブロック図実施例１による半導体記憶装置の要部回路図不良メモリセルの試験方法のフローチャートメモリセルへの“ＬｏＷＬｅｖｅｌ（０）”のＷｒｉｔｅ／Ｒｅａｄ動作のタイミング・チャート実施例２によるＣＭＯＳメモリセルの試験電流パスの説明図実施例２の試験方法のモニタモード実施例３によるＣＭＯＳメモリセルの試験電流パスの説明図実施例３の試験方法のモニタモード

符号の説明

１半導体記憶装置の付加領域
２ＷＬスイッチ領域
３Ｖｓｓ可変スイッチ領域とＢＬ／ＢＬｘ可変スイッチ領域
４Ｖｄｄ可変スイッチ領域とＷＬ可変スイッチ領域
Ｔ１，Ｔ２，Ｔ５，Ｔ５，Ｔ６、ＮチャネルＭＯＳＦＥＴ
Ｔ３，Ｔ４、ＰチャネルＭＯＳＦＥＴ
Ｎ１〜Ｎ５、ノード

Claims

共通ワード線にゲートが接続した第一、第二トランスファーゲートの各々を介し、第一、第二ビット線に各々接続する入出力を相互に交叉接続した第一、第二ＣＭＯＳインバータ回路を有するスタティック・ランダムアクセス・メモリセルにおいて、該第一トランスファーゲートを導通状態にする工程と、該第一ＣＭＯＳインバータのＮＭＯＳ駆動デバイス又はＰＭＯＳ負荷デバイスのいずれか一方を、該第一トランスファーゲートと同時に導通状態にする工程と、該ＮＭＯＳ駆動デバイス又は該ＰＭＯＳ負荷デバイスの該導通状態にある一方に接続するグランド線又は電源線のいずれか一方と該第一ビットとの間に試験電圧を印加する工程と、該試験電圧によって、該第一トランスファーゲートと該導通状態の該ＮＭＯＳ駆動デバイス又は該ＰＭＯＳ負荷デバイスのいずれか一方を経由して、該試験電圧の端子間に流れる試験電流を測定する工程とを有することを特徴とする半導体記憶装置の試験方法。
前記スタティック・ランダムアクセス・メモリセルにおいて、全メモリセルの機能試験を実行し、動作不良メモリセルのアドレスを記憶させる工程の後、該動作不良メモリセルについて、前記試験電流を測定することを特徴とする請求項１記載の半導体記憶装置の試験方法。
前記動作不良メモリセルとワード線又はビット線を共有する正常メモリセルについて、前記試験電流を測定する工程と、該試験電流の測定結果と該動作不良メモリセルについての前記試験電流の測定結果とを比較する工程とを有することを特徴とする請求項１記載の半導体記憶装置の試験方法。
前記第一トランスファーゲートを介し、前記第一ＣＭＯＳインバータ回路のＮＭＯＳ駆動デバイス又はＰＭＯＳ負荷デバイスのいずれか一方に流れる第一試験電流を測定する工程と同時に、前記第二トランスファーゲートを介し、前記第二ＣＭＯＳインバータ回路のＰＭＯＳ負荷デバイス又はＮＭＯＳ駆動デバイスのいずれか一方に流れる第二試験電流を測定する工程とを有することを特徴とする請求項１記載の半導体記憶装置の試験方法。
ワード線、ビット線、電源線及びグランド線が各メモリセルに接続するメモリセル・アレイと、ワード線をワード線制御回路から切り離す手段と、該ワード線を外部ワード端子に接続する手段と、ビット線をビット線制御回路から切り離す手段と、該ビット線を外部ビット端子に接続する手段と、該グランド線をグランド線制御回路から切り離す手段と、該グランド線を外部グランド端子に接続する手段と、該電源線を電源線制御回路から切り離す手段と、該電源線を外部電源端子に接続する手段とを有することを特徴とする半導体記憶装置。