JP2004310314A

JP2004310314A - Physical random number generator

Info

Publication number: JP2004310314A
Application number: JP2003101085A
Authority: JP
Inventors: Hiroyasu Yamamoto; 博康山本; Takaaki Shiga; 隆明志賀; Ryuji Soga; 竜司曽我; Masayoshi Katono; 昌良上遠野; Toshiyuki Watanabe; 利幸渡邊
Original assignee: FDK Corp
Current assignee: FDK Corp
Priority date: 2003-04-04
Filing date: 2003-04-04
Publication date: 2004-11-04

Abstract

【課題】セキュリティーなどの用途に用いる物理乱数発生装置において、単体での乱数利用効率を高め、複数の物理乱数ＩＣを組み上げて乱数を高速に発生させ、乱数の質を容易に確認できるようにする。
【解決手段】物理乱数発生器１を有する物理乱数発生装置であって、物理乱数発生器１が、基準クロック信号に応じてシリアル乱数を生成するシリアル物理乱数発生器２を備える。シリアル乱数をパラレル乱数に変換するシフトレジスター４を備え、パラレル乱数を保持しうる複数個のレジスター５を備える。パラレル乱数が生成される度にレジスター５に順次パラレル乱数を保持し、かつ、読出しクロック信号に応じてレジスター５からパラレル乱数を読み出して出力するとともに、読み出しの終了したレジスター５に他のレジスター５からパラレル乱数をシフトさせて内容を逐次更新する制御回路６を備える。
【選択図】図２In a physical random number generation device used for security or the like, a random number use efficiency is improved by itself, a plurality of physical random number ICs are assembled, a random number is generated at a high speed, and the quality of the random number can be easily checked. .
A physical random number generator having a physical random number generator, the physical random number generator including a serial physical random number generator for generating a serial random number in accordance with a reference clock signal. A shift register for converting a serial random number into a parallel random number is provided, and a plurality of registers capable of holding the parallel random number are provided. Each time a parallel random number is generated, the register 5 holds the parallel random number sequentially, reads and outputs the parallel random number from the register 5 in response to the read clock signal, and outputs the read random number to the register 5 from another register 5. A control circuit 6 for shifting the parallel random numbers and sequentially updating the contents is provided.
[Selection] Figure 2

Description

【０００１】
【発明の属する技術分野】
本発明は、各種の用途に用いるに好適な物理乱数発生装置に関するものであり、その具体的な用途としては、セキュリティー、暗号、認証、施錠、暗号化通信、スマートカード（例えば、電子マネー、クレジットカード、診察券）、ホームセキュリティー、カーセキュリティー、キーレスエントリー、確率、抽選、ゲーム、アミューズメント（例えば、パチンコ、パチスロ）、シミュレーション（例えば、気象・学術計算・株価におけるモンテカルロ）、グラフィックス（例えば、ＣＧ、自動作曲）、制御、計測、ＦＡ、ロボット制御（人工知能）などが挙げられる。
【０００２】
【従来の技術】
従来この種の物理乱数発生装置としては、半導体内で発生するノイズを用いたものが多く、パソコンに外部から接続して使用するよう構成される規模の大きなものや、ＩＣチップ単体で乱数を発生させるものがあった。また、アミューズメント用には、時間的にランダムであると見なせる信号が発生した時に、備えられた高速カウンターの値を参照し、それを乱数として用いるものがあった。
【０００３】
【発明が解決しようとする課題】
一般に物理乱数発生器は高速に乱数を発生することは難しく、時としてその乱数発生速度以上の大量の乱数が必要となる事が起こる。そのため、記憶媒体を設けて乱数を貯めておいたり、複数の物理乱数発生装置を用いで乱数の発生量を増やしたりすることが考えられるが、これを実現するためには複雑な回路を利用者側で組む必要が生じる。
【０００４】
また、一般に物理乱数は使用環境によって乱数の質が変化する可能性があり、利用者がこれら物理乱数発生装置の発生した乱数が真正乱数として使用することができるか否かを確認することは有益なことである。しかしながら、乱数の検定を行うには専用の測定装置を構築しなければならず、一般の物理乱数発生装置利用者にとっては、このような余計なコストと手間がかかるような作業は受け入れ難い。また、乱数検定は大量のデータを扱うので、それを貯めておく記憶装置は大容量のものが必要となるとともに、検定のための計算処理にも時間がかかる。
【０００５】
本発明は、このような事情に鑑み、物理乱数発生装置単体での乱数利用効率が高く、かつ複数の物理乱数ＩＣを組み上げて乱数を高速に発生させることが容易であり、さらに、乱数の質を容易に確認して使用することが可能な物理乱数発生装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
まず、本発明のうち請求項１に係る発明は、物理乱数発生器を有する物理乱数発生装置であって、前記物理乱数発生器が、基準クロック信号に応じてシリアル乱数を生成するシリアル物理乱数発生器を備え、シリアル乱数をパラレル乱数に変換するシリアル／パラレル変換部を備え、パラレル乱数を保持しうる複数個のレジスターを備え、前記シリアル／パラレル変換部によってパラレル乱数が生成される度に前記レジスターに順次パラレル乱数を保持し、かつ、読出しクロック信号に応じて前記レジスターからパラレル乱数を読み出して出力するとともに、読み出しの終了したレジスターに他のレジスターからパラレル乱数をシフトさせて内容を逐次更新する制御回路を備えて構成される。ここで、読出しクロックは基準クロックとは別に入力されるものである。
【０００７】
また、本発明のうち請求項２に係る発明は、前記物理乱数発生器が、複数個のレジスターのうちパラレル乱数を保持すべきレジスターを決めて書き込みアドレスを出力するアップ／ダウンカウンターを備え、前記アップ／ダウンカウンターが出力した書き込みアドレスに基づき、パラレル乱数を保持すべきレジスターを選択してロード信号を出力するセレクターを備え、前記セレクターからのロード信号に基づいて前記シリアル／パラレル変換部内のパラレル乱数を前記レジスターのうち後段のレジスターから前段のレジスターへ順次保持し、かつ、読出しクロック信号に応じて前記レジスターのうち最後段からパラレル乱数を読み出して出力するとともに、このレジスターより前段にある各レジスター内のパラレル乱数を後段へ順次シフトする制御回路を備えて構成される。
【０００８】
また、本発明のうち請求項３に係る発明は、前記物理乱数発生器が、前記シリアル物理乱数発生器が生成したシリアル乱数の総数をカウントする総数カウンターを備え、前記総数カウンターがカウントしたシリアル乱数の総数が所定のビット数に達したとき、これらのシリアル乱数に基づいてその一様性を検証する乱数検証回路を備えて構成される。
【０００９】
また、本発明のうち請求項４に係る発明は、前記乱数検証回路の乱数検証方法として、乱数値“０”または“１”の出現度数をカウントし、これを規定値と比較することによって乱数の一様性を検証する乱数検証方法を採用して構成される。
【００１０】
また、本発明のうち請求項５に係る発明は、前記乱数検証回路の乱数検証方法として、４ビットで一つの乱数値とし、各々の乱数値の出現度数に基づいて算出されたχ二乗値を規定値と比較することによって乱数の一様性を検証する乱数検証方法を採用して構成される。
【００１１】
また、本発明のうち請求項６に係る発明は、前記乱数検証回路の乱数検証方法として、連の長さ別にその出現度数をカウントし、これらを規定値と比較することによって乱数の一様性を検証する乱数検証方法を採用して構成される。
【００１２】
また、本発明のうち請求項７に係る発明は、前記乱数検証回路の乱数検証方法として、所定ビット数の乱数中に出現した最長の連の長さを規定値と比較することによって乱数の一様性を検証する乱数検証方法を採用して構成される。
【００１３】
また、本発明のうち請求項８に係る発明は、チップセレクトと出力イネーブル機能とそれに対応した端子を備え、出力部のバッファー機能を３ステートとして構成される。
【００１４】
さらに、本発明のうち請求項９に係る発明は、前記物理乱数発生器を複数個用意し、セレクターのセレクト信号に基づき、前記物理乱数発生器の中から一つを選択して乱数または乱数検証データを出力するようにして構成される。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
図１は本発明に係る物理乱数発生装置の第１の実施形態を示す回路図、
図２は図１に示す物理乱数発生装置の物理乱数発生器の詳細を示す回路図、
図３は図２に示す物理乱数発生器の各部の出力波形を示す波形図、
図４は図２に示す物理乱数発生器の各部の出力波形を示す波形図、
図５は図１に示す物理乱数発生装置の乱数検証回路のＭｏｎｏｂｉｔＴｅｓｔに関する部分の回路図、
図６は図１に示す物理乱数発生装置の乱数検証回路のＰｏｋｅｒＴｅｓｔに関する部分の回路図、
図７は図１に示す物理乱数発生装置の乱数検証回路のＲｕｎｓＴｅｓｔに関する部分の回路図、
図８は図１に示す物理乱数発生装置の乱数検証回路のＲｕｎｓＴｅｓｔに関する部分の回路図、
図９は図１に示す物理乱数発生装置の乱数検証回路のＬｏｎｇＲｕｎｓＴｅｓｔに関する部分の回路図である。
【００１６】
この物理乱数発生装置９１は、図１に示すように、物理乱数発生器１、乱数検証回路２１、制御回路９４、カウンター９５、第１セレクター９６、第２セレクター９７から構成されており、物理乱数発生器１は、図２に示すように、シリアル物理乱数発生器２、カウンター３、シフトレジスター４、複数個（図２ではｍ個）のレジスター５、制御回路６、アップ／ダウンカウンター７、セレクター８、基準クロック側の２個の遅延回路９および読出しクロック側の２個の遅延回路１０から構成されている。
【００１７】
他方、乱数検証回路２１は、図５から図９までに示すように、乱数検定規格ＦＩＰＳ１４０−２に準拠した４種類の検定方法（ＭｏｎｏｂｉｔＴｅｓｔ、ＰｏｋｅｒＴｅｓｔ、ＲｕｎｓＴｅｓｔおよびＬｏｎｇＲｕｎｓＴｅｓｔ）に対応する部分から構成されている。すなわち、ＭｏｎｏｂｉｔＴｅｓｔに関する部分は、図５に示すように、第１カウンター２３、第２カウンター２４、レジスター２５、制御回路２６および比較器２７から構成されており、ＰｏｋｅｒＴｅｓｔに関する部分は、図６に示すように、第１カウンター３３、シフトレジスター３４、デコーダー３５、複数個（図６では１６個）のカウンター３６、制御回路３７、セレクター３８、掛算器３９、加算器４０、レジスター４１および比較器４２から構成されている。また、ＲｕｎｓＴｅｓｔに関する部分はさらに乱数出力が“１”の場合と乱数出力が“０”の場合とに二分され、前者は、図７に示すように、第１カウンター５３、比較器５４、データ保持器５５、第２カウンター５６、制御回路５７、デコーダー５８、６個のカウンター５９および６個の比較器６０から構成されており、後者は、図８に示すように、物理乱数発生器１のシリアル物理乱数発生器２からデコーダー５８への出力線上にインバータが設けられて出力が反転する点を除き、前者と同じ構成を有している。さらに、ＬｏｎｇＲｕｎｓＴｅｓｔに関する部分は、図９に示すように、第１カウンター７３、比較器７４、データ保持器７５、制御回路７６、第２カウンター７７、第１比較器７８、レジスター７９および第２比較器８０から構成されている。
【００１８】
物理乱数発生装置９１は以上のような構成を有するので、この物理乱数発生装置９１を作動させると、まず物理乱数発生器１で、シリアル乱数が出力されるとともに、パラレル乱数が保持されて必要に応じて出力できる状態となる。
【００１９】
すなわち、基準クロック（ＣＬＫ＿０）でシリアル物理乱数発生器２より生成されたシリアル乱数（ＳＲＮＤ）をカウンター３のキャリーアウト（ＣＯ）に同期して、シフトレジスター４でシリアルからパラレルに変換したｎビットの乱数（ＣＲＮＤ）をセレクター８で選択されたレジスター５にロードしてパラレル乱数を保持する。
【００２０】
このとき、セレクター８はアップ／ダウンカウンター７の出力の書込みアドレス（ＡＤＤＲＥＳＳ）で指定されたレジスター５を選択し、カウンター３のキャリーアウト（ＣＯ）に同期してパラレル乱数（ＣＲＮＤ）をレジスター５にロードし、ロードごとにアップ／ダウンカウンター７をカウントアップし、アップ／ダウンカウンター７の出力の書込みアドレス（ＡＤＤＲＥＳＳ）がｍになった時点で、アップ／ダウンカウンター７はカウントアップとパラレル乱数のロードを中止し、以降その状態を維持する。
【００２１】
パラレル乱数の出力（ＰＲＮＤ）は最下位のレジスター５の出力とし、読み出し後に読出しクロック（ＣＬＫ＿Ｒ）を入力し、読出しクロックにてアップ／ダウンカウンター７のカウントダウンとすべてのレジスター５内のデータを上位から下位へシフトし、パラレル乱数（ＰＲＮＤ）はその都度更新される。アップ／ダウンカウンター７の出力の書込みアドレス（ＡＤＤＲＥＳＳ）がゼロになった時点で、アップ／ダウンカウンター７はカウントダウンとデータシフトを中止し、以降その状態を維持する。
【００２２】
アップ／ダウンカウンター７の出力の書込みアドレス（ＡＤＤＲＥＳＳ）は外部に出力され、すべてのレジスター５に保持されているパラレル乱数の数を逐次モニター可能とする。
【００２３】
遅延回路９、１０は各クロックのエッジ（例えば、立上りエッジ）を取り出し、非常に短いパルス波形（例えば、１０ｎｓ）を生成し、アップ／ダウンカウンター７とすべてのレジスター５のクロック信号（ＣＬＯＣＫ）、アップ／ダウンカウンター７のＥＮＡＢＬＥ信号、すべてのレジスター５のＳＨＩＦＴ信号とＬＯＡＤ（０）〜ＬＯＡＤ（ｍ−１）を生成する。これにより、基準クロック（ＣＬＫ＿０）と読出しクロック（ＣＬＫ＿Ｒ）が非同期または同期式で動作するときに、基準クロック（ＣＬＫ＿０）のエッジ（例えば、立上りエッジ）に対する読出しクロック（ＣＬＫ＿Ｒ）のエッジ（例えば、立上りエッジ）の禁止域（ｔｄ＿Ｒａ＋ｔｄ＿０ａ＋２×ｔｄ＿ｍｇ）を非常に小さくして基準クロック（ＣＬＫ＿０）と読出しクロック（ＣＬＫ＿Ｒ）との干渉を最小限とすることができる。なお、ＣＬＫ＿０ｂとＣＬＫ＿Ｒｂがクロック信号（ＣＬＯＣＫ）を生成し、ＣＬＫ＿０ａとＣＬＫ＿ＲａがＥＮＡＢＬＥ信号、ＳＨＩＦＴ信号とＬＯＡＤ（０）〜ＬＯＡＤ（ｍ−１）を生成する。
【００２４】
制御回路６はカウンター３のキャリーアウト（ＣＯ）の同期信号（ＳＹＮＣ）、ＣＬＫ＿０ａ、ＣＬＫ＿Ｒａ、アップ／ダウンカウンター７のＯＶＥＲ信号とＺＥＲＯ信号より、アップ／ダウンカウンター７のＵＰ／ＤＯＷＮ信号とＥＮＡＢＬＥ信号、すべてのレジスター５のＳＨＩＦＴ信号とＬＯＡＤ（０）〜ＬＯＡＤ（ｍ−１）用のＬＯＡＤ信号を生成する。
【００２５】
こうすることにより、基準クロックに同期してシリアル物理乱数発生器２で生成されたシリアル乱数よりｎ倍の周期で最大ｍ個のｎビットのパラレル乱数を保持することができる。それ以降のシリアル乱数は読み出し操作（ＣＬＫ＿Ｒの入力）をするまでは保持されない。こうして保持された最大ｍ個のパラレル乱数は読出しクロックで必要なときに必要な量（最大ｍ個）を短時間に集中して読み出すことができ、読み出された量のパラレル乱数は逐次補充される。基準クロック（ＣＬＫ＿０）のエッジに対する読出しクロックのエッジの禁止域が非常に狭く、非同期または同期式でタイミングよく、かつ効率的に読み出すことができる。書込みアドレスを読み出すことで、その時点で保持されたパラレル乱数の量を確認することが可能となり、乱数を効率的に活用することができる。
【００２６】
ところで、こうしてシリアル物理乱数発生器２で生成されたシリアル乱数は、乱数検定規格ＦＩＰＳ１４０−２に準拠した４種類の検定方法（ＭｏｎｏｂｉｔＴｅｓｔ、ＰｏｋｅｒＴｅｓｔ、ＲｕｎｓＴｅｓｔおよびＬｏｎｇＲｕｎｓＴｅｓｔ）でその一様性が検証される。
【００２７】
まず、ＭｏｎｏｂｉｔＴｅｓｔによる検証が行われる。すなわち、図５に示すように、第１カウンター２３はスタート信号（ＳＴＡＲＴ）と基準クロック（ＣＬＫ＿０）より制御回路２６を介して生成された信号ＳＴＡＲＴ＿Ｃでカウントを開始し、２０，０００カウント時に信号ＯＵＴ＿Ｃを出力する。第２カウンター２４は制御回路２６の出力信号ＣＬＲ＿Ｃ２でスタート信号（ＳＴＡＲＴ）が入った時点に初期化を行い、シリアル乱数（ＳＲＮＤ）の“１”または“０”をカウントする。レジスター２５は制御回路２６の出力信号ＬＯＡＤ＿Ｒでスタート信号（ＳＴＡＲＴ）が入った時点より２０，０００クロック時の第２カウンター２４のカウント値をロードして保持し、ＭｏｎｏｂｉｔＤａｔａ（ＭＯＮＤ）を出力する。比較器２７はレジスター２５の出力ＭｏｎｏｂｉｔＤａｔａ（ＭＯＮＤ）と上限比較データ（例えば、１０，２７５ｂｉｔ）および下限比較データ（例えば、９，７２５ｂｉｔ）とを比較し、ＭｏｎｏｂｉｔＪｕｄｇｅ（ＭＯＮＪ）信号を出力する。これにより、基準クロックに同期して生成されたシリアル乱数について、スタート信号から２０，０００クロック後にＭｏｎｏｂｉｔＤａｔａとＭｏｎｏｂｉｔＪｕｄｇｅを検証することができる。
【００２８】
次に、ＰｏｋｅｒＴｅｓｔによる検証が行われる。すなわち、図６に示すように、第１カウンター３３はスタート信号（ＳＴＡＲＴ）と基準クロック（ＣＬＫ＿０）より制御回路３７を介して生成された信号ＳＴＡＲＴ＿Ｃでカウントを開始し、２０，０００カウント時に信号ＯＵＴ＿Ｃを出力する。シフトレジスター３４はシリアル乱数（ＳＲＮＤ）を基準クロック（ＣＬＫ＿０）にて逐次４ビットのパラレル乱数（ＰＲＮＤ＿４Ｂ）に変換する。デコーダー３５は、スタート信号（ＳＴＡＲＴ）と基準クロック（ＣＬＫ＿０）より制御回路３７を介して生成されたＥＮＡＢＬＥ信号がアクティブのとき（４クロックごとに１回）にパラレル乱数（ＰＲＮＤ＿４Ｂ）で指定された出力部（ＳＥ＿０〜ＳＥ＿１５）に出力される。カウンター３６は制御回路３７の出力信号ＣＬＲ＿ＣＲでスタート信号（ＳＴＡＲＴ）が入った時点に初期化を行い、ＥＮＡＢＬＥ信号がアクティブのとき（４クロックごとに１回）にパラレル乱数（ＰＲＮＤ＿４Ｂ）のデータにてデコーダー３５で指定されたカウンター３６をカウントアップする。すべてのカウンター３６の総計は５，０００カウントとなり、基準クロックに同期して生成されたシリアル乱数について、スタート信号から２０，０００クロック後にその間の４ビットごとのパラレル乱数（ＰＲＮＤ＿４Ｂ）のデータ（０〜１５）の度数分布データ（ＰｏｋｅｒＤａｔａ０〜ＰｏｋｅｒＤａｔａ１５）を取得する。レジスター４１は、制御回路３７の出力信号ＣＬＲ＿ＣＲでスタート信号（ＳＴＡＲＴ）が入った時点に初期化（ＰＯＫＤ＝０）を行い、度数分布データ（ＰｏｋｅｒＤａｔａ０〜ＰｏｋｅｒＤａｔａ１５）を取得した後、セレクター３８、掛算器３９、加算器４０を介して度数分布データ（ＰｏｋｅｒＤａｔａ０〜ＰｏｋｅｒＤａｔａ１５）の１６個の二乗和を求めることでＰｏｋｅｒＤａｔａ（ＰＯＫＤ）を取得する。比較器４２はレジスター４１の出力ＰｏｋｅｒＤａｔａ（ＰＯＫＤ）と上限比較データ（例えば、１，５７６，９２８）および下限比較データ（例えば、１，５６３，１７５）とを比較し、ＰｏｋｅｒＪｕｄｇｅ（ＰＯＫＪ）信号を出力する。これにより、基準クロックに同期して生成されたシリアル乱数について、スタート信号から２０，０００＋１６クロック後にＰｏｋｅｒＤａｔａとＰｏｋｅｒＪｕｄｇｅを検証することができる。
【００２９】
次いで、ＲｕｎｓＴｅｓｔによる検証が行われる。すなわち、図７および図８に示すように、第１カウンター５３はスタート信号（ＳＴＡＲＴ）と基準クロック（ＣＬＫ＿０）より制御回路５７を介して生成された信号ＳＴＡＲＴ＿Ｃでカウントを開始し、２０，０００カウント時に信号ＯＵＴ＿Ｃを出力する。データ保持器５５はシリアル乱数（ＳＲＮＤ）を基準クロック（ＣＬＫ＿０）にて逐次１ビット保持し、比較器５４はシリアル乱数（ＳＲＮＤ）とデータ保持器５５で保持された乱数を比較し、１クロック前の乱数と今回の乱数が変化したときに信号ＣＨＡＮＧＥを出力する。第２カウンター５６は、信号ＣＨＡＮＧＥが出力されてから次の出力がされるまでのクロックをカウントし、信号ＲＵＮＳ＿Ｄを出力する。信号ＲＵＮＳ＿Ｄと同一信号の長さ（Ｌ）の関係はＬ＝ＲＵＮＳ＿Ｄ＋１となる。第２カウンター５６は、制御回路５７の出力信号ＣＬＲ＿ＣＣでスタート信号（ＳＴＡＲＴ）が入ったときと信号ＣＨＡＮＧＥが出力されたときに初期化（ＲＵＮＳ＿Ｄ＝０）を行う。デコーダー５８は、スタート信号（ＳＴＡＲＴ）、基準クロック（ＣＬＫ＿０）、第１カウンター５３の出力（ＯＵＴ＿Ｃ）と比較器５４の出力（ＣＨＡＮＧＥ）より制御回路５７を介して生成されたＥＮＡＢＬＥ信号がアクティブ（ＣＨＡＮＧＥがアクティブ）のときで、図７ではシリアル乱数（ＳＲＮＤ）が“１”のとき、図８ではシリアル乱数（ＳＲＮＤ）が“０”のとき、第２カウンター５６の出力（ＲＵＮＳ＿Ｄ）で選択された出力（ＳＥ＿１〜ＳＥ＿６＋）をアクティブにする。なお、Ｌ＝１→ＳＥ＿１、Ｌ＝２→ＳＥ＿２、…、Ｌ＝６＋→ＳＥ＿６＋となる。すべてのカウンター５９は、制御回路５７の出力信号ＣＬＲ＿Ｃでスタート信号（ＳＴＡＲＴ）が入った時点に初期化を行い、デコーダー５８の出力（ＳＥ＿１〜ＳＥ＿６＋）で指定されたカウンター５９をカウントアップし、１〜６＋の同一信号の長さ（Ｌ）の出現回数（図７ではＲｕｎｓＤａｔａ１Ｈ〜ＲｕｎｓＤａｔａ６＋Ｈ、図８ではＲｕｎｓＤａｔａ１Ｌ〜ＲｕｎｓＤａｔａ６＋Ｌ）を取得する。各比較器６０は各カウンター５９の出力（図７ではＲｕｎｓＤａｔａ１Ｈ〜ＲｕｎｓＤａｔａ６＋Ｈ、図８ではＲｕｎｓＤａｔａ１Ｌ〜ＲｕｎｓＤａｔａ６＋Ｌ）とそれぞれの上限比較データ（例えば、２，６８５、１，３８６、７２３、３８４、２０９、２０９）および下限比較データ（例えば、２，３１５、１，１１４、５２７、２４０、１０３、１０３）とを比較し、判定信号（図７ではＲｕｎｓＪｕｄｇｅ１Ｈ〜ＲｕｎｓＪｕｄｇｅ６＋Ｈ、図８ではＲｕｎｓＪｕｄｇｅ１Ｌ〜ＲｕｎｓＪｕｄｇｅ６＋Ｌ）を出力する。これにより、基準クロックに同期して生成されたシリアル乱数について、スタート信号から２０，０００クロック後にＲｕｎｓＴｅｓｔのデータと判定を検証することができる。
【００３０】
最後に、ＬｏｎｇＲｕｎｓＴｅｓｔによる検証が行われる。すなわち、図９に示すように、第１カウンター７３はスタート信号（ＳＴＡＲＴ）と基準クロック（ＣＬＫ＿０）より制御回路５７を介して生成された信号ＳＴＡＲＴ＿Ｃでカウントを開始し、２０，０００カウント時に信号ＯＵＴ＿Ｃを出力する。データ保持器７５はシリアル乱数（ＳＲＮＤ）を基準クロック（ＣＬＫ＿０）にて逐次１ビット保持し、比較器７４はシリアル乱数（ＳＲＮＤ）とデータ保持器７５で保持された乱数を比較し、１クロック前の乱数と今回の乱数が変化したときに信号ＣＨＡＮＧＥを出力する。第２カウンター７７は、信号ＣＨＡＮＧＥが出力されてから次の出力がされるまでのクロックをカウントし、信号ＬＲＵＮＳ＿Ｄを出力する。第２カウンター７７は、制御回路７６の出力信号ＣＬＲ＿ＣＣでスタート信号（ＳＴＡＲＴ）が入ったときと信号ＣＨＡＮＧＥが出力されたときに初期化（ＬＲＵＮＳ＿Ｄ＝０）を行う。レジスター７９は、制御回路７６の出力信号ＣＬＲ＿Ｒでスタート信号（ＳＴＡＲＴ）が入ったときに初期化（ＬＲＵＮＳ＿Ｄ＝０）を行う。レジスター７９の出力信号ＬｏｎｇＲｕｎｓＤａｔａ（ＬＲＮＤ）と第２カウンター７７の出力信号（ＬＲＵＮＳ＿Ｄ）を第１比較器７８で比較し、ＬＲＮＤ＜ＬＲＵＮＳ＿Ｄのときに第１比較器７８は出力信号ＣＯＭＰ＿Ｕを出力し、制御回路７６を介してレジスター７９にＬＯＡＤ＿Ｒ信号を出力して、レジスター７９に逐次ＬＲＵＮＳ＿Ｄの最大値を保持する。第２比較器８０は上限比較データ（例えば、２６）と比較し、判定信号ＬｏｎｇＲｕｎｓＪｕｄｇｅ（ＬＲＮＪ）を出力する。信号ＬＲＵＮＳ＿Ｄ、ＬＲＮＤと同一信号の長さ（Ｌ）の関係はＬ＝ＬＲＵＮＳ＿Ｄ＋１、Ｌ（ｍａｘ）＝ＬＲＮＤ＋１＝ＬＲＵＮＳ＿Ｄ（ｍａｘ）＋１となる。これにより、基準クロックに同期して生成されたシリアル乱数について、スタート信号から２０，０００クロック後にＬｏｎｇＲｕｎｓＴｅｓｔのデータと判定を検証することができる。
【００３１】
そして、こうして４種類の検定方法で検証された一様性乱数の検証データは、図１に示すように、第２セレクター９７に保持され、使用者の要望に応じて出力される。選択信号（Ａ０、Ａ１）と動作テーブルを表１に示す。
【表１】

【００３２】
すなわち、物理乱数発生器１は、選択信号（Ａ１）の状態（“０”または“１”）により、読出しクロック（ＣＬＫ＿Ｒ）でのパラレル乱数の更新（アップ／ダウンカウンター７のカウントダウン）または非更新とする。出力のパラレル乱数（ＰＲＮＤ）は第２セレクター９７のＤＡＴＡ＿０に接続される。出力（ＣＯＮＤ＿Ｒ）には書込みアドレス（ＡＤＤＲＥＳＳ）などの物理乱数生成時およびパラレル乱数変換時に生成される各種データやフラグを出力し、第２セレクター９７のＤＡＴＡ＿１に接続される。
【００３３】
乱数検証回路２１は、選択信号（Ａ０、Ａ１）が２（ＡＤＤＲＥ＿Ｓ）のときに制御回路９４を介して読出しクロック（ＣＬＫ＿Ｒ）信号で検証を開始し、ＭｏｎｏｂｉｔＴｅｓｔ、ＰｏｋｅｒＴｅｓｔ、ＲｕｎｓＴｅｓｔおよびＬｏｎｇＲｕｎｓＴｅｓｔを基準クロック（ＣＬＫ＿０）で２０，０００＋１６サイクルで完了し、判定結果、判定データ、ＰｏｋｅｒＴｅｓｔの生データを出力して第１セレクター９６に接続される。その詳細を表２に示す。
【表２】

【００３４】
なお、総合判定はすべての判定結果が合格のときに出力される。出力（ＣＯＮＤ＿Ｔ）には、乱数検証時に生成される各種データやフラグを出力し、第２セレクター９７のＤＡＴＡ＿２にカウンター出力のモニターアドレス（ＳＥＬ＿ＡＤＤ）とともに接続される。また、検証のスタート信号にてパラレル乱数生成用のカウンター３、シフトレジスター４、アップ／ダウンカウンター７とすべてのレジスター５は初期化され、検証された物理乱数を保持して検証後の物理乱数を使用することができる。
【００３５】
カウンター９５は第１セレクター９６のモニターアドレス（ＳＥＬ＿ＡＤＤ）を生成する。カウンター９５は、制御回路９４の出力信号（ＣＬＲ＿Ｃ）で選択信号（Ａ０、Ａ１）が２（ＡＤＤＲＥ＿Ｓ）のときに読出しクロック（ＣＬＫ＿Ｒ）信号で検証を開始し、この開始時に初期化を行い、制御回路９４の出力信号（ＣＬＫ＿Ｃ）で選択信号（Ａ０、Ａ１）が３（ＡＤＤＲＥ＿Ｓ）のときに読出しクロック（ＣＬＫ＿Ｒ）信号でカウンター９５のカウントアップ（更新）を行う。
【００３６】
これにより、基準クロックに同期して生成されたシリアル乱数（ＳＲＮＤ）と逐次補充されるパラレル乱数（ＰＲＮＤ）の生成および一様性の検証を逐次行うことができる。
【００３７】
こうすることにより、物理乱数発生器１の検証およびデータの確認が容易となり、検証後の乱数を活用することができる。選択信号（Ａ０、Ａ１）と第２セレクター９７を用いることで入出力端子を大幅に減らすことができる。選択信号（Ａ０、Ａ１）、読出しクロック（ＣＬＫ＿Ｒ）、カウンター９５と第２セレクター９７で、参照できる有効な検証データを拡大することができる。
【００３８】
なお、図１０に示すように、物理乱数発生器１にチップセレクト（ＣＳ）と出力イネーブル（ＯＥ）の入力を付加し、パラレル乱数［ＰＲＮＤ（０）〜ＰＲＮＤ（ｎ−１）］の出力形態を３ステート（“０”、“１”、ｏｆｆ）にすることもできる。
【００３９】
また、図１１および図１２に示すように、複数個（図１１ではｐ個）の物理乱数発生器１とセレクター１２とで高速（図１１ではｐ倍）の乱数生成スピードを獲得することも可能である。ここで、基準クロック（ＣＬＫ＿０）のエッジ（例えば、立上りエッジ）に対する読出しクロック（ＣＬＫ＿Ｒ）のエッジ（例えば、立上りエッジ）の禁止域（ｔｄ＿Ｒａ＋ｔｄ＿０ａ＋２×ｔｄ＿ｍｇ）を非常に狭く考慮することのみで非同期または同期式の高速乱数発生を容易に実現することができる。
【００４０】
このように、チップセレクト（ＣＳ）と出力イネーブル（ＯＥ）を有することで、物理乱数発生器１を複数個接続することが容易となり、乱数生成の高速化が可能となる。また、チップセレクト（ＣＳ）と出力イネーブル（ＯＥ）を有することで、ＣＰＵを使用したシステムに物理乱数発生器１を容易に接続することができる。
【００４１】
なお、上述の実施形態では、基準クロック（ＣＬＫ＿０）のエッジに対する読出しクロック（ＣＬＫ＿Ｒ）のエッジの禁止域（ｔｄ＿Ｒａ＋ｔｄ＿０ａ＋２×ｔｄ＿ｍｇ）を非常に小さくして基準クロック（ＣＬＫ＿０）と読出しクロック（ＣＬＫ＿Ｒ）との干渉を最小限とするため、基準クロック側および読出しクロック側にそれぞれ２個の遅延回路９、１０を設けた場合について説明したが、基準クロック側と読出しクロック側のいずれか一方にだけ遅延回路９、１０を設けてもよく、遅延回路９、１０の個数も１個以上であれば何個でも構わない。或いはまた、遅延回路９、１０に代えて波形成形回路（例えば、単安定マルチバイブレータ）を付加しても、同じ効果を得ることができる。
【００４２】
（付記１）物理乱数発生器を有する物理乱数発生装置であって、前記物理乱数発生器が、基準クロック信号に応じてシリアル乱数を生成するシリアル物理乱数発生器を備え、シリアル乱数をパラレル乱数に変換するシリアル／パラレル変換部を備え、パラレル乱数を保持しうる複数個のレジスターを備え、前記シリアル／パラレル変換部によってパラレル乱数が生成される度に前記レジスターに順次パラレル乱数を保持し、かつ、読出しクロック信号に応じて前記レジスターからパラレル乱数を読み出して出力するとともに、読み出しの終了したレジスターに他のレジスターからパラレル乱数をシフトさせて内容を逐次更新する制御回路を備えたことを特徴とする物理乱数発生装置。
【００４３】
（付記２）前記物理乱数発生器が、複数個のレジスターのうちパラレル乱数を保持すべきレジスターを決めて書き込みアドレスを出力するアップ／ダウンカウンターを備え、前記アップ／ダウンカウンターが出力した書き込みアドレスに基づき、パラレル乱数を保持すべきレジスターを選択してロード信号を出力するセレクターを備え、前記セレクターからのロード信号に基づいて前記シリアル／パラレル変換部内のパラレル乱数を前記レジスターのうち後段のレジスターから前段のレジスターへ順次保持し、かつ、読出しクロック信号に応じて前記レジスターのうち最後段からパラレル乱数を読み出して出力するとともに、このレジスターより前段にある各レジスター内のパラレル乱数を後段へ順次シフトする制御回路を備えたことを特徴とする請求項１に記載の物理乱数発生装置。
【００４４】
（付記３）前記物理乱数発生器が、前記シリアル物理乱数発生器が生成したシリアル乱数の総数をカウントする総数カウンターを備え、前記総数カウンターがカウントしたシリアル乱数の総数が所定のビット数に達したとき、これらのシリアル乱数に基づいてその一様性を検証する乱数検証回路を備えたことを特徴とする請求項１または請求項２に記載の物理乱数発生装置。
【００４５】
（付記４）付記１〜３に記載の物理乱数発生装置において、乱数生成用の基準クロックと読出しクロックのいずれか一方または双方に遅延回路または波形成形回路を付加してクロックのエッジを抽出して基準クロックのエッジに対する読出しクロックのエッジの禁止域を最小にするようにしたことを特徴とする物理乱数発生装置。
【００４６】
（付記５）前記乱数検証回路の乱数検証方法として、乱数値“０”または“１”の出現度数をカウントし、これを規定値と比較することによって乱数の一様性を検証する乱数検証方法を採用したことを特徴とする請求項３に記載の物理乱数発生装置。
【００４７】
（付記６）前記乱数検証回路の乱数検証方法として、４ビットで一つの乱数値とし、各々の乱数値の出現度数に基づいて算出されたχ二乗値を規定値と比較することによって乱数の一様性を検証する乱数検証方法を採用したことを特徴とする請求項３に記載の物理乱数発生装置。
【００４８】
（付記７）前記乱数検証回路の乱数検証方法として、連の長さ別にその出現度数をカウントし、これらを規定値と比較することによって乱数の一様性を検証する乱数検証方法を採用したことを特徴とする請求項３に記載の物理乱数発生装置。
【００４９】
（付記８）前記乱数検証回路の乱数検証方法として、所定ビット数の乱数中に出現した最長の連の長さを規定値と比較することによって乱数の一様性を検証する乱数検証方法を採用したことを特徴とする請求項３に記載の物理乱数発生装置。
【００５０】
（付記９）チップセレクトと出力イネーブル機能とそれに対応した端子を備え、出力部のバッファー機能を３ステートとしたことを特徴とする請求項１から請求項７までのいずれかに記載の物理乱数発生装置。
【００５１】
（付記１０）付記９に記載の物理乱数発生装置において、第１セレクター、カウンターを有して選択信号（Ａ０＝“０”、Ａ１＝“１”）の時には乱数検証状態とモニターアドレスを出力し、選択信号（Ａ０＝“１”、Ａ１＝“１”）の時には乱数の判定結果と検証データを出力し、読出しクロックでモニターアドレスの更新を行なうようにしたことを特徴とする物理乱数発生装置。
【００５２】
（付記１１）付記１０に記載の物理乱数発生装置において、一様性乱数のＰｏｋｅｒＴｅｓｔの度数分布データを出力するようにしたことを特徴とする物理乱数発生装置。
【００５３】
（付記１２）付記９〜１１に記載の物理乱数発生装置において、読出しクロックにて一様性乱数検証のスタート時にパラレル乱数の保持に関連した回路（カウンター、シフトレジスター、アップ／ダウンカウンター、レジスター）の初期化を行い、すべての保持されたパラレル乱数が一様性乱数の検証済みの乱数を出力するようにしたことを特徴とする物理乱数発生装置。
【００５４】
（付記１３）前記物理乱数発生器を複数個用意し、セレクターのセレクト信号に基づき、前記物理乱数発生器の中から一つを選択して乱数または乱数検証データを出力することを特徴とする請求項１から請求項８までのいずれかに記載の物理乱数発生装置。
【００５５】
【発明の効果】
以上説明したように、本発明のうち請求項１〜７に係る発明によれば、生成された物理乱数を効率よく利用することができるとともに、その乱数の一様性を容易に検定して使用することができ、かつ、簡単な回路構成によりこれらを実現することが可能となる。
【００５６】
また、本発明のうち請求項８、９に係る発明によれば、複数個の物理乱数発生ＩＣを用いて高速に乱数を発生させることが容易となり、かつ、ＤａｔａＢｕｓに直接接続できるようになるため、物理乱数発生装置の使いやすさが格段に向上する。
【図面の簡単な説明】
【図１】本発明に係る物理乱数発生装置の第１の実施形態を示す回路図である。
【図２】図１に示す物理乱数発生装置の物理乱数発生器の詳細を示す回路図である。
【図３】図２に示す物理乱数発生器の各部の出力波形を示す波形図である。
【図４】図２に示す物理乱数発生器の各部の出力波形を示す波形図である。
【図５】図１に示す物理乱数発生装置の乱数検証回路のＭｏｎｏｂｉｔＴｅｓｔに関する部分の回路図である。
【図６】図１に示す物理乱数発生装置の乱数検証回路のＰｏｋｅｒＴｅｓｔに関する部分の回路図である。
【図７】図１に示す物理乱数発生装置の乱数検証回路のＲｕｎｓＴｅｓｔに関する部分の回路図である。
【図８】図１に示す物理乱数発生装置の乱数検証回路のＲｕｎｓＴｅｓｔに関する部分の回路図である。
【図９】図１に示す物理乱数発生装置の乱数検証回路のＬｏｎｇＲｕｎｓＴｅｓｔに関する部分の回路図である。
【図１０】本発明に係る物理乱数発生装置の第２の実施形態を示す回路図である。
【図１１】本発明に係る物理乱数発生装置の第３の実施形態を示す回路図である。
【図１２】図１１に示す物理乱数発生装置の各部の出力波形を示す波形図である。
【符号の説明】
１……物理乱数発生器
２……シリアル物理乱数発生器
４……シリアル／パラレル変換部（シフトレジスター）
５……レジスター
６……制御回路
７……アップ／ダウンカウンター
８、１２……セレクター
２３、３３、５３、７３……総数カウンター（第１カウンター）
２６、３７、５７、７６……乱数検証回路（制御回路）
９１……物理乱数発生装置[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a physical random number generator suitable for use in various applications, and specific applications include security, encryption, authentication, locking, encrypted communication, and smart cards (for example, electronic money, credit Cards, consultation tickets), home security, car security, keyless entry, probability, lottery, games, amusement (eg, pachinko, pachislot), simulation (eg, Monte Carlo in weather, academic calculations, stock prices), graphics (eg, CG, Automatic composition), control, measurement, FA, robot control (artificial intelligence), and the like.
[0002]
[Prior art]
Conventionally, as this kind of physical random number generator, many devices that use noise generated in semiconductors are used, and large-scale devices configured to be used by connecting to a personal computer from outside, or random numbers generated by an IC chip alone There was something to make. In addition, for amusement, when a signal that can be regarded as being random in time is generated, a value of a provided high-speed counter is referred to and used as a random number.
[0003]
[Problems to be solved by the invention]
In general, it is difficult for a physical random number generator to generate random numbers at high speed, and sometimes a large number of random numbers exceeding the random number generation speed are required. Therefore, it is conceivable to provide a storage medium to store random numbers, or to increase the amount of generated random numbers by using a plurality of physical random number generators. It is necessary to assemble on the side.
[0004]
In general, the quality of physical random numbers may vary depending on the usage environment, and it is useful for the user to confirm whether the random numbers generated by these physical random number generators can be used as true random numbers. That is what. However, a dedicated measuring device must be constructed in order to perform a random number test, and a general user of a physical random number generating device cannot accept such extra costly and time-consuming work. Further, since the random number test deals with a large amount of data, a large-capacity storage device for storing the data is required, and the calculation process for the test also takes time.
[0005]
In view of such circumstances, the present invention has a high random number use efficiency in a physical random number generator alone, and can easily generate a random number at high speed by assembling a plurality of physical random number ICs. It is an object of the present invention to provide a physical random number generation device that can easily confirm and use the same.
[0006]
[Means for Solving the Problems]
First, an invention according to claim 1 of the present invention is a physical random number generator having a physical random number generator, wherein the physical random number generator generates a serial physical random number according to a reference clock signal. A serial / parallel converter for converting a serial random number into a parallel random number; and a plurality of registers capable of holding the parallel random number. Each time a parallel random number is generated by the serial / parallel converter, the register is provided. Control to sequentially hold the parallel random numbers, read and output the parallel random numbers from the register according to the read clock signal, and sequentially update the contents by shifting the parallel random numbers from the other registers to the read-out register. It comprises a circuit. Here, the read clock is input separately from the reference clock.
[0007]
In the invention according to claim 2 of the present invention, the physical random number generator includes an up / down counter that determines a register to hold a parallel random number among a plurality of registers and outputs a write address, A selector for selecting a register to hold the parallel random number based on the write address output by the up / down counter and outputting a load signal; and a parallel random number in the serial / parallel conversion unit based on the load signal from the selector. Are sequentially held from a register at a later stage of the register to a register at a preceding stage, and a parallel random number is read out from the last stage of the register according to a read clock signal and output, and each register at a stage preceding the register is read out. Sequentially shifts the parallel random number of Configured with the that the control circuit.
[0008]
The invention according to claim 3 of the present invention is characterized in that the physical random number generator includes a total number counter that counts a total number of serial random numbers generated by the serial physical random number generator, and the serial random number counted by the total number counter. Is provided with a random number verification circuit that verifies the uniformity based on these serial random numbers when the total number reaches a predetermined number of bits.
[0009]
According to a fourth aspect of the present invention, as the random number verifying method of the random number verifying circuit, a random number value is counted by counting the number of occurrences of “0” or “1” and compared with a specified value. Is configured by employing a random number verification method for verifying the uniformity of.
[0010]
In the invention according to claim 5 of the present invention, as a random number verification method of the random number verification circuit, a 4-bit value is used as one random value, and a χ square value calculated based on the appearance frequency of each random value is used. It is configured by employing a random number verification method for verifying the uniformity of random numbers by comparing with a specified value.
[0011]
According to a sixth aspect of the present invention, as the random number verifying method of the random number verifying circuit, the number of occurrences is counted for each run length, and these are compared with a specified value to thereby obtain uniformity of the random numbers. Is configured by employing a random number verification method for verifying
[0012]
According to a seventh aspect of the present invention, as the random number verifying method of the random number verifying circuit, the length of the longest run appearing in the random number having a predetermined number of bits is compared with a prescribed value to thereby determine the random number. It is configured using a random number verification method that verifies the uniformity.
[0013]
The invention according to claim 8 of the present invention includes a chip select function, an output enable function, and terminals corresponding thereto, and the buffer function of the output unit is configured as three states.
[0014]
Furthermore, the invention according to claim 9 of the present invention provides a method for verifying a random number or a random number by preparing a plurality of the physical random number generators and selecting one from the physical random number generators based on a select signal of a selector. It is configured to output data.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a circuit diagram showing a first embodiment of a physical random number generator according to the present invention,
FIG. 2 is a circuit diagram showing details of a physical random number generator of the physical random number generator shown in FIG.
FIG. 3 is a waveform diagram showing output waveforms of various parts of the physical random number generator shown in FIG.
FIG. 4 is a waveform diagram showing the output waveform of each part of the physical random number generator shown in FIG.
FIG. 5 is a circuit diagram of a part related to MonobitTest of the random number verification circuit of the physical random number generation device shown in FIG. 1,
FIG. 6 is a circuit diagram of a portion related to PokerTest of the random number verification circuit of the physical random number generation device shown in FIG. 1,
FIG. 7 is a circuit diagram of a part related to RunsTest of the random number verification circuit of the physical random number generation device shown in FIG. 1,
FIG. 8 is a circuit diagram of a part related to RunsTest of the random number verification circuit of the physical random number generation device shown in FIG. 1,
FIG. 9 is a circuit diagram of a part related to LongRunsTest of the random number verification circuit of the physical random number generator shown in FIG.
[0016]
As shown in FIG. 1, the physical random number generator 91 includes a physical random number generator 1, a random number verification circuit 21, a control circuit 94, a counter 95, a first selector 96, and a second selector 97. As shown in FIG. 2, the generator 1 includes a serial physical random number generator 2, a counter 3, a shift register 4, a plurality (m in FIG. 2) of registers 5, a control circuit 6, an up / down counter 7, and a selector. 8, two delay circuits 9 on the reference clock side and two delay circuits 10 on the read clock side.
[0017]
On the other hand, as shown in FIGS. 5 to 9, the random number verification circuit 21 is composed of parts corresponding to four types of test methods (MonobitTest, PokerTest, RunsTest and LongRunsTest) based on the random number test standard FIPS140-2. I have. That is, as shown in FIG. 5, the portion related to MonobitTest includes a first counter 23, a second counter 24, a register 25, a control circuit 26, and a comparator 27, and the portion related to PokerTest is as shown in FIG. A first counter 33, a shift register 34, a decoder 35, a plurality of (16 in FIG. 6) counters 36, a control circuit 37, a selector 38, a multiplier 39, an adder 40, a register 41, and a comparator 42. Have been. Further, the portion related to RunsTest is further divided into a case where the random number output is “1” and a case where the random number output is “0”. The former is, as shown in FIG. 7, a first counter 53, a comparator 54, and a data holding device. 8 comprises a counter 55, a second counter 56, a control circuit 57, a decoder 58, six counters 59, and six comparators 60. As shown in FIG. It has the same configuration as the former, except that an inverter is provided on the output line from the physical random number generator 2 to the decoder 58 and the output is inverted. Further, as shown in FIG. 9, the portion related to LongRunsTest includes a first counter 73, a comparator 74, a data holder 75, a control circuit 76, a second counter 77, a first comparator 78, a register 79, and a second comparator. 80.
[0018]
Since the physical random number generator 91 has the above configuration, when the physical random number generator 91 is operated, first, the physical random number generator 1 outputs a serial random number and holds a parallel random number. The state can be output accordingly.
[0019]
That is, the serial random number (SRND) generated from the serial physical random number generator 2 by the reference clock (CLK_0) is synchronized with the carry-out (CO) of the counter 3 and the shift register 4 converts the serial random number from serial to parallel into n bits. The random number (CRND) is loaded into the register 5 selected by the selector 8 and holds the parallel random number.
[0020]
At this time, the selector 8 selects the register 5 specified by the write address (ADDRESS) of the output of the up / down counter 7 and synchronizes the parallel random number (CRND) with the register 5 in synchronization with the carry-out (CO) of the counter 3. After loading, the up / down counter 7 is counted up for each load. When the write address (ADDRESS) of the output of the up / down counter 7 becomes m, the up / down counter 7 counts up and loads the parallel random number. Is stopped and the state is maintained thereafter.
[0021]
The output of the parallel random number (PRND) is the output of the lowest register 5, the read clock (CLK_R) is input after reading, and the read clock is used to count down the up / down counter 7 and the data in all the registers 5 from the high order. Shift to the lower order, and the parallel random number (PRND) is updated each time. When the write address (ADDRESS) at the output of the up / down counter 7 becomes zero, the up / down counter 7 stops counting down and data shifting, and thereafter maintains that state.
[0022]
The write address (ADDRESS) of the output of the up / down counter 7 is output to the outside, and the number of parallel random numbers held in all the registers 5 can be sequentially monitored.
[0023]
The delay circuits 9 and 10 extract the edges (for example, rising edges) of each clock, generate a very short pulse waveform (for example, 10 ns), and generate clock signals (CLOCK) of the up / down counter 7 and all the registers 5. The ENABLE signal of the up / down counter 7, the SHIFT signals of all the registers 5, and LOAD (0) to LOAD (m-1) are generated. Thereby, when the reference clock (CLK_0) and the read clock (CLK_R) operate asynchronously or synchronously, the edge (eg, rising edge) of the read clock (CLK_R) with respect to the edge (eg, rising edge) of the reference clock (CLK_0). The forbidden area (td_Ra + td_0a + 2 × td_mg) of the edge can be made very small to minimize the interference between the reference clock (CLK_0) and the read clock (CLK_R). Note that CLK_0b and CLK_Rb generate a clock signal (CLOCK), and CLK_0a and CLK_Ra generate an ENABLE signal, a SHIFT signal, and LOAD (0) to LOAD (m-1).
[0024]
The control circuit 6 uses the carry-out (CO) synchronization signal (SYNC) of the counter 3, CLK_ 0 a and CLK_Ra, the OVER signal and the ZERO signal of the up / down counter 7, the UP / DOWN signal and the ENABLE signal of the up / down counter 7, A SHIFT signal for all registers 5 and LOAD signals for LOAD (0) to LOAD (m-1) are generated.
[0025]
By doing so, it is possible to hold up to m n-bit parallel random numbers at a cycle n times longer than the serial random number generated by the serial physical random number generator 2 in synchronization with the reference clock. Subsequent serial random numbers are not held until a read operation (input of CLK_R) is performed. The necessary number (maximum m) of the parallel m random numbers held in this way can be read in a short time in a required amount by the read clock in a short time, and the read amount of the parallel random numbers is sequentially replenished. You. The forbidden area of the edge of the read clock with respect to the edge of the reference clock (CLK_0) is very narrow, and the asynchronous or synchronous system can read data efficiently with good timing. By reading the write address, the amount of the parallel random number held at that time can be confirmed, and the random number can be used efficiently.
[0026]
By the way, the uniformity of the serial random number generated by the serial physical random number generator 2 is verified by four kinds of test methods (MonobitTest, PokerTest, RunsTest and LongRunsTest) based on the random number test standard FIPS140-2.
[0027]
First, verification by MonobitTest is performed. That is, as shown in FIG. 5, the first counter 23 starts counting with a signal START_C generated from the start signal (START) and the reference clock (CLK_0) via the control circuit 26, and outputs the signal OUT_C at the time of 20,000 counts. Is output. The second counter 24 initializes when the start signal (START) is input by the output signal CLR_C2 of the control circuit 26, and counts “1” or “0” of the serial random number (SRND). The register 25 loads and holds the count value of the second counter 24 at the time of 20,000 clocks from the time when the start signal (START) is input by the output signal LOAD_R of the control circuit 26, and outputs MonobitData (MOND). The comparator 27 compares the output MonobitData (MOND) of the register 25 with the upper limit comparison data (for example, 10,275 bits) and the lower limit comparison data (for example, 9,725 bits), and outputs a MonobitJudge (MONJ) signal. Thus, for the serial random number generated in synchronization with the reference clock, MonobitData and MonobitJudge can be verified 20,000 clocks after the start signal.
[0028]
Next, verification by PokerTest is performed. That is, as shown in FIG. 6, the first counter 33 starts counting with a signal START_C generated from the start signal (START) and the reference clock (CLK_0) via the control circuit 37, and outputs the signal OUT_C at the time of 20,000 counts. Is output. The shift register 34 sequentially converts the serial random number (SRND) into a 4-bit parallel random number (PRND_4B) using the reference clock (CLK_0). The decoder 35 outputs the output specified by the parallel random number (PRND_4B) when the ENABLE signal generated from the start signal (START) and the reference clock (CLK_0) via the control circuit 37 is active (once every four clocks). The signals are output to the sections (SE_0 to SE_15). The counter 36 initializes when the start signal (START) is input by the output signal CLR_CR of the control circuit 37, and uses the data of the parallel random number (PRND_4B) when the ENABLE signal is active (once every four clocks). The counter 36 designated by the decoder 35 is counted up. The total of all the counters 36 is 5,000 counts. Regarding the serial random number generated in synchronization with the reference clock, data (0 to 0) of the parallel random number (PRND_4B) every 4 bits during 20,000 clocks after the start signal 15) Frequency distribution data (PokerData0 to PokerData15) are acquired. The register 41 initializes (POKD = 0) when the start signal (START) is input by the output signal CLR_CR of the control circuit 37, obtains frequency distribution data (PokerData0 to PokerData15), and then selects the selector 38 and the multiplier. 39, PokerData (POKD) is obtained by calculating 16 sums of squares of the frequency distribution data (PokerData0 to PokerData15) via the adder 40. The comparator 42 compares the output PokerData (POKD) of the register 41 with the upper limit comparison data (for example, 1,576,928) and the lower limit comparison data (for example, 1,563,175), and outputs a PokerJudge (POKJ) signal. I do. Thus, for the serial random number generated in synchronization with the reference clock, PokerData and PokerJudge can be verified 20,000 + 16 clocks after the start signal.
[0029]
Next, verification by RunsTest is performed. That is, as shown in FIGS. 7 and 8, the first counter 53 starts counting with a signal START_C generated via the control circuit 57 from the start signal (START) and the reference clock (CLK_0), and the 20,000 counts. Sometimes the signal OUT_C is output. The data holding unit 55 sequentially holds one bit of the serial random number (SRND) by the reference clock (CLK_0), and the comparator 54 compares the serial random number (SRND) with the random number held by the data holding unit 55, and one clock before. The signal CHANGE is output when the random number of this time and the random number of this time change. The second counter 56 counts clocks from when the signal CHANGE is output until the next output, and outputs a signal RUNS_D. The relationship between the signal (RUNS_D) and the length (L) of the same signal is L = RUNS_D + 1. The second counter 56 performs initialization (RUNS_D = 0) when the output signal CLR_CC of the control circuit 57 receives the start signal (START) and when the signal CHANGE is output. The decoder 58 activates the ENABLE signal generated through the control circuit 57 based on the start signal (START), the reference clock (CLK_0), the output (OUT_C) of the first counter 53, and the output (CHANGE) of the comparator 54 (CHANGE). When the serial random number (SRND) is "1" in FIG. 7 and the serial random number (SRND) is "0" in FIG. 8, the selection is made by the output (RUNS_D) of the second counter 56. The outputs (SE_1 to SE_6 +) are activated. Note that L = 1 → SE_1, L = 2 → SE_2,..., L = 6 + → SE_6 +. All the counters 59 initialize when the start signal (START) is input by the output signal CLR_C of the control circuit 57, and count up the counter 59 specified by the outputs (SE_1 to SE_6 +) of the decoder 58, and The number of occurrences (RunsData1H to RunsData6 + H in FIG. 7 and RunsData1L to RunsData6 + L in FIG. 8) of the same signal length (L) of ６6+ is obtained. Each comparator 60 outputs the output of each counter 59 (RunsData1H to RunsData6 + H in FIG. 7, RunsData1L to RunsData6 + L in FIG. 8) and upper limit comparison data (for example, 2,685,1,386,723,384,209,209). And lower limit comparison data (for example, 2,315, 1,114, 527,240,103,103), and outputs a determination signal (RunsJudge1H to RunsJudge6 + H in FIG. 7, and RunsJudge1L to RunsJudge6 + L in FIG. 8). Thus, for the serial random number generated in synchronization with the reference clock, it is possible to verify the judgment of the RunsTest data 20,000 clocks after the start signal.
[0030]
Finally, verification by LongRunsTest is performed. That is, as shown in FIG. 9, the first counter 73 starts counting with a signal START_C generated from the start signal (START) and the reference clock (CLK_0) via the control circuit 57, and outputs the signal OUT_C at the time of 20,000 counts. Is output. The data holding unit 75 sequentially holds one bit of the serial random number (SRND) by the reference clock (CLK_0), and the comparator 74 compares the serial random number (SRND) with the random number held by the data holding unit 75. The signal CHANGE is output when the random number of this time and the random number of this time change. The second counter 77 counts clocks from when the signal CHANGE is output until the next output, and outputs a signal LRUNS_D. The second counter 77 performs initialization (LRUNS_D = 0) when the output signal CLR_CC of the control circuit 76 receives a start signal (START) and when the signal CHANGE is output. The register 79 performs initialization (LRUNS_D = 0) when a start signal (START) is input by the output signal CLR_R of the control circuit 76. The output signal LongRunsData (LRND) of the register 79 is compared with the output signal (LRUNS_D) of the second counter 77 by the first comparator 78. When LRND <LRUNS_D, the first comparator 78 outputs the output signal COMP_U, and controls The LOAD_R signal is output to the register 79 through the circuit 76, and the maximum value of LRUNS_D is sequentially stored in the register 79. The second comparator 80 compares it with the upper limit comparison data (for example, 26) and outputs a determination signal LongRunsJudge (LRNJ). The relationship between the signals (LRUNS_D, LRND) and the length (L) of the same signal is L = LRUNS_D + 1, L (max) = LRND + 1 = LRUNS_D (max) +1. This makes it possible to verify the determination of the data of LongRunsTest 20,000 clocks after the start signal, for the serial random number generated in synchronization with the reference clock.
[0031]
Then, the uniformity random number verification data verified by the four types of test methods is held in the second selector 97 as shown in FIG. 1 and output according to the user's request. Table 1 shows the selection signals (A0, A1) and the operation table.
[Table 1]

[0032]
That is, the physical random number generator 1 updates the parallel random number with the read clock (CLK_R) (counts down the up / down counter 7) or does not update the parallel random number according to the state (“0” or “1”) of the selection signal (A1). And The output parallel random number (PRND) is connected to DATA_0 of the second selector 97. The output (COND_R) outputs various data and flags generated during generation of physical random numbers such as a write address (ADDRESS) and parallel random number conversion, and is connected to DATA_1 of the second selector 97.
[0033]
When the selection signal (A0, A1) is 2 (ADDRE_S), the random number verification circuit 21 starts verification with the read clock (CLK_R) signal via the control circuit 94, and sets the MonobitTest, PokerTest, RunsTest, and LongRunsTest as the reference clock ( (CLK_0), which is completed in 20,000 + 16 cycles, and outputs a determination result, determination data, and raw data of PokerTest, and is connected to the first selector 96. The details are shown in Table 2.
[Table 2]

[0034]
The comprehensive judgment is output when all judgment results are passed. The output (COND_T) outputs various data and flags generated at the time of random number verification, and is connected to DATA_2 of the second selector 97 together with the monitor address (SEL_ADD) of the counter output. In addition, the counter 3 for generating the parallel random number, the shift register 4, the up / down counter 7 and all the registers 5 are initialized by the start signal of the verification, and the verified physical random numbers are held and the verified physical random numbers are stored. Can be used.
[0035]
The counter 95 generates a monitor address (SEL_ADD) of the first selector 96. The counter 95 starts verification with the read clock (CLK_R) signal when the selection signal (A0, A1) is 2 (ADDRE_S) with the output signal (CLR_C) of the control circuit 94, initializes at the start, and performs control. When the selection signal (A0, A1) is 3 (ADDRE_S) by the output signal (CLK_C) of the circuit 94, the counter 95 counts up (updates) by the read clock (CLK_R) signal.
[0036]
This makes it possible to sequentially generate the serial random number (SRND) generated in synchronization with the reference clock and the parallel random number (PRND) that is sequentially supplemented and verify the uniformity.
[0037]
This facilitates the verification of the physical random number generator 1 and the confirmation of data, and makes it possible to utilize the verified random numbers. By using the selection signals (A0, A1) and the second selector 97, the number of input / output terminals can be significantly reduced. With the selection signals (A0, A1), the read clock (CLK_R), the counter 95 and the second selector 97, valid verification data that can be referred to can be expanded.
[0038]
As shown in FIG. 10, an input of chip select (CS) and output enable (OE) is added to the physical random number generator 1 to output parallel random numbers [PRND (0) to PRND (n-1)]. Can be set to three states (“0”, “1”, off).
[0039]
Further, as shown in FIGS. 11 and 12, a plurality of (p in FIG. 11) physical random number generators 1 and selectors 12 can obtain a high-speed (p-times in FIG. 11) random number generation speed. It is. Here, asynchronous or synchronous only by considering the forbidden area (td_Ra + td_0a + 2 × td_mg) of the edge (for example, rising edge) of the read clock (CLK_R) with respect to the edge (for example, rising edge) of the reference clock (CLK_0) very narrowly. High-speed random number generation of the expression can be easily realized.
[0040]
As described above, by having the chip select (CS) and the output enable (OE), it is easy to connect a plurality of physical random number generators 1 and the speed of random number generation can be increased. Further, by having the chip select (CS) and the output enable (OE), the physical random number generator 1 can be easily connected to a system using a CPU.
[0041]
In the above-described embodiment, the forbidden area (td_Ra + td_0a + 2 × td_mg) of the edge of the read clock (CLK_R) with respect to the edge of the reference clock (CLK_0) is made very small, and the reference clock (CLK_0) and the read clock (CLK_R) In order to minimize interference, a case has been described where two delay circuits 9 and 10 are provided on the reference clock side and the read clock side, respectively. However, the delay circuit 9 is provided only on one of the reference clock side and the read clock side. , 10 may be provided, and the number of delay circuits 9, 10 may be any number as long as it is one or more. Alternatively, the same effect can be obtained by adding a waveform shaping circuit (for example, a monostable multivibrator) instead of the delay circuits 9 and 10.
[0042]
(Supplementary Note 1) A physical random number generator having a physical random number generator, wherein the physical random number generator includes a serial physical random number generator that generates a serial random number according to a reference clock signal, and converts the serial random number into a parallel random number. A serial / parallel converter for converting, and a plurality of registers capable of holding a parallel random number; a serial random number is sequentially held in the register each time a parallel random number is generated by the serial / parallel converter; A physical circuit, comprising: a control circuit for reading and outputting a parallel random number from the register in response to a read clock signal, and for sequentially updating the contents by shifting the parallel random number from another register to the read-out register. Random number generator.
[0043]
(Supplementary Note 2) The physical random number generator includes an up / down counter that determines a register to hold a parallel random number among a plurality of registers and outputs a write address, and a write address output by the up / down counter. And a selector for selecting a register to hold a parallel random number and outputting a load signal based on the load signal from the selector. And sequentially reads and outputs the parallel random number from the last stage of the register according to the read clock signal, and sequentially shifts the parallel random number in each register preceding the register to the subsequent stage. Characterized by having a circuit Physical random number generator according to claim 1.
[0044]
(Supplementary Note 3) The physical random number generator includes a total number counter that counts the total number of serial random numbers generated by the serial physical random number generator, and the total number of serial random numbers counted by the total counter reaches a predetermined number of bits. 3. The physical random number generator according to claim 1, further comprising a random number verification circuit for verifying the uniformity based on the serial random numbers.
[0045]
(Supplementary Note 4) In the physical random number generator according to Supplementary Notes 1 to 3, a delay circuit or a waveform shaping circuit is added to one or both of the random number generation reference clock and the read clock to extract clock edges. A physical random number generator characterized in that a forbidden area of a read clock edge with respect to an edge of a reference clock is minimized.
[0046]
(Supplementary Note 5) As a random number verification method of the random number verification circuit, a random number verification method for counting the number of occurrences of a random number value “0” or “1” and comparing this with a specified value to verify the uniformity of the random number 4. The physical random number generator according to claim 3, wherein
[0047]
(Supplementary Note 6) As a random number verification method of the random number verification circuit, one random number value is formed by four bits, and a χ square value calculated based on the frequency of appearance of each random number value is compared with a specified value to determine a random number. 4. The physical random number generator according to claim 3, wherein a random number verification method for verifying the uniformity is adopted.
[0048]
(Supplementary Note 7) As a random number verification method of the random number verification circuit, a random number verification method of verifying the uniformity of random numbers by counting the number of occurrences for each run length and comparing these with a specified value is adopted. The physical random number generator according to claim 3, wherein:
[0049]
(Supplementary Note 8) As the random number verification method of the random number verification circuit, a random number verification method that verifies the uniformity of the random number by comparing the length of the longest run appearing in the random number of a predetermined number of bits with a specified value is adopted. 4. The physical random number generator according to claim 3, wherein:
[0050]
(Supplementary note 9) The physical random number generator according to any one of claims 1 to 7, further comprising a chip select, an output enable function, and a terminal corresponding thereto, and a buffer function of the output unit having three states. apparatus.
[0051]
(Supplementary note 10) The physical random number generator according to supplementary note 9, further comprising a first selector and a counter, and outputs a random number verification state and a monitor address when a selection signal (A0 = "0", A1 = "1"). A random number determination result and verification data are output when a selection signal (A0 = “1”, A1 = “1”), and a monitor address is updated with a read clock. .
[0052]
(Supplementary note 11) The physical random number generation device according to supplementary note 10, wherein frequency distribution data of PokerTest of uniform random numbers is output.
[0053]
(Supplementary Note 12) In the physical random number generator according to Supplementary Notes 9 to 11, a circuit (a counter, a shift register, an up / down counter, and a register) related to holding a parallel random number at the start of uniform random number verification with a read clock. A physical random number generator, wherein all the held parallel random numbers are output as verified random numbers of uniform random numbers.
[0054]
(Supplementary Note 13) A plurality of the physical random number generators are prepared, and one of the physical random number generators is selected based on a select signal of a selector to output a random number or random number verification data. 9. The physical random number generator according to claim 1.
[0055]
【The invention's effect】
As described above, according to the first to seventh aspects of the present invention, the generated physical random numbers can be efficiently used, and the uniformity of the random numbers can be easily tested and used. These can be realized with a simple circuit configuration.
[0056]
According to the eighth and ninth aspects of the present invention, it is easy to generate a random number at high speed using a plurality of physical random number generating ICs, and it is possible to directly connect to a Data Bus. Therefore, the usability of the physical random number generation device is significantly improved.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a physical random number generation device according to the present invention.
FIG. 2 is a circuit diagram showing details of a physical random number generator of the physical random number generator shown in FIG.
FIG. 3 is a waveform chart showing output waveforms of respective units of the physical random number generator shown in FIG.
FIG. 4 is a waveform chart showing output waveforms of respective units of the physical random number generator shown in FIG.
5 is a circuit diagram of a part related to MonobitTest of a random number verification circuit of the physical random number generation device shown in FIG.
FIG. 6 is a circuit diagram of a portion related to PokerTest of a random number verification circuit of the physical random number generation device shown in FIG. 1;
7 is a circuit diagram of a part related to RunsTest of a random number verification circuit of the physical random number generation device shown in FIG.
8 is a circuit diagram of a part related to RunsTest of the random number verification circuit of the physical random number generation device shown in FIG.
9 is a circuit diagram of a part related to LongRunsTest of a random number verification circuit of the physical random number generation device shown in FIG. 1;
FIG. 10 is a circuit diagram showing a second embodiment of the physical random number generator according to the present invention.
FIG. 11 is a circuit diagram showing a third embodiment of the physical random number generator according to the present invention.
FIG. 12 is a waveform chart showing output waveforms of respective units of the physical random number generator shown in FIG.
[Explanation of symbols]
1 ... Physical random number generator
2 Serial serial random number generator
4. Serial / parallel converter (shift register)
5. Register
6 Control circuit
7. Up / down counter
8,12 ... selector
23, 33, 53, 73 ... total counter (first counter)
26, 37, 57, 76 ... random number verification circuit (control circuit)
91 Physical random number generator

Claims

A physical random number generator having a physical random number generator,
The physical random number generator,
A serial physical random number generator that generates a serial random number in accordance with the reference clock signal,
A serial / parallel converter for converting serial random numbers to parallel random numbers,
Equipped with multiple registers that can hold parallel random numbers,
Each time the parallel / random number is generated by the serial / parallel conversion unit, the register holds the parallel random number sequentially, and reads and outputs the parallel random number from the register in response to a read clock signal. And a control circuit for shifting a parallel random number from another register to sequentially update the content.

The physical random number generator,
An up / down counter that determines a register to hold a parallel random number among a plurality of registers and outputs a write address,
A selector for selecting a register to hold a parallel random number and outputting a load signal based on a write address output by the up / down counter;
Based on the load signal from the selector, the parallel random number in the serial / parallel conversion unit is sequentially held from the register at the subsequent stage to the register at the previous stage, and from the last stage of the register according to the read clock signal. 2. The physical random number generator according to claim 1, further comprising a control circuit for reading and outputting the parallel random number and sequentially shifting the parallel random number in each register at a stage preceding the register to a subsequent stage.

The physical random number generator,
A total counter for counting the total number of serial random numbers generated by the serial physical random number generator,
2. The device according to claim 1, further comprising a random number verification circuit for verifying, based on the serial random numbers, the uniformity of the serial random numbers when the total number of the serial random numbers counted by the total counter reaches a predetermined number of bits. Item 3. The physical random number generator according to Item 2.

As a random number verification method of the random number verification circuit,
4. The random number verification method according to claim 3, wherein a random number verification method of counting the number of occurrences of the random number value "0" or "1" and comparing this with a prescribed value to verify the uniformity of the random number is adopted. Physical random number generator.

As a random number verification method of the random number verification circuit,
A random number verification method that verifies the uniformity of random numbers by comparing a とし square value calculated based on the appearance frequency of each random number value with a specified value by using one random number value with 4 bits. The physical random number generator according to claim 3, wherein

As a random number verification method of the random number verification circuit,
4. The physical random number generation device according to claim 3, wherein a random number verification method for counting the number of appearances for each run length and comparing them with a prescribed value to verify the uniformity of the random numbers is adopted. .

As a random number verification method of the random number verification circuit,
4. The physical random number according to claim 3, wherein a random number verification method for verifying uniformity of the random number by comparing the length of the longest run appearing in the random number with a predetermined number of bits with a prescribed value is adopted. Generator.

8. The physical random number generator according to claim 1, further comprising a chip select, an output enable function, and a terminal corresponding thereto, and a buffer function of an output unit having three states.

A plurality of said physical random number generators are prepared, and based on a select signal of a selector, one is selected from said physical random number generators and a random number or random number verification data is output. The physical random number generator according to any one of claims 1 to 8.