JP2004119478A - 半導体記憶装置、不揮発性記憶装置および磁気記憶装置 - Google Patents

Abstract

【課題】高い信頼性を有する半導体記憶装置、不揮発性記憶装置および磁気記憶装置を提供する。
【解決手段】磁気記憶装置としての半導体装置は、メモリ素子としてのＴＭＲセル２１ａ、２１ｂと配線としての積層配線（バリアメタル膜１１ｂ、１１ｃと導電体１２ｂ、１２ｃとからなる第１の配線上にバリアメタル膜１５ｂ、１５ｃおよび導電体１６ｂ、１６ｃからなる第２の配線を積層した積層配線）とを備える。積層配線はＴＭＲセル２１ａ、２１ｂと対向するように配置されている。積層配線は、ＴＭＲセル２１ａ、２１ｂと対向する部分の厚みが、ＴＭＲセル２１ａ、２１ｂと対向する部分以外の部分の厚みより厚い。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置、不揮発性記憶装置および磁気記憶装置に関し、より特定的には、高い信頼性を有する半導体記憶装置、不揮発性記憶装置および磁気記憶装置に関する。
【０００２】
【従来の技術】
近年、次世代の半導体記憶装置として、ＭＲＡＭ（ｍａｇｎｅｔｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）が研究されている（たとえば、非特許文献１参照）。
【０００３】
非特許文献１には、磁気トンネル接合（ＭＴＪ：ｍａｇｎｅｔｉｃ　ｔｕｎｎｅｌ　ｊｕｎｃｔｉｏｎ）を含むＴＭＲ（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）素子と１つのトランジスタとからなる、いわゆる１ＭＴＪ＋１トランジスタ型の不揮発性記憶装置であるＭＲＡＭのメモリセルが開示されている（非特許文献１の図７．３．１参照）。非特許文献１に開示された磁気記憶装置または不揮発性記憶装置の一例であるＭＲＡＭのメモリセルでは、ＴＭＲ素子の下に絶縁層を介してディジット線が配置されている。また、ＴＭＲ素子の上表面に接触するようにビット線が配置されている。このディジット線およびビット線に電流を流すことにより発生する磁場を用いて、ＴＭＲ素子のＭＴＪを構成するフリー層としての強磁性体層の磁化方向を変更することにより、メモリセルにおけるデータの書換えが行なわれる。
【０００４】
【非特許文献１】
磁気トンネル接合素子に基づく不揮発性記憶装置（Ｎｏｎｖｏｌａｔｉｌｅ　ＲＡＭ　ｂａｓｅｄ　ｏｎＭａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　Ｅｌｅｍｅｎｔｓ）、「ダイジェストオブテクニカルペーパーズ（ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ）」、（米国）、ｐ．１３０−１３１、２０００年２月
【０００５】
【発明が解決しようとする課題】
上述したＭＲＡＭのメモリセルを含むメモリセル部を、制御回路などを含むロジック部が形成された半導体基板上に付加的に形成しようとする場合、ロジック部の配線層とメモリセル部の上記ディジット線やビット線などの導電体層とをそれぞれ同一レイヤにより構成することが考えられる。しかし、ロジック部の配線層の間の距離（積層して形成された複数の配線層の間に位置する層間絶縁膜の厚み）は、ロジック部の配線構造における寄生容量などの値を考慮して決定されている。そのため、単純にロジック部の配線層と同一レイヤによりメモリセル部のディジット線やビット線を形成すると、ビット線下に形成されたＴＭＲ素子とディジット線との間隔（ＴＭＲ素子とディジット線との間に位置する層間絶縁膜の厚み）が、メモリセルの要求特性から考えると必要以上に大きくなってしまう場合があった。
【０００６】
このようにディジット線とＴＭＲ素子との間隔（距離）が必要以上に大きい場合、ディジット線に電流を流すことにより発生してＴＭＲ素子に印加される磁場の強度が不充分となる。このため、上述したフリー層の磁化方向を確実に変更できない（データの書換えができない）ことにより信頼性が低下するおそれがあった。
【０００７】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、高い信頼性を有する半導体記憶装置、不揮発性記憶装置および磁気記憶装置を提供することである。
【０００８】
【課題を解決するための手段】
この発明の１の局面に従った半導体記憶装置は、メモリ素子と配線とを備える。配線はメモリ素子と対向するように配置されている。配線は、メモリ素子と対向する部分の厚みが、メモリ素子と対向する部分以外の部分の厚みより厚い。
【０００９】
この発明の他の局面に従った不揮発性記憶装置は、基板上において、メモリセルが形成されたメモリセル部と、ロジック回路が形成されたロジック部とを備える。ロジック部は、第１配線と第２配線とを含む。第１配線は基板上に形成される。第２配線は第１配線の上層に、ロジック回路を構成する導電体層以外の層のみを介して形成される。メモリセル部は第３配線、第４配線、メモリ素子および導電体層を含む。第３配線は第１配線と同一レイヤにより構成される。第４配線は第２配線と同一レイヤにより構成される。メモリ素子と導電体層とは、第３配線と前記第４配線との間に形成される。メモリ素子と導電体層とはメモリセルを構成する。
【００１０】
この発明の別の局面に従った磁気記憶装置は、メモリ素子として動作する磁気抵抗効果素子と、磁気抵抗効果素子と接触するように配置された配線とを備える。配線において、磁気抵抗効果素子と対向する部分の厚みは、磁気抵抗効果素子と対向する部分以外の部分の厚みより厚い。
【００１１】
【発明の実施の形態】
発明者は、ロジック回路が形成された半導体装置にＭＲＡＭを追加することにより、ＭＲＡＭとロジック回路とを同一の半導体基板上に混載した半導体装置を実現することを検討した。図４３は、発明者が検討した本発明に関連する半導体装置を示す断面模式図である。図４３を参照して、本発明に関連する半導体装置を説明する。
【００１２】
図４３に示すように、半導体装置はＭＲＡＭセル部とロジック部とを備える。ＭＲＡＭセル部にはＴＭＲセル２１ａ、２１ｂを利用したＭＲＡＭのメモリセル（ＭＲＡＭセル）が形成されている。また、ロジック部にはＭＲＡＭセルの制御やその他の制御を行なうためのロジック回路を構成する電界効果トランジスタが形成されている。以下、半導体装置の構造を具体的に説明する。
【００１３】
図４３に示した半導体装置のＭＲＡＭセル部においては、半導体基板１の主表面に電界効果トランジスタのソース／ドレイン領域２ａ〜２ｄが形成されている。ソース／ドレイン領域２ａ、２ｂはチャネル領域を介して対向するように配置されている。ソース／ドレイン領域２ａ、２ｂの間のチャネル領域上には、ゲート絶縁膜を介してゲート電極３ａが形成されている。このゲート電極３ａ、ゲート絶縁膜およびソース／ドレイン領域２ａ、２ｂからＭＲＡＭセルのスイッチング手段としての電界効果トランジスタが構成されている。また、同様に、半導体基板１の主表面に形成されたソース／ドレイン領域２ｃ、２ｄの間のチャネル領域上には、ゲート絶縁膜を介してゲート電極３ｂが形成されている。ゲート電極３ｂ、ゲート絶縁膜、ソース／ドレイン領域２ｃ、２ｄからスイッチング手段としてのもう１つの電界効果トランジスタが構成される。
【００１４】
電界効果トランジスタのゲート電極３ａ、３ｂ上には第１の層間絶縁膜４が形成されている。第１の層間絶縁膜４においては、ソース／ドレイン領域２ａ〜２ｄ上に位置する領域にそれぞれコンタクトホール５ａ〜５ｄが形成されている。コンタクトホール５ａ〜５ｄの内壁上にはバリアメタル膜６ａ〜６ｄがそれぞれ形成されている。バリアメタル膜６ａ〜６ｄ上には、コンタクトホール５ａ〜５ｄの内部を充填するように導電体プラグ７ａ〜７ｄがそれぞれ形成されている。
【００１５】
第１の層間絶縁膜４上には第２の層間絶縁膜８が形成されている。第２の層間絶縁膜８においては、コンタクトホール５ａ、５ｄ上に位置する領域にスルーホール９ａ、９ｂが形成されている。スルーホール９ａ、９ｂの上部においては、第２の層間絶縁膜８に配線用溝１０ａ、１０ｄがそれぞれ形成されている。また、第１の層間絶縁膜４に形成されたコンタクトホール５ｂ、５ｃ上に位置する領域においては、第２の層間絶縁膜８の上部表面に配線用溝１０ｂ、１０ｃがそれぞれ形成されている。スルーホール９ａ、９ｂ、配線用溝１０ａ〜１０ｄの内部にはバリアメタル膜１１ａ〜１１ｄおよび導電体１２ａ〜１２ｄが形成されている。
【００１６】
第２の層間絶縁膜８上には第３の層間絶縁膜１３が形成されている。第３の層間絶縁膜１３においては、配線用溝１０ａ、１０ｄ上に位置する領域にそれぞれ開口部１８ａ、１８ｂが形成されている。開口部１８ａ、１８ｂの内部はそれぞれ導電体により充填されている。
【００１７】
第３の層間絶縁膜１３上には、開口部１８ａ、１８ｂ上から導電体１２ｂ、１２ｃ上に位置する領域にまで延び、導電体からなるストラップ２０ａ、２０ｂが形成されている。
【００１８】
ストラップ２０ａ、２０ｂ上であって、導電体１２ｂ、１２ｃ上に位置する領域には磁気抵抗効果素子であるＴＭＲセル２１ａ、２１ｂが形成されている。また、ストラップ２０ａ、２０ｂ上には、第４の層間絶縁膜２２が形成されている。なお、ＴＭＲセル２１ａ、２１ｂは、第４の層間絶縁膜２２に埋設された状態となっているが、ＴＭＲセル２１ａ、２１ｂの上部表面は第４の層間絶縁膜２２の上部表面において露出している。
【００１９】
第４の層間絶縁膜２２およびＴＭＲセル２１ａ、２１ｂ上にはロジック部において形成された第５の層間絶縁膜３４と同一レイヤからなる第５の層間絶縁膜（図示せず）が形成されている。この層間絶縁膜ではＴＭＲセル２１ａ、２１ｂ上に位置する領域において配線用溝２３ａが形成されている。配線用溝２３ａの内部にはバリアメタル膜２４ａおよび導電体２５ａが形成されている。この配線用溝２３ａの内部に形成されたバリアメタル膜２４ａおよび導電体２５からなる配線はＭＲＡＭセルのビット線を構成する。
【００２０】
導電体２５ａ上には第６の層間絶縁膜２６が形成されている。第６の層間絶縁膜２６の上部表面には配線用溝２７ａ、２７ｂが形成されている。配線用溝２７ａ、２７ｂの内部にはバリアメタル膜２８ａ、２８ｂおよび導電体２９ａ、２９ｂが形成されている。第６の層間絶縁膜２６上には第７の層間絶縁膜３０が形成されている。第７の層間絶縁膜３０の上部表面には配線用溝３１ａが形成されている。配線用溝３１ａの内部にはバリアメタル膜３２ａおよび導電体３３ａが形成されている。
【００２１】
図４３に示した半導体装置のＭＲＡＭセル部には２つのメモリセルが示されている。すなわち、ゲート電極３ａ、ゲート絶縁膜およびソース／ドレイン領域２ａ、２ｂからなるスイッチング手段としての電界効果トランジスタと、この電界効果トランジスタのソース／ドレイン領域２ａに電気的に接続されたストラップ２０ａと、このストラップ２０ａの一方端部上に配置されたＴＭＲセル２１ａと、このＴＭＲセル２１ａ下に位置する領域に形成されたディジット線としての導電体１２ｂおよびバリアメタル膜１１ｂからなる配線、さらにＴＭＲセル２１ａの上部表面上に電気的に接続されたバリアメタル膜２４ａおよび導電体２５ａからなるビット線としての配線から１つのＭＲＡＭセルが構成される。このディジット線はＴＭＲセル２１ａに磁場を印加することによりＴＭＲセルの磁化方向を変更する（ＴＭＲセルの情報を書替える）ために用いられる。また、電界効果トランジスタのゲート電極３ａは読出用のワード線を構成する。
【００２２】
また、図４３に示したＭＲＡＭセル部に形成されたもう１つのＭＲＡＭセルは、上述したＭＲＡＭセルと同様の構造を備える。すなわち、半導体基板１の主表面に形成されたゲート電極３ｂ、ソース／ドレイン領域２ｃ、２ｄおよびゲート絶縁膜からなるスイッチング手段としての電界効果トランジスタ、この電界効果トランジスタのソース／ドレイン領域２ｄと電気的に接続されたストラップ２０ｂ、ストラップ２０ｂの一方端部上に形成されたＴＭＲセル２１ｂ、ＴＭＲセル２１ｂの上部表面上に接続されたビット線としてのバリアメタル膜２４ａおよび導電体２５ａからなる配線、さらにディジット線を構成するバリアメタル膜１１ｃおよび導電体１２ｃからなる配線により、もう１つのＭＲＡＭセルが構成されている。上述したＭＲＡＭセルは、半導体基板１上にマトリックス状に配置されている。
【００２３】
次に、ロジック部の構造を説明する。ロジック部においては、半導体基板１の主表面にロジック部のロジック回路を構成する電界効果トランジスタのソース／ドレイン領域２ｅ、２ｆがチャネル領域を介して対向するように形成されている。チャネル領域上に位置する領域には、半導体基板１の主表面上にゲート絶縁膜（図示せず）を介してゲート電極３ｃが形成されている。ゲート電極３ｃ、ゲート絶縁膜、ソース／ドレイン領域２ｅ、２ｆからロジック回路を構成する素子である電界効果トランジスタが構成される。
【００２４】
この電界効果トランジスタ上に半導体基板１の主表面を覆うように第１の層間絶縁膜４が形成されている。第１の層間絶縁膜４においては、ソース／ドレイン領域２ｅ、２ｆ上に位置する領域において、それぞれコンタクトホール５ｅ、５ｆが形成されている。コンタクトホール５ｅ、５ｆの内部にはバリアメタル膜６ｅ、６ｆおよび導電体プラグ７ｅ、７ｆが形成されている。
【００２５】
第１の層間絶縁膜４上には第２の層間絶縁膜８が形成されている。第２の層間絶縁膜８においては、導電体プラグ７ｅ上に位置する領域にスルーホール９ｃが形成されている。また、スルーホール９ｃに連なるように、第２の層間絶縁膜８の上部表面上には配線用溝１０ｅが形成されている。配線用溝１０ｅおよびスルーホール９ｃの内部にはバリアメタル膜１１ｅおよび導電体１２ｅが形成されている。バリアメタル膜１１ｅおよび導電体１２ｅからなる配線は、ＭＲＡＭセル部のディジット線を構成するバリアメタル膜１１ｂ、１１ｃおよび導電体１２ｂ、１２ｃからなる配線と同一レイヤによって構成される。
【００２６】
第２の層間絶縁膜８上に第３の層間絶縁膜１３が形成されている。第３の層間絶縁膜１３の上部表面上には第４の層間絶縁膜２２が形成されている。第４の層間絶縁膜２２の上部表面上には第５の層間絶縁膜３４が形成されている。第５の層間絶縁膜３４の上部表面には配線用溝２３ｂが形成されている。配線用溝２３ｂの内部にはバリアメタル膜２４ｂおよび導電体２５ｂが形成されている。バリアメタル膜２４ｂおよび導電体２５ｂからなる配線は、ＭＲＡＭセル部のバリアメタル膜２４ａおよび導電体２５ａからなるビット線としての配線と同一レイヤからなる。
【００２７】
第５の層間絶縁膜３４上には第６の層間絶縁膜２６が形成されている。第６の層間絶縁膜２６の上部表面には配線用溝２７ｃが形成されている。配線用溝２７ｃの内部にはバリアメタル膜２８ｃおよび導電体２９ｃが形成されている。
【００２８】
第６の層間絶縁膜２６上には第７の層間絶縁膜３０が形成されている。第７の層間絶縁膜３０の上部表面には配線用溝３１ｂが形成されている。配線用溝３１ｂの内部にはバリアメタル膜３２ｂおよび導電体３３ｂが形成されている。
【００２９】
図４３に示すように、ロジック部のバリアメタル膜１１ｅおよび導電体１２ｅからなる配線と同一レイヤにより、バリアメタル膜１１ｂ、１１ｃおよび導電体１２ｂ、１２ｃからなる配線（ＭＲＡＭセルのディジット線）を形成するとともに、ロジック部のバリアメタル膜２４ｂおよび導電体２５ｂからなる配線と同一レイヤにより、バリアメタル膜２４ａおよび導電体２５ａからなる配線（ＭＲＡＭセルのビット線）を形成すると、ビット線に接続するように形成されたＴＭＲセル２１ａ、２１ｂとディジット線（バリアメタル膜１１ｂ、１１ｃおよび導電体１２ｂ、１２ｃからなる配線）との間の距離Ｌが長くなるため、ディジット線に電流を流すことにより発生し、ＴＭＲセル２１ａ、２１ｂに印加される磁場の強度が不充分となる場合が考えられる。これは、層間絶縁膜１３の厚みがロジック部の配線構造の寄生容量などの値を最適化するといった観点から決定されているためである。また、ＴＭＲセル２１ａ、２１ｂに印加される磁場の強度が充分なレベルとなるように層間絶縁膜１３の厚みを薄くすると、ロジック部の配線構造について寄生容量などの値が変化する。このため、ロジック部の配線構造全体の設計の見直し（遅延計算のやり直しなど）が必要となるので、半導体装置の開発期間が長くなる。この結果、半導体装置の製造コストが増大することになる。
【００３０】
発明者は、このような問題を回避するため、研究の結果本発明を完成した。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００３１】
（実施の形態１）
図１は、本発明による半導体装置の実施の形態１を示す断面模式図である。図１を参照して、本発明による半導体装置の実施の形態１を説明する。
【００３２】
図１に示した本発明による半導体装置の実施の形態１はメモリセル領域としてのＭＲＡＭセル部と、ロジック部とを備える。ＭＲＡＭセル部には後述するように磁気抵抗効果素子としてのＴＭＲセル２１ａ、２１ｂを利用したＭＲＡＭのメモリセルが形成されている。また、ロジック部には後述するようにＭＲＡＭセルの制御やその他の制御・演算を行なうためのロジック回路を構成する電界効果トランジスタが形成されている。以下、半導体装置の構造を具体的に説明する。
【００３３】
図１に示した半導体装置のＭＲＡＭセル部においては、半導体基板１の主表面に電界効果トランジスタのソース／ドレイン領域２ａ〜２ｄが形成されている。ソース／ドレイン領域２ａ、２ｂはチャネル領域を介して対向するように配置されている。ソース／ドレイン領域２ａ、２ｂの間のチャネル領域上には、ゲート絶縁膜を介してゲート電極３ａが形成されている。このゲート電極３ａ、ゲート絶縁膜、ソース／ドレイン領域２ａ、２ｂからスイッチング手段としての電界効果トランジスタが構成されている。また、同様に、半導体基板１の主表面に形成されたソース／ドレイン領域２ｃ、２ｄの間のチャネル領域上には、ゲート絶縁膜を介してゲート電極３ｂが形成されている。ゲート電極３ｂ、ゲート絶縁膜、ソース／ドレイン領域２ｃ、２ｄからスイッチング手段としてのもう１つの電界効果トランジスタが構成される。
【００３４】
電界効果トランジスタのゲート電極３ａ、３ｂ上には第１の層間絶縁膜４が形成されている。第１の層間絶縁膜４においては、ソース／ドレイン領域２ａ〜２ｄ上に位置する領域にそれぞれコンタクトホール５ａ〜５ｄが形成されている。コンタクトホール５ａ〜５ｄの底部では、ソース／ドレイン領域２ａ〜２ｄの表面が露出している。また、コンタクトホール５ｂ、５ｃの上部においては、層間絶縁膜４に図１の紙面に対してほぼ垂直方向に延在する配線用溝が形成されている。
【００３５】
コンタクトホール５ａ〜５ｄの内壁上には窒化チタン（ＴｉＮ）などからなるバリアメタル膜６ａ〜６ｄがそれぞれ形成されている。バリアメタル膜６ａ〜６ｄ上には、コンタクトホール５ａ〜５ｄの内部を充填するように導電体プラグ７ａ〜７ｄがそれぞれ形成されている。導電体プラグ７ａ〜７ｄの材料としてはたとえばめっき法などを用いて形成した銅（Ｃｕ）を用いることができる。
【００３６】
第１の層間絶縁膜４上には第２の層間絶縁膜８が形成されている。第２の層間絶縁膜８においては、コンタクトホール５ａ、５ｄ上に位置する領域にスルーホール９ａ、９ｂが形成されている。また、スルーホール９ａ、９ｂの上部においては、第２の層間絶縁膜８に配線用溝１０ａ、１０ｄがそれぞれ形成されている。また、第１の層間絶縁膜４に形成されたコンタクトホール５ｂ、５ｃ上に位置する領域においては、第２の層間絶縁膜８の上部表面に配線用溝１０ｂ、１０ｃがそれぞれ形成されている。配線用溝１０ａ〜１０ｄは、それぞれ図１の紙面にほぼ垂直な方向に延在するように形成されている。
【００３７】
スルーホール９ａ、９ｂ、配線用溝１０ａ〜１０ｄの内部の壁面を覆うようにバリアメタル膜１１ａ〜１１ｄが形成されている。バリアメタル膜１１ａ〜１１ｄ上には、スルーホール９ａ、９ｂおよび配線用溝１０ａ、１０ｄの内部を充填するように導電体１２ａ〜１２ｄが形成されている。導電体１２ａ〜１２ｄの材料としてはたとえば銅（Ｃｕ）を用いることができる。
【００３８】
第２の層間絶縁膜８上には第３の層間絶縁膜１３が形成されている。第３の層間絶縁膜１３においては、配線用溝１０ａ〜１０ｄ上に位置する領域にそれぞれ配線用溝１４ａ〜１４ｄが形成されている。なお、配線用溝１４ｂ、１４ｃは、ＴＭＲセル２１ａ、２１ｃの下のみに形成されているが、他の領域にも形成してもよい。配線用溝１４ａ〜１４ｄの底部においては、それぞれ配線用溝１０ａ〜１０ｄ内部に形成された導電体１２ａ〜１２ｄの上部表面が露出している。配線用溝１４ａ〜１４ｄの内壁面を覆うようにバリアメタル膜１５ａ〜１５ｄがそれぞれ形成されている。バリアメタル膜１５ａ〜１５ｄ上には、配線用溝１４ａ〜１４ｄの内部を充填するように導電体１６ａ〜１６ｄが形成されている。導電体１６ａ〜１６ｄの材料としてはたとえば銅（Ｃｕ）を用いることができる。配線用溝１０ｂ、１０ｃの内部に形成されたバリアメタル膜１１ｂ、１１ｃおよび導電体１２ｂ、１２ｃからなる第１の配線層と、配線用溝１４ｂ、１４ｃの内部に形成されたバリアメタル膜１５ｂ、１５ｃおよび導電体１６ｂ、１６ｃからなる第２の配線層とからＭＲＡＭセルのディジット線が構成される。このディジット線はＴＭＲセル２１ａ、２１ｂの書替えに用いられる。
【００３９】
次に、第３の層間絶縁膜１３上に第４の層間絶縁膜１７を形成する。層間絶縁膜１７には、導電体１６ａ、１６ｄ上に位置する領域に開口部１８ａ、１８ｂが形成されている。開口部１８ａ、１８ｂの内部を充填するとともに第４の層間絶縁膜１７の上表面上に延在するように導電体からなるストラップ２０ａ、２０ｂが形成されている。ストラップ２０ａ、２０ｂはたとえば窒化チタン（ＴｉＮ）あるいはポリシリコンにより構成されていてもよい。ストラップ２０ａ、２０ｂは配線用溝１４ａ、１４ｄの内部の導電体１６ａ、１６ｄとそれぞれ電気的に接続されている。また、ストラップ２０ａ、２０ｂの一方端部はディジット線を構成する導電体１６ｂ、１６ｃの上にまで延在するように形成されている。
【００４０】
ストラップ２０ａ、２０ｂ上であって、導電体１６ｂ、１６ｃ上に位置する領域には磁気抵抗効果素子であるＴＭＲセル２１ａ、２１ｂが形成されている。また、ストラップ２０ａ、２０ｂ上には、第５の層間絶縁膜２２が形成されている。第５の層間絶縁膜２２の上部表面は、ＴＭＲセル２１ａ、２１ｂの上部表面とほぼ同一平面上に位置するように形成されている。つまり、ＴＭＲセル２１ａ、２１ｂは、第５の層間絶縁膜２２に埋設された状態となっているが、ＴＭＲセル２１ａ、２１ｂの上部表面は第５の層間絶縁膜２２の上部表面において露出している。
【００４１】
第５の層間絶縁膜２２およびＴＭＲセル２１ａ、２１ｂ上にはロジック部において形成された層間絶縁膜３４と同一レイヤからなる第６の層間絶縁膜（図示せず）が形成されている。この層間絶縁膜にはＴＭＲセル２１ａ、２１ｂ上に位置する領域において配線用溝２３ａが形成されている。配線用溝２３ａの内壁面上にはバリアメタル膜２４ａが形成されている。バリアメタル膜２４ａ上には、配線用溝２３ａの内部を充填するように導電体２５ａが形成されている。導電体２５ａを構成する材料としてはたとえば銅（Ｃｕ）を用いることができる。この配線用溝２３ａの内部に形成されたバリアメタル膜２４ａおよび導電体２５ａからなる配線はＭＲＡＭセルのビット線を構成する。
【００４２】
導電体２５ａ上には第６の層間絶縁膜２６が形成されている。第７の層間絶縁膜２６の上部表面には配線用溝２７ａ、２７ｂが形成されている。配線用溝２７ａ、２７ｂの内部には、その壁面を覆うようにバリアメタル膜２８ａ、２８ｂが形成されている。バリアメタル膜２８ａ、２８ｂ上には配線用溝２７ａ、２７ｂの内部を充填するように導電体２９ａ、２９ｂが形成されている。導電体２９ａ、２９ｂの材料としてはたとえば銅（Ｃｕ）を用いることができる。
【００４３】
第７の層間絶縁膜２６上には第８の層間絶縁膜３０が形成されている。第８の層間絶縁膜３０の上部表面には配線用溝３１ａが形成されている。配線用溝３１ａの内壁面を覆うようにバリアメタル膜３２ａが形成されている。バリアメタル膜３２ａ上には配線用溝３１ａの内部を充填するように導電体３３ａが形成されている。導電体３３ａの材料としてはたとえば銅（Ｃｕ）を用いることができる。
【００４４】
図１に示した半導体装置のＭＲＡＭセル部には２つのメモリセルが示されている。すなわち、ワード線としてのゲート電極３ａ、ゲート絶縁膜およびソース／ドレイン領域２ａ、２ｂからなるスイッチング手段としての電界効果トランジスタと、この電界効果トランジスタのソース／ドレイン領域２ａに電気的に接続されたストラップ２０ａと、このストラップ２０ａの一方端部上に配置されたＴＭＲセル２１ａと、このＴＭＲセル２１ａ下に位置する領域に形成されたディジット線としての導電体１２ｂ、１６ｂおよびバリアメタル膜１１ｂ、１５ｂからなる積層配線と、さらにＴＭＲセル２１ａの上部表面に電気的に接続されたバリアメタル膜２４ａおよび導電体２５ａからなるビット線としての配線とから１つのＭＲＡＭメモリセルが構成される。
【００４５】
上述したディジット線はＴＭＲセル２１ａ下にストラップ２０ａおよび層間絶縁膜２２を介して配置されている。ＴＭＲセル２１ａとディジット線としての積層配線との間の距離は充分小さくなっている。このディジット線は既に述べたようにＴＭＲセル２１ａを書替えるために用いられる。また、電界効果トランジスタのゲート電極３ａは読出用のワード線として作用する。
【００４６】
また、図１に示したＭＲＡＭセル部に形成されたもう１つのＭＲＡＭメモリセル（ＭＲＡＭセルとも言う）は、上述したＭＲＡＭメモリセルと同様の構造を備える。すなわち、半導体基板１の主表面に形成されたゲート電極３ｂ、ソース／ドレイン領域２ｃ、２ｄおよびゲート絶縁膜からなるスイッチング手段としての電界効果トランジスタ、この電界効果トランジスタのソース／ドレイン領域２ｄと電気的に接続されたストラップ２０ｂ、ストラップ２０ｂの一方端部上に形成されたＴＭＲセル２１ｂ、ＴＭＲセル２１ｂの上部表面上に接続されたバリアメタル膜２４ａおよび導電体２５ａからなるビット線としての配線、さらにディジット線としてのバリアメタル膜１１ｃ、１５ｃおよび導電体１２ｃ、１６ｃからなる積層配線により、ＭＲＡＭセルは構成されている。上述したＭＲＡＭセルは、半導体基板１上にマトリックス状に配置されている。
【００４７】
ＭＲＡＭセルの書込み、読み出しなどを行なう場合、それぞれのＭＲＡＭセルを構成する電界効果トランジスタによって個々のＭＲＡＭセルが選択される。そして、上述したワード線、ビット線およびディジット線などに適宜電流を流すことにより、ＭＲＡＭセルにおけるデータの書替え／読出が行なわれる。
【００４８】
次に、ロジック部の構造を説明する。ロジック部においては、半導体基板１の主表面にロジック部のロジック回路を構成する電界効果トランジスタが形成されている。電界効果トランジスタのソース／ドレイン領域２ｅ、２ｆは、半導体基板１の主表面においてチャネル領域を介して対向するように形成されている。チャネル領域上に位置する領域では、半導体基板１の主表面上にゲート絶縁膜を介してゲート電極３ｃが形成されている。ゲート電極３ｃ、ゲート絶縁膜、ソース／ドレイン領域２ｅ、２ｆからロジック回路を構成する素子である電界効果トランジスタが構成される。
【００４９】
この電界効果トランジスタ上に半導体基板１の主表面を覆うように第１の層間絶縁膜４が形成される。第１の層間絶縁膜４においては、ソース／ドレイン領域２ｅ、２ｆ上に位置する領域において、それぞれコンタクトホール５ｅ、５ｆが形成されている。コンタクトホール５ｆの上部においては、層間絶縁膜４に図１の紙面にほぼ垂直な方向に延びる配線用溝が形成されている。コンタクトホール５ｅ、５ｆの内壁面上にはバリアメタル膜６ｅ、６ｆがそれぞれ形成されている。バリアメタル膜６ｅ、６ｆ上には、コンタクトホール５ｅ、５ｆの内部を充填するように導電体プラグ７ｅ、７ｆが形成されている。
【００５０】
第１の層間絶縁膜４上には第２の層間絶縁膜８が形成されている。第２の層間絶縁膜８においては、導電体プラグ７ｅ上に位置する領域にスルーホール９ｃが形成されている。また、スルーホール９ｃに連なるように、第２の層間絶縁膜８の上部表面上には配線用溝１０ｅが形成されている。配線用溝１０ｅおよびスルーホール９ｃの内壁面を覆うようにバリアメタル膜１１ｅが形成されている。バリアメタル膜１１ｅ上には、スルーホール９ｃおよび配線用溝１０ｅの内部を充填するように導電体１２ｅが形成されている。バリアメタル膜１１ｅおよび導電体１２ｅからなる配線層は、ＭＲＡＭセル部のディジット線を構成する第１の配線層としてのバリアメタル膜１１ｂ、１１ｃおよび導電体１２ｂ、１２ｃからなる配線と同一レイヤによって構成される配線である。
【００５１】
第２の層間絶縁膜８上に第３の層間絶縁膜１３が形成されている。第３の層間絶縁膜１３の上部表面上には第４の層間絶縁膜１７が形成されている。第４の層間絶縁膜１７の上部表面上にはＭＲＡＭセル部のストラップ２０ａ、２０ｂと同一レイヤからなる導電体膜２０ｃが形成されている。導電体膜２０ｃ上にはＴＭＲセル２１ａ、２１ｂと同一レイヤからなるＴＭＲセルダミー２１ｃ〜２１ｈが形成されている。導電体膜２０ｃ上にはＴＭＲセルダミー２１ｃ〜２１ｇの間を充填するように第５の層間絶縁膜２２が形成されている。第５の層間絶縁膜２２上には第６の層間絶縁膜３４が形成されている。
【００５２】
第６の層間絶縁膜３４の上部表面には配線用溝２３ｂが形成されている。配線用溝２３ｂの内壁面上にはバリアメタル膜２４ｂが形成されている。バリアメタル膜２４ｂ上には、配線用溝２３ｂの内部を充填するように導電体２５ｂが形成されている。バリアメタル膜２４ｂおよび導電体２５ｂからなる配線は、ＭＲＡＭセル部のビット線であるバリアメタル膜２４ａおよび導電体２５ａからなる配線と同一レイヤにより構成される。
【００５３】
第６の層間絶縁膜３４上には第７の層間絶縁膜２６が形成されている。第７の層間絶縁膜２６の上部表面には配線用溝２７ｃが形成されている。配線用溝２７ｃの内壁面上にはバリアメタル膜２８ｃが形成されている。バリアメタル膜２８ｃ上には、配線用溝２７ｃの内部を充填するように導電体２９ｃが形成されている。バリアメタル膜２８ｃおよび導電体２９ｃからなる配線は、ＭＲＡＭセル部のバリアメタル膜２８ａ、２８ｂおよび導電体２９ａ、２９ｂにより構成される配線と同一レイヤからなる。
【００５４】
第７の層間絶縁膜２６上には第８の層間絶縁膜３０が形成されている。第８の層間絶縁膜３０の上部表面には配線用溝３１ｂが形成されている。配線用溝３１ｂの内壁面上にはバリアメタル膜３２ｂが形成されている。バリアメタル膜３２ｂ上には配線用溝３１ｂの内部を充填するように導電体３３ｂが形成されている。
【００５５】
上述した本発明に従った半導体記憶装置の一例としての半導体装置の特徴的な構成を要約すれば、磁気記憶装置として動作する図１に示した半導体装置は、メモリ素子を構成する（メモリ素子に含まれる）磁気抵抗効果素子としてのＴＭＲセル２１ａ、２１ｂと、配線としての積層配線（バリアメタル膜１１ｂ、１１ｃと導電体１２ｂ、１２ｃとからなる第１の配線上にバリアメタル膜１５ｂ、１５ｃおよび導電体１６ｂ、１６ｃからなる第２の配線を積層した積層配線）とを備える。積層配線はＴＭＲセル２１ａ、２１ｂと対向するように配置されている。積層配線は磁気抵抗効果素子としてのＴＭＲセル２１ａ、２１ｂに磁場を印加するためのものである。積層配線は、ＴＭＲセル２１ａ、２１ｂと対向する部分の厚みが、ＴＭＲセル２１ａ、２１ｂと対向する部分以外の部分の厚みより厚い。つまり、バリアメタル膜１５ｂ、１５ｃおよび導電体１６ｂ、１６ｃからなる第２の配線はＴＭＲセル２１ａ、２１ｂの下に位置する部分に形成されているが、ＴＭＲセル２１ａ、２１ｂの下に位置する領域以外の部分では、第１の配線上であって第２の配線が形成されていない部分が存在する。
【００５６】
このように、ディジット線としてバリアメタル膜１１ｂ、１１ｃと導電体１２ｂ、１２ｃとからなる第１の配線上にバリアメタル膜１５ｂ、１５ｃおよび導電体１６ｂ、１６ｃからなる第２の配線を積層した積層配線を用いることで、ディジット線の膜厚を厚くすることができる（ディジット線の断面積を大きくできる）。この結果、ディジット線に流す電流による配線電流密度を低減できる。この結果、ＭＲＡＭセルにおける書込動作などの信頼性を向上させることができる。従って、半導体装置の信頼性を向上させることができる。
【００５７】
また、このようにディジット線を積層構造としてその膜厚を厚くすることにより、ＴＭＲセル２１ａ、２１ｂとディジット線との間の距離を小さくできる。このため、ディジット線により発生し、ＴＭＲセル２１ａ、２１ｂに印加される磁場の強度を強くすることができる。そのため、当該磁場によってＴＭＲセル２１ａ、２１ｂの磁極変化を容易に行なうことができる。この結果、ディジット線に流す電流を低減することができるとともに、ディジット線ドライバ素子などのサイズを低減することができる。
【００５８】
また、図１に示した構造では、ロジック部の断面構造における層間絶縁膜４、８、１３、２２、３４などの厚みといった断面構造を変更することなくロジック部の回路とＭＲＡＭセルとを１つのチップ上に混載することができる。このため、ロジック部の回路について、ＭＲＡＭセルを混載することにより配線間の寄生容量などの条件は基本的に変更されない。したがって、ＭＲＡＭセルをロジック回路と組合せることによるロジック部の遅延計算をやり直すといった必要がないため、半導体装置の開発期間の短縮を図ることができる。
【００５９】
また、図１からも分かるように、本発明による磁気記憶装置の一例である図１に示した半導体装置はダミー素子としてのＴＭＲセルダミー２１ｃ〜２１ｈを備える。ＴＭＲセルダミー２１ｃ〜２１ｈは磁気抵抗効果素子としてのＴＭＲセル２１ａ、２１ｂと同一レイヤにより構成されている。
【００６０】
この場合、ダミー素子としてのＴＭＲセルダミー２１ｃ〜２１ｈを配置するので、ＴＭＲセル２１ａ、２１ｂ上の絶縁膜（層間絶縁膜３４）などをＣＭＰ法を用いて平坦化する場合に、ＴＭＲセル２１ａ、２１ｂが配置された領域（メモリセル領域）とダミー素子（ＴＭＲセルダミー２１ｃ〜２１ｈ）が形成された領域（メモリセル領域以外の領域であるロジック領域）との間で絶縁膜の研磨スピードをほぼ等しくできる。このため、ＭＲＡＭセル部とロジック部との間で段差が発生することを抑制できる。
【００６１】
また、図１からも分かるように、半導体装置において、磁気抵抗効果素子としてのＴＭＲセル２１ａ、２１ｂと配線（バリアメタル膜１１ｂ、１１ｃと導電体１２ｂ、１２ｃとからなる第１の配線上にバリアメタル膜１５ｂ、１５ｃおよび導電体１６ｂ、１６ｃからなる第２の配線を積層した積層配線）とは基板としての半導体基板１上のメモリセル領域（ＭＲＡＭセル部）に形成される。ＴＭＲセル２１ａ、２１ｂは積層配線上であって積層配線と重なるように配置されている。積層配線は上述したように第１の配線層（バリアメタル膜１１ｂ、１１ｃと導電体１２ｂ、１２ｃとからなる第１の配線）と第２の配線層（バリアメタル膜１５ｂ、１５ｃおよび導電体１６ｂ、１６ｃからなる第２の配線）とを含む。第２の配線は、第１の配線のうちＴＭＲセル２１ａ、２１ｂと重なる領域上に積層されている。半導体装置は、上層配線としてのダマシン配線（バリアメタル膜２４ａおよび導電体２５ａからなる配線）、ロジック配線としてのダマシン配線（バリアメタル膜１１ｅおよび導電体１２ｅからなる配線）および上層ロジック配線としてのダマシン配線（バリアメタル膜２４ｂおよび導電体２５ｂからなる配線）をさらに備えている。上層配線（バリアメタル膜２４ａおよび導電体２５ａからなる配線）はＴＭＲセル２１ａ、２１ｂの上面に接触するように形成されている。ロジック配線（バリアメタル膜１１ｅおよび導電体１２ｅからなる配線）は、メモリセル領域以外の領域であるロジック部において、第１の配線と同一レイヤによって構成されている。上層ロジック配線（バリアメタル膜２４ｂおよび導電体２５ｂからなる配線）は、ロジック部において、上層配線（バリアメタル膜２４ａおよび導電体２５ａからなる配線）と同一レイヤによって構成される。
【００６２】
この場合、ロジック部のロジック配線および上層ロジック配線と同一レイヤの配線層を利用してメモリセルを構成する配線層を形成する一方、第２の配線（バリアメタル膜１５ｂ、１５ｃおよび導電体１６ｂ、１６ｃからなる配線）を形成してディジット線としての積層配線の厚みを厚くしている。この結果、ロジック部におけるロジック配線および上層ロジック配線の間の距離（層間絶縁膜１３、２２の厚み）をＭＲＡＭセルに合せて変更する必要が無いので、ロジック部のロジック配線および上層ロジック配線などの配線構造に関する寄生容量などの条件を維持したまま、ＭＲＡＭセルを形成できる。そして、メモリセル領域としてのＭＲＡＭセル部では、第２の配線を形成することにより積層配線の厚みを厚くすることで、ディジット線としての積層配線とＴＭＲセル２１ａ、２１ｂとの間の距離を充分小さくできる。
【００６３】
次に、図２〜図１１を参照しながら図１に示した半導体装置の製造方法を説明する。図２〜図１１は、図１に示した半導体装置の製造方法を説明するための断面模式図である。
【００６４】
まず、半導体基板１の主表面上に通常の成膜工程、写真製版加工工程および注入工程などを用いてＭＲＡＭセルのスイッチング手段となる電界効果トランジスタおよびロジック部において回路を構成する電界効果トランジスタを形成する。具体的には、半導体基板１（図２参照）の主表面上にゲート絶縁膜となるべき絶縁膜を形成する。このゲート絶縁膜となるべき絶縁膜上にゲート電極３ａ〜３ｃ（図１参照）となるべき導電体膜を形成する。この導電体膜上にパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして導電体膜および絶縁膜をエッチングにより部分的に除去する。その後レジスト膜を除去する。このようにしてゲート電極３ａ〜３ｃ（図２参照）およびゲート絶縁膜を形成する。
【００６５】
そして、ゲート電極３ａ〜３ｃをマスクとして用いて半導体基板１の主表面に導電性の不純物を注入することによりソース／ドレイン領域２ａ〜２ｄ（図２参照）を形成する。このようにして、スイッチング素子として作用する電界効果トランジスタおよびロジック部のロジック回路を構成する電界効果トランジスタを形成する。
【００６６】
次に、半導体基板１の全面を覆うように第１の層間絶縁膜４（図２参照）を形成する。第１の層間絶縁膜４上にパターンを有するレジスト膜をフォトリソグラフィ法により形成する。このレジスト膜をマスクとして第１の層間絶縁膜４の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第１の層間絶縁膜４においてコンタクトホール５ａ〜５ｆ（図２参照）が形成される。
【００６７】
コンタクトホール５ａ〜５ｆの内部から第１の層間絶縁膜４の上部表面上にまで延在するようにバリアメタル膜を形成する。バリアメタル膜の上にコンタクトホール５ａ〜５ｆの内部を充填するとともに第１の層間絶縁膜４の上部表面上にまで延在する導電体膜を形成する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いて第１の層間絶縁膜４の上部表面上に位置する導電体膜およびバリアメタル膜を除去する。この結果、コンタクトホール５ａ〜５ｆの内部に配置されたバリアメタル膜６ａ〜６ｆ（図２参照）および導電体プラグ７ａ〜７ｆ（図２参照）が形成される。
【００６８】
次に、第１の層間絶縁膜４上に第２の層間絶縁膜８（図２参照）を形成する。第２の層間絶縁膜８上にパターンを有するレジスト膜をフォトリソグラフィ法を用いて形成する。このレジスト膜をマスクとして第２の層間絶縁膜８を部分的にエッチングにより除去することによりスルーホール９ａ〜９ｃ（図２参照）を形成する。また、配線用溝１０ａ〜１０ｅ（図２参照）のパターンに対応する他のレジスト膜をマスクとして用いて第２の層間絶縁膜８を部分的にエッチングにより除去することにより、配線用溝１０ａ〜１０ｅ（図２参照）を形成する。スルーホール９ａ〜９ｃおよび配線用溝１０ａ〜１０ｅの内部から第２の層間絶縁膜８の上部表面上にまで延在するようにバリアメタル膜を形成する。このバリアメタル膜上に、スルーホール９ａ〜９ｃおよび配線用溝１０ａ〜１０ｅの内部を充填するとともに第２の層間絶縁膜８の上部表面上にまで延在する導電体を形成する。その後、ＣＭＰ法により第２の層間絶縁膜８の上部表面上に位置する導電体およびバリアメタルを除去する。この結果、スルーホール９ａ〜９ｃおよび配線用溝１０ａ〜１０ｅの内部を充填するバリアメタル膜１１ａ〜１１ｅ（図２参照）および導電体１２ａ〜１２ｅ（図２参照）を得る。このようにして、図２に示すような構造を得る。
【００６９】
次に、図３に示すように、第２の層間絶縁膜８上に第３の層間絶縁膜１３を形成する。第３の層間絶縁膜１３上にフォトリソグラフィ法を用いてパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、第３の層間絶縁膜１３を部分的にエッチングにより除去することにより、配線用溝１４ａ〜１４ｄを形成する。その後レジスト膜を除去する。そして、配線用溝１４ａ〜１４ｄの内部から第３の層間絶縁膜１３の上部表面上にまで延在するようにバリアメタル膜１５を形成する。バリアメタル膜１５上に、配線用溝１４ａ〜１４ｄの内部を充填するとともに第３の層間絶縁膜１３の上部表面上にまで延在する導電体１６を形成する。
【００７０】
次に、ＣＭＰ法によって第３の層間絶縁膜１３の上部表面上に位置するバリアメタル膜１５（図３参照）および導電体１６（図３参照）を除去する。この結果、図４に示すように配線用溝１４ａ〜１４ｄの内部にバリアメタル膜１５ａ〜１５ｄおよび導電体１６ａ〜１６ｄからなる配線が形成される。
【００７１】
なお、図４に示したように本発明の実施の形態では、ロジック部においてバリアメタル膜１５ａ〜１５ｄおよび導電体１６ａ〜１６ｄと同一レイヤからなる配線層を形成してもよい。この場合、ロジック部の配線において特に配線抵抗を低減したい部分に上記配線層を形成することが好ましい。たとえば、図４のバリアメタル膜１１ｅおよび導電体１２ｅからなる配線の配線抵抗を低減したい場合には、この導電体１２ｅ上の領域にバリアメタル膜１５ａ〜１５ｄおよび導電体１６ａ〜１６ｄと同一レイヤからなる配線を、この導電体１２ｅと接触するように形成してもよい。このようにすれば、ロジック部の配線（たとえばバリアメタル膜１１ｅおよび導電体１２ｅからなる配線）の配線抵抗を低減することができる。
【００７２】
次に、第３の層間絶縁膜１３上に第４の層間絶縁膜１７（図５参照）を形成する。この第４の層間絶縁膜１７上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして第４の層間絶縁膜１７を部分的にエッチングにより除去する。その後レジスト膜を除去する。この結果、第４の層間絶縁膜１７において、導電体１６ａ、１６ｄ上に位置する領域に開口部１８ａ、１８ｂ（図５参照）を形成する。このようにして、図５に示すような構造を得る。なお、第４の層間絶縁膜１７の膜厚は第１〜第３の層間絶縁膜４、８、１３よりも十分薄く設定されている。これはディジット線とＴＭＲセル２１ａ、２１ｂ（図１参照）との間の距離を充分小さくするためである。なお、第４の層間絶縁膜１７の膜厚を適宜変更することにより、ディジット線とＴＭＲセル２１ａ、２１ｂとの間の距離を任意に変更することができる。
【００７３】
次に、第４の層間絶縁膜１７上にストラップ２０ａ、２０ｂ（図６参照）および導電体膜２０ｃ（図６参照）となるべき導電体膜を形成する。この導電体膜上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして導電体膜を部分的にエッチングにより除去する。その後レジスト膜を除去する。この結果、図６に示すように、ストラップ２０ａ、２０ｂおよび導電体膜２０ｃを形成できる。なお、第４の層間絶縁膜１７の膜厚は十分薄いため、ストラップ２０ａ、２０ｂなどを構成する導電体を形成する際に容易に開口部１８ａ、１８ｂを上記導電体により埋込むことができる。
【００７４】
次に、ストラップ２０ａ、２０ｂおよび導電体膜２０ｃ上にＴＭＲセルとなるべき積層膜を形成する。この積層膜上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして積層膜を部分的に除去する。その後レジスト膜を除去する。この結果、図７に示すように、ＴＭＲセル２１ａ、２１ｂおよびＴＭＲセルダミー２１ｃ〜２１ｈを形成できる。なお、ＴＭＲセル２１ａ、２１ｂおよびＴＭＲセルダミー２１ｃ〜２１ｈは、２つの強磁性体層とその間に挟まれた薄い絶縁体層からなるＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌｉｎｇ　Ｊｕｎｃｔｉｏｎ）と、一方の強磁性体層と接する半強磁性体層とを備える。
【００７５】
次に、ＴＭＲセル２１ａ、２１ｂおよびＴＭＲセルダミー２１ｃ〜２１ｈ上に第５の層間絶縁膜２２（図８参照）を形成する。このようにして、図８に示すような構造を得る。
【００７６】
その後、ＣＭＰ法により、ＴＭＲセル２１ａ、２１ｂおよびＴＭＲセルダミー２１ｃ〜２１ｈの上部表面が露出するまで第５の層間絶縁膜２２を除去する。その後、第５の層間絶縁膜２２上に第６の層間絶縁膜３４（図９参照）を形成する。この第６の層間絶縁膜３４上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして、第６の層間絶縁膜３４を部分的にエッチングにより除去する。この結果、配線用溝２３ａ、２３ｂ（図９参照）を第６の層間絶縁膜３４に形成する。その後レジスト膜を除去する。この結果、図９に示すような構造を得る。なお、ロジック部において形成されたＴＭＲセルダミー２１ｃ〜２１ｈは、配線用溝２３ｂを形成するためのエッチングにおけるエッチングストッパとして作用する。そのため、配線用溝２３ｂを形成する際のエッチングの精度を向上させることができる。
【００７７】
次に、配線用溝２３ａ、２３ｂの内部から第６の層間絶縁膜３４の上部表面上にまで延在するようにバリアメタル膜２４（図１０参照）を形成する。バリアメタル膜２４上に、配線用溝２３ａ、２３ｂの内部を充填するとともに第６の層間絶縁膜３４の上部表面上にまで延在する導電体２５（図１０参照）を形成する。このようにして、図１０に示すような構造を得る。
【００７８】
次に、ＣＭＰ法を用いて第６の層間絶縁膜３４の上部表面上に位置するバリアメタル膜２４（図１０参照）および導電体２５（図１０参照）を除去する。この結果、図１１に示すように配線用溝２３ａ、２３ｂの内部を充填するバリアメタル膜２４ａ、２４ｂおよび導電体２５ａ、２５ｂからなる配線を形成できる。なお、導電体２５ａ、２５ｂとしてはめっき法により形成された銅（Ｃｕ）を用いることができる。
【００７９】
次に、第６の層間絶縁膜３４より上層の構造は、通常の成膜工程、写真製版加工工程などを用いて形成できる。具体的には、第６の層間絶縁膜３４の上部表面上に第７の層間絶縁膜２６（図１参照）を形成する。この第７の層間絶縁膜２６上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、第７の層間絶縁膜２６を部分的に除去することにより配線用溝２７ａ〜２７ｃ（図１参照）を形成する。その後レジスト膜を除去する。そして、配線用溝２７ａ〜２７ｃの内表面から第７の層間絶縁膜２６の上部表面上にまで延在するようにバリアメタル膜を形成する。そして、バリアメタル膜上に、配線用溝２７ａ〜２７ｃの内部を充填するとともに第７の層間絶縁膜の上部表面上にまで延在する導電体を形成する。その後ＣＭＰ法を用いて第７の層間絶縁膜２６の上部表面上に位置するバリアメタル膜および導電体を除去する。この結果、配線用溝２７ａ〜２７ｃの内部に配置されたバリアメタル膜２８ａ〜２８ｃ（図１参照）および導電体２９ａ〜２９ｃ（図１参照）を得ることができる。
【００８０】
次に、第７の層間絶縁膜２６の上部表面上に第８の層間絶縁膜３０（図１参照）を形成する。第８の層間絶縁膜３０の上部表面上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして第８の層間絶縁膜３０を部分的に除去することにより配線用溝３１ａ、３１ｂ（図１参照）を形成する。その後レジスト膜を除去する。そして、配線用溝３１ａ、３１ｂの内部から第８の層間絶縁膜３０の上部表面上にまで延在するようにバリアメタル膜を形成する。バリアメタル膜上に、配線用溝３１ａ、３１ｂの内部を充填するとともに、第８の層間絶縁膜３０の上部表面上にまで延在する導電体を形成する。その後、ＣＭＰ法を用いて第８の層間絶縁膜３０の上部表面上に位置する導電体およびバリアメタル膜を除去する。この結果、配線用溝３１ａ、３１ｂの内部に配置されたバリアメタル膜３２ａ、３２ｂ（図１参照）および導電体３３ａ、３３ｂ（図１参照）からなる配線を形成できる。このようにして、図１に示すような構造を得ることができる。
【００８１】
（実施の形態２）
図１２は、本発明による半導体装置の実施の形態２を示す断面模式図である。図１２を参照して、本発明による半導体装置の実施の形態２を説明する。
【００８２】
図１２に示すように、半導体装置はＭＲＡＭセル部とロジック部とを備える。ＭＲＡＭセル部の構造は、半導体基板１から第２の層間絶縁膜８が形成された層までは図１に示した半導体装置と同様の構造を備える。しかし、図１２に示した半導体装置では、ＭＲＡＭセル部においてＭＲＡＭセルを構成するストラップ２０ａ、２０ｂやＴＭＲセル２１ａ、２１ｂおよびバリアメタル膜２４ａと導電体２５ａとからなるビット線としての配線が、バリアメタル膜１１ａ〜１１ｅおよび導電体１２ａ〜１２ｅからなる配線が形成された層とバリアメタル膜２８ａ〜２８ｃおよび導電体２９ａ〜２９ｃからなる配線が形成された層との間に配置されている。
【００８３】
具体的には、第２の層間絶縁膜８の上部表面上に薄い第３の層間絶縁膜１７が形成されている。層間絶縁膜１７には、導電体１２ａ、１２ｄ上に位置する領域に開口部１８ａ、１８ｂが形成されている。層間絶縁膜１７上には、開口部１８ａ、１８ｂ上の領域から、バリアメタル膜１１ｂ、１１ｃおよび導電体１２ｂ、１２ｃからなるディジット線としての配線層上に位置する領域にまで延在するように、導電体からなるストラップ２０ａ、２０ｂが形成されている。ストラップ２０ａ、２０ｂにおいて、上述したディジット線を構成する導電体１２ｂ、１２ｃ上に位置する領域上にはメモリ素子としてのＴＭＲセル２１ａ、２１ｂが配置されている。
【００８４】
ストラップ２０ａ、２０ｂ上には、ＴＭＲセル２１ａ、２１ｂを埋設するように第４の層間絶縁膜２２が形成されている。層間絶縁膜２２上には第５の層間絶縁膜３４が形成されている。層間絶縁膜３４には、ＴＭＲセル２１ａ、２１ｂの上部表面を露出させる位置に配線用溝４０が形成されている。配線用溝４０の内壁を覆うようにバリアメタル膜２４ａが形成されている。バリアメタル膜２４ａ上には、配線用溝４０を充填するように導電体２５ａが形成されている。導電体２５ａおよびバリアメタル膜２４ａからビット線が構成される。
【００８５】
層間絶縁膜３４上には第６の層間絶縁膜２６が形成されている。層間絶縁膜２６の上部表面には配線用溝２７ａ、２７ｂが形成されている。配線用溝２７ａ、２７ｂの内壁面上にはバリアメタル膜２８ａ、２８ｂが形成されている。バリアメタル膜２８ａ、２８ｂ上には、配線用溝２７ａ、２７ｂを充填するように導電体２９ａ、２９ｂが形成されている。バリアメタル膜２８ａ、２８ｂと導電体２９ａ、２９ｂとから配線層が形成される。
【００８６】
層間絶縁膜２６上には第７の層間絶縁膜３０が形成されている。層間絶縁膜３０の上部表面には配線用溝３１ａが形成されている。配線用溝３１ａの内壁面上にはバリアメタル膜３２ａが形成されている。バリアメタル膜３２ａ上には、配線用溝３１ａを充填するように導電体３３ａが形成されている。バリアメタル膜３２ａと導電体３３ａとから配線層が形成される。
【００８７】
配線層を構成する導電体３３ａ上には第８の層間絶縁膜４１が形成されている。層間絶縁膜４１には配線用溝４２ａが形成されている。配線用溝４２ａの底壁は、その一部が半導体基板１側に延在し、その底部において導電体３３ａの上部表面の一部を露出するスルーホールとなっている。配線用溝４２ａの内壁を覆うようにバリアメタル膜４３ａが形成されている。バリアメタル膜４３ａ上には配線用溝４２ａの内部を充填するように導電体４４ａが形成されている。導電体４４ａおよびバリアメタル膜４３ａから上層配線層が構成される。
【００８８】
図１２に示した半導体装置のロジック部において、半導体基板１からバリアメタル膜１１ｅおよび導電体１２ｅからなる配線層が形成された層までの構造は、図１に示した半導体装置における当該部分の構造と同様である。そして、導電体１２ｅ上には、層間絶縁膜８の上部表面を覆うように層間絶縁膜１７が形成されている。層間絶縁膜１７上には、ＭＲＡＭセル部のストラップ２０ａ、２０ｂと同一レイヤからなる導電体膜２０ｃが形成されている。導電体膜２０ｃ上には、ＴＭＲセル２１ａ、２１ｃと同一レイヤからなるＴＭＲセルダミー２１ｃ〜２１ｇが形成されている。導電体膜２０ｃ上には、ＴＭＲセルダミー２１ｃ〜２１ｇを埋込むように層間絶縁膜２２が形成されている。層間絶縁膜２２の上部表面においてはＴＭＲセルダミー２１ｃ〜２１ｇの上部表面が露出している。
【００８９】
層間絶縁膜２２上には層間絶縁膜３４が形成されている。層間絶縁膜３４上には層間絶縁膜２６が形成されている。層間絶縁膜２６の上部表面には配線用溝２７ｃが形成されている。配線用溝２７ｃの内壁上にはバリアメタル膜２８ｃが形成されている。バリアメタル膜２８ｃ上には配線用溝２７ｃの内部を充填するように導電体２９ｃが形成されている。バリアメタル膜２８ｃおよび導電体２９ｃからなる配線は、ＭＲＡＭセル部のバリアメタル膜２８ａ、２８ｂおよび導電体２９ａ、２９ｂからなる配線と同一レイヤからなる。
【００９０】
層間絶縁膜２６上には層間絶縁膜３０が形成されている。層間絶縁膜３０の上部表面には配線用溝３１ｂが形成されている。配線用溝３１ｂの内壁面上にはバリアメタル膜３２ｂが形成されている。バリアメタル膜３２ｂ上には配線用溝３１ｂの内部を充填するように導電体３３ｂが形成されている。バリアメタル膜３２ｂおよび導電体３３ｂからなる配線は、ＭＲＡＭセル部のバリアメタル膜３２ａおよび導電体３３ａからなる配線と同一レイヤからなる。
【００９１】
導電体３３ｂ上には、層間絶縁膜３０の上部表面を覆うように層間絶縁膜４１が形成されている。層間絶縁膜４１の上部表面には配線用溝４２ｂが形成されている。配線用溝４２ｂの内壁面上にはバリアメタル膜４３ｂが形成されている。バリアメタル膜３２ｂ上には配線用溝４２ｂの内部を充填するように導電体４４ｂが形成されている。
【００９２】
この発明に従った不揮発性記憶装置の一例である図１２に示した半導体装置の特徴的な構成を要約すると、半導体装置は、基板としての半導体基板１上において、メモリセルとしてのＭＲＡＭセルが形成されたメモリセル部（ＭＲＡＭセル部）と、ロジック回路が形成されたロジック部とを備える。ロジック部は、バリアメタル膜１１ｅおよび導電体１２ｅからなる第１配線としての配線と、バリアメタル膜２８ｃおよび導電体２９ｃからなる第２配線としての配線とを含む。第１配線としての配線は半導体基板１上に形成される。第２配線としての配線は第１配線としての配線の上層に、ロジック回路を構成する導電体層以外の層（層間絶縁膜１７、２２、３４、２６およびＴＭＲセルダミー２１ｃ〜２１ｇ）のみを介して形成されている。
【００９３】
ＭＲＡＭセル部は、バリアメタル膜１１ｂ、１１ｃおよび導電体１２ｂ、１２ｃからなる第３配線としてのディジット線、バリアメタル膜２８ａ、２８ｂおよび導電体２９ａ、２９ｂからなる第４配線としての上部配線、メモリ素子としてのＴＭＲセル２１ａ、２１ｂ、および導電体層としての、バリアメタル膜２４ａと導電体２５ａとからなるビット線とストラップ２０ａ、２０ｂとを含む。なお、導電体層としては上述したものに限られず、たとえば図１に示したバリアメタル膜１５ｂ、１５ｃおよび導電体１６ｂ、１６ｃからなる第２の配線など、他の導電体であってもよい。第３配線としてのディジット線は第１配線としての配線と同一レイヤにより構成される。第４配線としての上部配線は第２配線としての配線と同一レイヤにより構成される。ＴＭＲセル２１ａ、２１ｂ、ビット線およびストラップ２０ａ、２０ｂは、ディジット線と上部配線との間に形成される。ＴＭＲセル２１ａ、２１ｂ、ビット線およびストラップ２０ａ、２０ｂはメモリセルを構成する要素である。すなわち、図１２に示した半導体装置における上記導電体層は、第３配線としてのディジット線と第４配線としての上部配線との間に形成され、ＴＭＲセル２１ａ、２１ｂと接続された第５配線としてのビット線を含む。
【００９４】
このように、図１２に示した半導体装置では、バリアメタル膜１１ａ〜１１ｅと導電体１２ａ〜１２ｅとからなる配線層と、バリアメタル膜２８ａ〜２８ｃおよび導電体２９ａ〜２９ｃからなる配線層との間にストラップ２０ａ、２０ｂ、ＴＭＲセル２１ａ、２１ｂおよびバリアメタル膜２４ａと導電体２５ａとからなるビット線としての配線を配置しているので、このビット線としてのバリアメタル膜２４ａおよび導電体２５ａからなる配線よりも上層に位置する配線（バリアメタル膜２８ａ〜２８ｃおよび導電体２９ａ〜２９ｃからなる配線、バリアメタル膜３２ａ、３２ｂおよび導電体３３ａ、３３ｂからなる配線、さらにバリアメタル膜４３ａ、４３ｂおよび導電体４４ａ、４４ｂからなる配線）をロジック部のロジック回路を構成する配線層として割当てることができる。この結果、図１に示した半導体装置のようにＭＲＡＭのメモリセルを構成するビット線として、ロジック部の配線層と同一レイヤによって構成されるバリアメタル膜２４ａ（図１参照）および導電体２５ａ（図１参照）からなる配線を利用する場合よりも、上述した上層に位置する配線をそのままロジック部を構成する配線（たとえば、低抵抗化用の杭打ち配線選択線など）に利用できる。
【００９５】
より具体的に、図１２に示した半導体装置では、層間絶縁膜４の上部表面にいわゆるダマシン法を用いて形成された最下層の配線層（バリアメタル膜６ｂ、２６ｃおよび導電体プラグ７ｂ、７ｃからなる配線）をソース線として利用している。そして、２層目の配線層であるバリアメタル膜１１ｂ、１１ｃおよび導電体１２ｂ、１２ｃからなる配線をディジット線として利用している。この２層目の配線層と３層目の配線層（バリアメタル膜２８ａ、２８ｂおよび導電体２９ａ、２９ｂからなる配線）との間にビット線（バリアメタル膜２４ａと導電体２５ａとからなる配線）を形成することにより、３層目の配線層であるバリアメタル膜２８ａ、２８ｂおよび導電体２９ａ、２９ｂからなる配線と、４層目の配線層であるバリアメタル膜３２ａおよび導電体３３ａとからなる配線とをワード線の低抵抗化杭打ち配線選択線として利用することができる。つまり、ＭＲＡＭセルに必要なビット線（バリアメタル膜２４ａと導電体２５ａとからなる配線）を上述した３層目の配線と４層目の配線との間に新たに形成するので、ＭＲＡＭセルを実現するために必要な配線（ビット線）をロジック部において用いられる配線層と同じ配線層（たとえば４層目の配線）を用いて実現する場合よりも必要な配線層数を削減できる。
【００９６】
また、図１２に示した半導体装置において、メモリ素子としてのＴＭＲセル２１ａ、２１ｂは磁気抵抗効果素子を含む素子である。このため、ＴＭＲセル２１ａ、２１ｂを上部配線とディジット線との間に配置することで、図１２に示すように、ＴＭＲセル２１ａ、２１ｂと、バリアメタル膜１１ｂ、１１ｃおよび導電体１２ｂ、１２ｃからなる配線（ＴＭＲセル２１ａ、２１ｂの書込みに利用する磁場を発生させるための配線であるディジット線）との間の距離を十分小さくできる。したがって、必要な磁場発生電流（ディジット線に流す電流）の値を小さくできる。また、上述したディジット線とビット線としてのバリアメタル膜２４ａと導電体２５ａとからなる配線層との間の距離も小さくできる。
【００９７】
図１３〜図１８は、図１２に示した半導体装置の製造方法を説明するための断面模式図である。図１３〜図１８を参照して、図１２に示した半導体装置の製造方法を説明する。
【００９８】
まず、本発明の実施の形態１による半導体装置の製造方法における図２に示した工程を実施する。その後、層間絶縁膜８（図１３参照）の上部表面上に相対的に薄い膜厚を有する層間絶縁膜１７（図１３参照）を形成する。層間絶縁膜１７上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして、層間絶縁膜１７を部分的にエッチングにより除去する。その後レジスト膜を除去する。この結果、層間絶縁膜１７において、導電体１２ａ、１２ｄ（図１３参照）上に位置する領域に開口部１８ａ、１８ｂ（図１３参照）が形成される。その後、開口部１８ａ、１８ｂの内部から層間絶縁膜１７の上部表面上を覆うように導電体膜２０（図１３参照）を形成する。このようにして、図１３に示すような構造を得る。
【００９９】
次に、導電体膜２０上にパターンを有するレジスト膜を形成する。このレジスト膜をマスクとしてエッチングにより導電体膜２０を部分的に除去する。その後レジスト膜を除去する。この結果、ストラップ２０ａ、２０ｂ（図１４参照）およびロジック領域の導電体膜２０ｃ（図１４参照）が形成される。そして、ストラップ２０ａ、２０ｂおよび導電体膜２０ｃ上にＴＭＲセル２１ａ、２１ｂ（図１２参照）およびＴＭＲセルダミー２１ａ〜２１ｇ（図１２参照）となるべき積層膜２１（図１４参照）を形成する。このようにして、図１４に示すような構造を得る。
【０１００】
次に、積層膜２１上にパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして用いて、積層膜２１を部分的にエッチングにより除去する。その後レジスト膜を除去する。その結果、図１５に示すようにＴＭＲセル２１ａ、２１ｂおよびＴＭＲセルダミー２１ｃ〜２１ｇを形成できる。
【０１０１】
次に、ＴＭＲセル２１ａ、２１ｂおよびＴＭＲセルダミー２１ｃ〜２１ｇ上に層間絶縁膜２２を形成する。このようにして、図１６に示すような構造を得る。
【０１０２】
次に、ＣＭＰ法を用いて層間絶縁膜２２（図１６参照）の表面層を平坦化しながら研磨することにより除去する。このＣＭＰ法による研磨では、層間絶縁膜２２の上部表面においてＴＭＲセル２１ａ、２１ｂおよびＴＭＲセルダミー２１ｃ〜２１ｇの上部表面が露出するまで層間絶縁膜２２の表面層を除去する。その後、層間絶縁膜２２上に層間絶縁膜３４（図１７参照）を形成する。層間絶縁膜３４上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、層間絶縁膜３４を部分的に除去する。その後、レジスト膜を除去する。その結果、ＭＲＡＭセル部において、ＴＭＲセル２１ａ、２１ｂと重なる領域に配線用溝４０（図１７参照）を形成する。配線用溝４０の底部では、ＴＭＲセル２１ａ、２１ｂの上部表面が露出している。
【０１０３】
次に、この配線用溝４０の内壁上から層間絶縁膜３４の上部表面上にまで延在するようにバリアメタル膜を形成する。このバリアメタル膜上に、配線用溝４０の内部を充填するとともに層間絶縁膜３４の上部表面上にまで延在する導電体膜を形成する。その後、ＣＭＰ法により層間絶縁膜３４の上部表面上に位置する導電体膜およびバリアメタル膜を除去する。この結果、図１７に示すように、配線用溝４０の内部に形成されたバリアメタル膜２４ａと導電体２５ａとからなる配線を得ることができる。このバリアメタル膜２４ａと導電体２５ａとからなる配線はビット線として利用される。
【０１０４】
次に、導電体２５ａおよび層間絶縁膜３４の上部表面上に層間絶縁膜２６（図１８参照）を形成する。層間絶縁膜２６の上部表面上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、層間絶縁膜２６を部分的にエッチングにより除去する。その後レジスト膜を除去する。この結果、層間絶縁膜２６において配線用溝２７ａ〜２７ｃ（図１８参照）を形成する。なお、配線用溝２７ａの底部には、写真製版加工により導電体２５ａに到達する開口部が形成される。
【０１０５】
その後、配線用溝２７ａ〜２７ｃの内部から層間絶縁膜２６の上部表面上にまで延在するようにバリアメタル膜を形成する。このバリアメタル膜上に、配線用溝２７ａ〜２７ｃの内部を充填するとともに層間絶縁膜２６の上部表面上にまで延在する導電体を形成する。そして、層間絶縁膜２６の上部表面上に位置する導電体およびバリアメタル膜をＣＭＰ法により除去する。この結果、図１８に示すように配線用溝２７ａ〜２７ｃの内部にそれぞれ形成されたバリアメタル膜２８ａ〜２８ｃと導電体２９ａ〜２９ｃとからなる配線層を形成できる。
【０１０６】
この後、層間絶縁膜２６、配線用溝２７ａ〜２７ｃ、バリアメタル膜２８ａ〜２８ｃおよび導電体２９ａ〜２９ｃを形成した工程と同様の工程を繰返すことにより、層間絶縁膜３０、４１（図１２参照）、配線用溝３１ａ、３１ｂ、４２ａ、４２ｂ（図１２参照）、バリアメタル膜３２ａ、３２ｂ、４３ａ、４３ｂ（図１２参照）、導電体３３ａ、３３ｂ、４４ａ、４４ｂ（図１２参照）を形成する。このようにして、図１２に示した半導体装置を得ることができる。
【０１０７】
なお、上述した実施の形態２では、本発明による不揮発性記憶装置の例として、ＭＲＡＭセルとロジック回路とを混載した半導体装置を用いて説明しているが、本発明は不揮発性記憶装置であればどのような装置にも適用可能である。
【０１０８】
（実施の形態３）
図１９は、本発明による半導体装置の実施の形態３を示す断面模式図である。図１９を参照して、本発明による半導体装置の実施の形態３を説明する。
【０１０９】
図１９に示すように、半導体装置はＭＲＡＭセル部とロジック部とを備える半導体装置であって、基本的に図１に示した本発明による半導体装置の実施の形態１と同様の構造を備える。但し、図１９に示した半導体装置においては、ロジック部の層間絶縁膜４、８、１３における構造が図１に示した半導体装置の当該部分の構造と異なる。なお、ＭＲＡＭセル部の構造は図１に示した半導体装置のＭＲＡＭセル部の構造と同様である。
【０１１０】
図１９に示した半導体装置のロジック部においては、半導体基板１の主表面に形成されたソース／ドレイン領域２ｅ上に位置する部分において、コンタクトホール５ｅの上部に配線用溝が形成されている。この配線用溝およびコンタクトホール５ｅの内部では、その内壁面上にバリアメタル膜６ｅが形成されている。このバリアメタル膜６ｅ上に、配線用溝とコンタクトホール５ｅとの内部を充填するように導電体プラグ７ｅが形成されている。この配線用溝の内部に形成された導電体プラグ７ｅおよびバリアメタル膜６ｅからなる配線は、図１９の紙面に垂直な方向に延在するように形成されている。
【０１１１】
また、図１に示した半導体装置においては配線用溝１０ｅ、バリアメタル膜１１ｅおよび導電体１２ｅが形成されていたが、図１９に示した半導体装置においては、層間絶縁膜８に配線用溝、バリアメタルおよび導電体は形成されていない。そして、ロジック部の層間絶縁膜１３には、ＭＲＡＭセル部のバリアメタル膜１５ａ〜１５ｄおよび導電体１６ａ〜１６ｄと同一レイヤからなる配線層が形成されている。具体的には、層間絶縁膜１３のロジック部には配線用溝１４ｅ、１４ｆが形成されている。配線用溝１４ｅ、１４ｆの内壁面上にはバリアメタル膜１５ｅ、１５ｆが形成されている。バリアメタル膜１５ｅ、１５ｆ上には、配線用溝１４ｅ、１４ｆの内部を充填するように導電体１６ｅ、１６ｆが形成されている。バリアメタル膜１５ｅ、１５ｆおよび導電体１６ｅ、１６ｆからダミー配線が形成される。また、導電体１６ｅ上に位置する領域においては、層間絶縁膜１７に開口部１８ｃが形成されている。開口部１８ｃの内部から層間絶縁膜１７の上部表面上にまで延在するように導電体膜２０ｃが形成されている。
【０１１２】
図１９に示した半導体装置によっても、図１に示した半導体装置により得られる効果と同様の効果を得ることができる。
【０１１３】
また、図１９に示した磁気記憶装置の一例としての半導体装置における特徴的な構造を要約すると、半導体装置は、図１に示した半導体装置のＭＲＡＭセル部と同様の構造を備えるとともに、バリアメタル膜１５ｅ、１５ｆおよび導電体１６ｅ、１６ｆからなるダミー配線をさらに備える。ダミー配線は、基板としての半導体基板１上において、ＭＲＡＭセル部以外の領域であるロジック部に形成される。ダミー配線は、バリアメタル膜１５ｂ、１５ｃおよび導電体１６ｂ、１６ｃからなる第２の配線層と同一レイヤにより構成される。
【０１１４】
このように、ロジック部において、ＭＲＡＭセル部に形成されたバリアメタル膜１５ａ〜１５ｄと導電体１６ａ〜１６ｄとからなる配線と同一レイヤからなる配線としてバリアメタル膜１５ｅ、１５ｆおよび導電体１６ｅ、１６ｆからなる配線（ダミー配線）を形成することで、後述する製造工程におけるＣＭＰ法などの研磨工程において、ＭＲＡＭセル部に比べてロジック部が過剰に研磨されるといった問題の発生を抑制できる。すなわち、ＭＲＡＭセル部とロジック部との境界部における形状段差の発生を抑制できる。
【０１１５】
図２０〜図２９は、図１９に示した半導体装置の製造方法を説明するための断面模式図である。図２０〜図２９を参照して、図１９に示した半導体装置の製造方法を説明する。
【０１１６】
まず、本発明による半導体装置の実施の形態１の製造方法における図２に示した工程と同様の工程を用いて、半導体基板１（図２０参照）の主表面上に電界効果トランジスタや層間絶縁膜４（図２０参照）、さらにコンタクトホール５ａ〜５ｆ（図２０参照）、バリアメタル膜６ａ〜６ｆ（図２０参照）および導電体プラグ７ａ〜７ｆ（図２０参照）を形成する。なお、このときコンタクトホール５ｂ、５ｃ、５ｅ、５ｆの上部には配線用溝を形成しておく。このため、コンタクトホール５ｂ、５ｃ、５ｅおよび５ｆの上部には図２０の紙面に垂直な方向に延在するダマシン配線が形成された状態となる。
【０１１７】
次に、層間絶縁膜４上に層間絶縁膜８（図２０参照）を形成する。そして、図２に示した方法と同様の方法を用いて、層間絶縁膜８においてスルーホール９ａ、９ｂ、配線用溝１０ａ〜１０ｄ、バリアメタル膜１１ａ〜１１ｄおよび導電体１２ａ〜１２ｄを形成する。このようにして、図２０に示すような構造を得る。
【０１１８】
次に、層間絶縁膜８上に層間絶縁膜１３（図２１参照）を形成する。この層間絶縁膜１３上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、層間絶縁膜１３をエッチングにより部分的に除去する。その後、レジスト膜を除去する。この結果、層間絶縁膜１３において配線用溝１４ａ〜１４ｆ（図２１参照）を形成できる。そして、配線用溝１４ａ〜１４ｆの内部表面上から層間絶縁膜１３の上部表面上にまで延在するようにバリアメタル膜１５（図２１参照）を形成する。このバリアメタル膜１５上に導電体１６（図２１参照）を形成する。このようにして、図２１に示すような構造を得る。なお、導電体１６として銅（Ｃｕ）を用いる場合、めっき法を用いて導電体１６を形成してもよい。
【０１１９】
次に、層間絶縁膜１３の上部表面上に位置するバリアメタル膜１５（図２１参照）および導電体１６をＣＭＰ法により除去する。この結果、図２２に示すような構造を得る。
【０１２０】
このとき、ロジック部においてはＭＲＡＭセル部と同様に配線用溝１４ａ、１４ｆが形成され、その内部にバリアメタル膜１５（図２１参照）および導電体１６（図２１参照）が充填された状態となっているので、ＣＭＰ法による研磨条件をＭＲＡＭセル部とロジック部とでほぼ近似した状態に保つことができる。このため、上述したＣＭＰ法の際に、ＭＲＡＭセル部とロジック部とにおいて、層間絶縁膜１３の上部表面に段差が発生するといった問題の発生を抑制できる。
【０１２１】
すなわち、ロジック部において配線用溝１４ａ、１４ｆ、バリアメタル膜１５および導電体１６を形成しておくことにより、ＣＭＰ法によるロジック部での研磨スピードをＭＲＡＭセル部における研磨スピードとほぼ等しくすることができる。この結果、ＭＲＡＭセル部とロジック部との間で形状的段差の発生を回避できる。そして、このように形状的段差の発生を回避できれば、その段差部における配線のショートや配線の断線、あるいはコンタクトホールの開口不良などの発生確率を低減できる。この結果、製造される半導体装置における不良の発生確率を低減できるので半導体装置の信頼性を向上させることができるとともに、生産性および歩留りを向上することができる。
【０１２２】
図２２に示した工程の後、層間絶縁膜１３（図２３参照）の上部表面上に厚さの相対的に薄い層間絶縁膜１７（図２３参照）を形成する。層間絶縁膜１７上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、層間絶縁膜１７をエッチングにより部分的に除去する。その後、レジスト膜を除去する。その結果、層間絶縁膜１７においては、導電体１６ａ、１６ｄ、１６ｅ上に位置する領域にそれぞれ開口部１８ａ〜１８ｃ（図２３参照）を形成できる。このようにして、図２３に示すような構造を得る。
【０１２３】
次に、層間絶縁膜１７の上部表面上にストラップ２０ａ、２０ｂ（図２４参照）および導電体膜２０ｃ（図２４参照）となるべき導電体膜を形成する。この導電体膜上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、導電体膜をエッチングにより部分的に除去する。その後、レジスト膜を除去する。この結果、ＭＲＡＭセルを構成するストラップ２０ａ、２０ｂ（図２４参照）およびロジック部の導電体膜（図２４参照）を形成できる。ストラップ２０ａ、２０ｂは、それぞれ開口部１８ａ、１８ｂを介して導電体１６ａ、１６ｄと電気的に接続されている。また、導電体膜２０ｃは、開口部１８ｃを介して導電体１６ｅと電気的に接続されている。このようにして、図２４に示すような構造を得る。
【０１２４】
次に、図７に示した工程と同様の工程を実施することにより、ＴＭＲセル２１ａ、２１ｂ（図２５参照）およびＴＭＲセルダミー２１ｃ〜２１ｇ（図２５参照）を形成する。この結果、図２５に示すような構造を得る。
【０１２５】
次に、図８に示した工程と同様の工程を実施することにより、図２６に示すように、ＴＭＲセル２１ａ、２１ｂおよびＴＭＲセルダミー２１ｃ〜２１ｇ上に層間絶縁膜２２を形成する。
【０１２６】
次に、ＣＭＰ法を用いて層間絶縁膜２２の表面層を部分的に除去する。このＣＭＰ法では、ＴＭＲセル２１ａ、２１ｂおよびＴＭＲセルダミー２１ｃ〜２１ｇの上部表面が露出するまで層間絶縁膜２２を除去する。その後、層間絶縁膜２２の上部表面上に層間絶縁膜３４（図２７参照）を形成する。そして、層間絶縁膜３４の上部表面をＣＭＰ法により平坦化処理する。このとき、ロジック部においてダミー構造体としてのバリアメタル膜１５ｅ、１５ｆおよび導電体１６ｅ、１６ｆからなるダミー配線およびＴＭＲセルダミー２１ｃ〜２１が形成されているので、層間絶縁膜３４におけるＣＭＰ法による研磨後の厚みは、ＭＲＡＭセル部とロジック部とにおいて殆ど同等の厚さとなっている。すなわち、ＭＲＡＭセル部とロジック部とにおいて層間絶縁膜３４の上部表面に形状的な段差部が形成されることを抑制できる。このようにして、図２７に示すような構造を得る。
【０１２７】
次に、層間絶縁膜３４の上部表面上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして、層間絶縁膜３４を部分的にエッチングにより除去する。その後レジスト膜を除去する。この結果、ＴＭＲセル２１ａ、２１ｂ（図２８参照）上に位置する領域に配線用溝２３ａ（図２８参照）が形成される。配線用溝２３ａの底部では、ＴＭＲセル２１ａ、２１ｂの上部表面が露出している。この配線用溝２３ａの内壁面上から層間絶縁膜３４の上部表面上にまで延在するようにバリアメタル膜２４（図２８参照）を形成する。その後、バリアメタル膜２４上に、配線用溝２３ａの内部を充填するとともに層間絶縁膜３４の上部表面上にまで延在する導電体２５（図２８参照）を形成する。このようにして、図２８に示すような構造を得る。
【０１２８】
次に、ＣＭＰ法を用いて、層間絶縁膜３４の上部表面上に位置するバリアメタル膜２４（図２８参照）および導電体２５（図２８参照）を除去する。この結果、図２９に示すような構造を得る。図２９に示すように、配線用溝２３ａの内部には、バリアメタル膜２４ａと導電体２５ａとからなるビット線としての配線が形成された状態となっている。
【０１２９】
この後、本発明の実施の形態１における層間絶縁膜２６、３０、配線用溝２７ａ〜２７ｃ、３１ａ、３１ｂ、バリアメタル膜２８ａ〜２８ｃ、３２ａ、３２ｂ、導電体２９ａ〜２９ｃ、３３ａ、３３ｂの形成工程と同様の工程を実施することにより、図１９に示すような半導体装置を得ることができる。
【０１３０】
（実施の形態４）
図３０は、本発明による半導体装置の実施の形態４を示す断面模式図である。図３０を参照して、本発明による半導体装置の実施の形態４を説明する。
【０１３１】
図３０に示すように、半導体装置はＭＲＡＭセル部とロジック部とを備える。図３０に示した半導体装置のＭＲＡＭセル部の構造は、基本的に本発明の実施の形態３に示した半導体装置のＭＲＡＭセル部と同様であるが、ＴＭＲセル２１ａ、２１ｂ上に電気的に接続されたビット線の構造が異なる。図３０に示した半導体装置では、ビット線が２本のダマシン配線を積層した積層配線となっている。
【０１３２】
具体的には、図３０に示したＭＲＡＭセル部では、ＴＭＲセル２１ａ、２１ｂ上に層間絶縁膜３４が形成されている。この層間絶縁膜３４にはＴＭＲセル２１ａ、２１ｂの上部表面を露出させる配線用溝２３ａが形成されている。配線用溝２３ａの内壁面上にはバリアメタル膜２４ａが形成されている。配線用溝２３ａの内部を充填するように、バリアメタル膜２４ａ上に導電体２５ａが形成されている。そして、この導電体２５ａおよび層間絶縁膜３４の上には層間絶縁膜５０が形成されている。
【０１３３】
この層間絶縁膜５０には、バリアメタル膜２４ａおよび導電体２５ａからなる配線上に位置する領域において、配線用溝５１が形成されている。配線用溝５１の底部では、導電体２５ａが露出している。配線用溝５１の内壁面上にはバリアメタル膜５２が形成されている。バリアメタル膜５２上には配線用溝５１の内部を充填するように導電体５３が形成されている。このバリアメタル膜２４ａと導電体２５ａとからなる下層ダマシン配線と、バリアメタル膜５２と導電体５３とからなる上層ダマシン配線とから積層構造のビット線が構成されている。なお、上層ダマシン配線は、少なくともＴＭＲセル２１ａ、２１ｂ上に位置する領域において形成されていればよい。また、上層ダマシン配線はＴＭＲセル２１ａ、２１ｂが形成されていない領域では部分的に形成されていない。
【０１３４】
また、図３０に示した半導体装置のロジック部の構造は、基本的に図１９に示した本発明による半導体装置の実施の形態３におけるロジック部の構造と同様であるが、図１９に示した半導体装置のロジック部における層間絶縁膜３４と層間絶縁膜２６との間に、図３０に示した半導体装置では層間絶縁膜５０が形成されているという点が異なる。図３０に示した半導体装置によれば、本発明による半導体装置の実施の形態３に示した構造による効果と同様の効果を得られる。
【０１３５】
また、この発明に従った磁気記憶装置の一例として図３０に示した半導体装置の特徴的な構成を要約すれば、半導体装置は、メモリ素子として動作する磁気抵抗効果素子であるＴＭＲセル２１ａ、２１ｂと、ＴＭＲセル２１ａ、２１ｂと接触するように配置された配線としてのビット線（バリアメタル膜２４ａと導電体２５ａとからなる第１の配線層としての下層ダマシン配線と、バリアメタル膜５２と導電体５３とからなる第２の配線層としての上層ダマシン配線とから構成される積層構造のビット線）とを備える。積層構造のビット線において、ＴＭＲセル２１ａ、２１ｂと対向する部分の厚みは、ＴＭＲセル２１ａ、２１ｂと対向する部分以外の部分の厚みより厚い。つまり、配線としての積層構造のビット線は、第１の配線層としての下層ダマシン配線と、第２の配線層としての上層ダマシン配線とを含む。上層ダマシン配線は、下層ダマシン配線のうちＴＭＲセル２１ａ、２１ｂと重なる領域上に積層されている。
【０１３６】
このような構成によれば、ＭＲＡＭセル部のビット線において、ＴＭＲセル２１ａ、２１ｂ上に位置する部分のビット線（下層ダマシン配線と上層ダマシン配線との２層からなる積層構造のビット線）の厚みを厚くすることができる。この結果、ビット線の抵抗を低減することができる。このため、ビット線へと流す電流の値を小さくすることができるとともに、ビット線における電気抵抗に起因する電位降下を小さくできる。この結果、ビット線へ電流を流すためのドライバトランジスタのチャネル幅を小さくすることができる。この結果、半導体装置の微細化、高集積化を図ることが可能になる。
【０１３７】
また、下層ダマシン配線上に上層ダマシン配線を積層するので、後述する製造方法からも明らかなように、下層ダマシン配線と上層ダマシン配線とを同様の工程を実施することにより容易に形成できる。
【０１３８】
図３１〜図３５は、図３０に示した半導体装置の製造方法を説明するための断面模式図である。図３１〜図３５を参照して、本発明による半導体装置の実施の形態４の製造方法を説明する。
【０１３９】
まず、図２０〜図２９に示した製造工程を実施した後、層間絶縁膜３４（図３１参照）の上部表面上に層間絶縁膜５０（図３１参照）を形成する。この結果、図３１に示すような構造を得る。
【０１４０】
次に、層間絶縁膜５０の上部表面上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして、層間絶縁膜５０を部分的に除去する。その後レジスト膜を除去する。この結果、図３２に示すように、導電体２５ａ上に配線用溝５１を形成する。配線用溝５１の底部では、導電体２５ａが露出している。
【０１４１】
次に、配線用溝５１の内壁面上から層間絶縁膜５０の上部表面上にまで延在するようにバリアメタル膜５２（図３３参照）を形成する。また、このバリアメタル膜５２上に、配線用溝５１の内部を充填するとともに層間絶縁膜５０の上部表面上にまで延在する導電体５３を形成する。この結果、図３３に示すような構造を得る。
【０１４２】
次に、ＣＭＰ法を用いて、層間絶縁膜５０の上部表面上に位置する導電体５３およびバリアメタル膜５２を除去する。その結果、図３４に示すように、配線用溝５１の内部において、バリアメタル膜５２と導電体５３とからなる上層ダマシン配線を形成できる。このようにして、バリアメタル膜２４ａと導電体２５ａとからなる下層ダマシン配線と上述した上層ダマシン配線とから構成される積層構造のビット線を形成できる。
【０１４３】
次に、層間絶縁膜５０上に層間絶縁膜２６（図３５参照）を形成する。層間絶縁膜２６上にパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして層間絶縁膜２６を部分的にエッチングにより除去する。その後レジスト膜を除去する。この結果、層間絶縁膜２６の上部表面に配線用溝２７ａ〜２７ｃ（図３５参照）を形成できる。そして、配線用溝２７ａ〜２７ｃの内壁面上から層間絶縁膜２６の上部表面上にまで延在するようにバリアメタル膜を形成する。このバリアメタル膜上に、配線用溝２７ａ〜２７ｃの内部を充填するとともに、層間絶縁膜２６の上部表面上にまで延在する導電体を形成する。そして、ＣＭＰ法を用いて、層間絶縁膜２６の上部表面上に位置するバリアメタル膜および導電体を除去する。この結果、図３５に示すように、配線用溝２７ａ〜２７ｃの内部に、バリアメタル膜２８ａ〜２８ｃおよび導電体２９ａ〜２９ｃからなるダマシン配線を形成できる。このようにして、図３５に示すような構造を得る。
【０１４４】
その後、層間絶縁膜２６、配線用溝２７ａ〜２７ｃ、バリアメタル膜２８ａ〜２８ｃおよび導電体２９ａ〜２９ｃを形成した工程と同様の工程を実施することにより、層間絶縁膜３０（図３０参照）、配線用溝３１ａ、３１ｂ（図３０参照）、バリアメタル膜３２ａ、３２ｂ（図３０参照）および導電体３３ａ、３３ｂ（図３０参照）を形成する。このようにして、図３０に示した半導体装置を得ることができる。
【０１４５】
（実施の形態５）
図３６は、本発明による半導体装置の実施の形態５を示す断面模式図である。図３６を参照して、本発明による半導体装置の実施の形態５を説明する。
【０１４６】
図３６に示した半導体装置は、基本的には図１９に示した半導体装置と同様の構造を備えるが、バリアメタル膜２４ａおよび導電体２５ａからなるビット線とＴＭＲセル２１ａ、２１ｂとの接続部の構造が異なる。すなわち、図３６に示した半導体装置では、ＭＲＡＭセル部において、バリアメタル膜２４ａおよび導電体２５ａからなるビット線としての配線が配置された配線用溝２３ａにおいて、ＴＭＲセル２１ａ、２１ｂ上に位置する領域に、テーパー状の側壁を有する凹部６０ａ、６０ｂが形成されている。この凹部６０ａ、６０ｂの底部においては、ＴＭＲセル２１ａ、２１ｂの上部表面が露出した状態となっている。そして、バリアメタル膜２４ａは、配線用溝２３ａの底壁から凹部６０ａ、６０ｂの内部にまで延在するように形成されている。また、導電体２５ａは、配線用溝２３ａの内部および凹部６０ａ、６０ｂの内部を充填するように形成されている。
【０１４７】
この発明に従った磁気記憶装置の一例として図３６に示した半導体装置の特徴的な構成を要約すれば、半導体装置は、メモリ素子として動作する磁気抵抗効果素子としてのＴＭＲセル２１ａ、２１ｂと、ＴＭＲセル２１ａ、２１ｂと接触するように配置された配線（バリアメタル膜２４ａおよび導電体２５ａからなるビット線としての配線）を備える。配線において、ＴＭＲセル２１ａ、２１ｂと対向する部分（凹部６０ａ、６０ｂが形成された部分）の厚みは、ＴＭＲセル２１ａ、２１ｂと対向する部分以外の部分（凹部６０ａ、６０ｂが形成された部分以外の部分）の厚みより厚い。つまり、配線は、第１の配線層としての配線用溝２３ａの内部に形成されたバリアメタル膜２４ａおよび導電体２５ａからなる配線部分と、導電体膜としての凹部６０ａ、６０ｂ内部に配置されたバリアメタル膜２４ａおよび導電体２５ａからなる配線部分とを含む。
【０１４８】
配線用溝２３ａの内部に配置された第１の配線層としての配線部分は、ＴＭＲセル２１ａ、２１ｂと絶縁膜としての層間絶縁膜３４を介して対向するように配置されている。凹部６０ａ、６０ｂの内部に配置された導電体膜としての配線部分は、層間絶縁膜３４において第１の配線層としての配線部分とＴＭＲセル２１ａ、２１ｂとの間に位置する領域に形成された開口部としての凹部６０ａ、６０ｂを充填する。凹部６０ａ、６０ｂの内部に配置された導電体膜としての配線部分は、配線用溝２３ａの内部に配置された第１の配線層としての配線部分とＴＭＲセル２１ａ、２１ｂとを電気的に接続する。
【０１４９】
このようにしても、ＴＭＲセル２１ａ、２１ｂ上に位置する領域におけるビット線の厚みを厚くすることができる。このため、ＴＭＲセル２１ａ、２１ｂ上に位置する領域における、バリアメタル膜２４ａおよび導電体２５ｂからなるビット線の電気抵抗を低減できるので、ビット線全体としての電気抵抗を低減することができる。この結果、本発明の実施の形態４による半導体装置と同様の効果を得ることができる。つまり、ビット線駆動ドライバを構成するトランジスタのサイズを小さくすることができる。これは、ビット線の電気抵抗が小さくなることに起因して、ビット線に流れる電流の電位降下が小さくなるので、ビット線駆動ドライバを構成するトランジスタのソース／ドレイン領域に印加される電位を大きくできるためである。
【０１５０】
また、ＴＭＲセル２１ａ、２１ｂ上に位置する領域においては、ビット線を流れる電流の経路の中心位置が、ＴＭＲセル２１ａ、２１ｂ上に位置する領域以外の領域における中心位置よりも、ＴＭＲセル２１ａ、２１ｂに近い側へとずれることになる。このため、ビット線電流の中心部位からＴＭＲセル２１ａ、２１ｂまでの距離が小さくなる。この結果、ビット線電流により発生する磁場のうち、ＴＭＲセル２１ａ、２１ｂに作用する磁場の強度の減衰を小さくすることができる。
【０１５１】
図３７〜図４２は、図３６に示した半導体装置の製造方法を説明するための断面模式図である。図３７〜図４２を参照して、図３６に示した半導体装置の製造方法を説明する。
【０１５２】
まず、図２０〜図２７に示した製造工程を実施する。なお、図２５に示したＴＭＲセル２１ａ、２１ｂを形成する工程がメモリ素子として動作する磁気抵抗効果素子を形成する工程に対応する。また、図２７に示した層間絶縁膜３４を形成する工程が磁気抵抗効果素子（ＴＭＲセル２１ａ、２１ｂ）上に絶縁膜（層間絶縁膜３４）を形成する工程に対応する。その後、層間絶縁膜３４（図３７参照）の上部表面上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして層間絶縁膜３４を部分的にエッチングにより除去する。その後レジスト膜を除去する。その結果、図３７に示すように、層間絶縁膜３４においてＴＭＲセル２１ａ、２１ｂ上に位置する領域にビアホール６１ａ、６１ｂを形成できる。このビアホール６１ａ、６１ｂを形成する工程が、絶縁膜（層間絶縁膜３４）に、ＴＭＲセル２１ａ、２１ｂの表面の一部を露出させる開口部を形成する工程に対応する。なお、このビアホール６１ａ、６１ｂの底壁の面積は、ＴＭＲセル２１ａ、２１ｂの上部表面を部分的に露出できる程度であればよい。また、図３７に示すように、ビアホール６１ａ、６１ｂの位置は、ＴＭＲセル２１ａ、２１ｂと少なくともその一部が重なるような位置であればよい（ある程度ＴＭＲセル２１ａ、２１ｂからずれていてもよい）。
【０１５３】
次に、等方性エッチングとしてのウェットエッチングを用いて、ビアホール６１ａ、６１ｂ（図３７参照）の側壁面を除去する。この結果、図３８に示すように、ＴＭＲセル２１ａ、２１ｂ上に位置する領域において、層間絶縁膜３４にテーパー状の側壁を有する凹部６０ａ、６０ｂが形成される。この凹部６０ａ、６０ｂを形成する工程が、等方性エッチングにより開口部としてのビアホール６１ａ、６１ｂの幅を広げる工程に対応する。なお、このウェットエッチングの処理時間やエッチング液の種類および濃度などのエッチング条件を変更することにより、凹部６０ａ、６０ｂの側壁のテーパ−角度（半導体基板１の主表面に対する側壁の傾き角度）を適宜変化させることができる。また、このようにテーパー状の側壁を有する凹部６０ａ、６０ｂを形成することによって、後述する導電体の埋込やバリアメタル膜の形成において、凹部６０ａ、６０ｂの内部に空隙などが形成されることなくバリアメタル膜や導電体を形成することができる。
【０１５４】
次に、層間絶縁膜３４の上部表面上にパターンを有するレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとして用いて、層間絶縁膜３４を部分的にエッチングにより除去する。この後レジスト膜を除去する。この結果、図３９に示すように、ＴＭＲセル２１ａ、２１ｂ上に重なる領域に配線用溝２３ａが形成される。
【０１５５】
次に、図４０に示すように、凹部６０ａ、６０ｂ、配線用溝２３ａの内部から層間絶縁膜３４の上部表面上にまで延在するようにバリアメタル膜２４を形成する。
【０１５６】
次に、図４１に示すように、バリアメタル膜上に、凹部６０ａ、６０ｂ、配線用溝２３ａの内部を充填するとともに層間絶縁膜３４の上部表面上にまで延在する導電体２５を形成する。
【０１５７】
次に、ＣＭＰ法を用いて、層間絶縁膜３４の上部表面上に位置する導電体２５（図４１参照）およびバリアメタル膜２４（図４１参照）を除去する。その結果、図４２に示すように、配線用溝２３ａおよび凹部６０ａ、６０ｂの内部に配置されたバリアメタル膜２４ａおよび導電体２５ａからなるビット線としての配線を形成することができる。このバリアメタル膜２４ａおよび導電体２５ａからなるビット線としての配線を形成する工程が、幅の広がった開口部（凹部６０ａ、６０ｂ）の内部において、ＴＭＲセル２１ａ、２１ｂと接触する導電体（バリアメタル膜２４ａおよび導電体２５ａの凹部６０ａ、６０ｂ内部に位置する部分）を形成する工程および絶縁膜としての層間絶縁膜３４を会してＴＭＲセル２１ａ、２１ｂと対向するとともに、上記導電体に接続された配線層（配線用溝２３ａの内部に位置するバリアメタル膜２４ａおよび導電体２５ａの部分）を形成する工程に対応する。
【０１５８】
その後、図２９を参照しながら説明した工程と同様の工程を実施することにより、層間絶縁膜２６、３０（図３６参照）、配線用溝２７ａ〜２７ｃ、３１ａ、３２ｂ（図３６参照）、バリアメタル膜２８ａ、２８ｃ、３２ａ、３２ｂ（図３６参照）および導電体２９ａ〜２９ｃ、３３ａ、３３ｂ（図３６参照）を形成することにより、図３６に示したような半導体装置を容易に得ることができる。
【０１５９】
なお、上述した実施の形態１、３〜５では、本発明による磁気記憶装置の例として、ＭＲＡＭセルとロジック回路とを混載した半導体装置を用いて説明しているが、本発明は磁気を利用した素子をメモリ素子として用いる装置であれば、どのような磁気記憶装置にも適用可能である。
【０１６０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１６１】
【発明の効果】
このように、本発明によれば、磁気抵抗効果素子に磁場を印加するための配線における電流密度を低減できるので、半導体記憶装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の実施の形態１を示す断面模式図である。
【図２】図１に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３】図１に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図４】図１に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図５】図１に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図６】図１に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図７】図１に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図８】図１に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図９】図１に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図１０】図１に示した半導体装置の製造方法の第９工程を説明するための断面模式図である。
【図１１】図１に示した半導体装置の製造方法の第１０工程を説明するための断面模式図である。
【図１２】本発明による半導体装置の実施の形態２を示す断面模式図である。
【図１３】図１２に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図１４】図１２に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図１５】図１２に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図１６】図１２に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図１７】図１２に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図１８】図１２に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図１９】本発明による半導体装置の実施の形態３を示す断面模式図である。
【図２０】図１９に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図２１】図１９に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図２２】図１９に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図２３】図１９に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図２４】図１９に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図２５】図１９に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図２６】図１９に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図２７】図１９に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図２８】図１９に示した半導体装置の製造方法の第９工程を説明するための断面模式図である。
【図２９】図１９に示した半導体装置の製造方法の第１０工程を説明するための断面模式図である。
【図３０】本発明による半導体装置の実施の形態４を示す断面模式図である。
【図３１】図３０に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３２】図３０に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図３３】図３０に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図３４】図３０に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図３５】図３０に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図３６】本発明による半導体装置の実施の形態５を示す断面模式図である。
【図３７】図３６に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３８】図３６に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図３９】図３６に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図４０】図３６に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図４１】図３６に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図４２】図３６に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図４３】発明者が検討した本発明に関連する半導体装置を示す断面模式図である。
【符号の説明】
１　半導体基板、２ａ〜２ｆ　ソース／ドレイン領域、３ａ〜３ｃ　ゲート電極、４，８，１３，１７，２２，２６，３０，３４，４１，５０　層間絶縁膜、５ａ〜５ｆ　コンタクトホール、６ａ〜６ｆ，１１ａ〜１１ｅ，１５，１５ａ〜１５ｆ，２４，２４ａ，２４ｂ，２８ａ〜２８ｃ，３２ａ，３２ｂ，４３ａ，４３ｂ，５２　バリアメタル膜、７ａ〜７ｆ　導電体プラグ、９ａ〜９ｃ　スルーホール、１０ａ〜１０ｅ，１４ａ〜１４ｆ，２３ａ，２３ｂ，２７ａ〜２７ｃ，３１ａ，３１ｂ，４０，４２ａ，４２ｂ，５１　配線用溝、１２ａ〜１２ｅ，１６，１６ａ〜１６ｆ，２５，２５ａ，２５ｂ，２９ａ〜２９ｃ，３３ａ，３３ｂ，４４ａ，４４ｂ，５３　導電体、１８ａ〜１８ｃ　開口部、２０ａ，２０ｂ　ストラップ、２０，２０ｃ　導電体膜、２１　積層膜、２１ａ，２１ｂ　ＴＭＲセル、２１ｃ〜２１ｈ　ＴＭＲセルダミー、６０ａ，６０ｂ　凹部、６１ａ，６１ｂ　ビアホール。

Claims (10)

1. メモリ素子と、
   前記メモリ素子と対向するように配置された配線とを備え、
   前記配線は、前記メモリ素子と対向する部分の厚みが、前記メモリ素子と対向する部分以外の部分の厚みより厚い、半導体記憶装置。
2. 前記メモリ素子は磁気抵抗効果素子を含み、
   前記配線は前記磁気抵抗効果素子に磁場を印加するための配線である、請求項１に記載の半導体記憶装置。
3. 前記メモリ素子と前記配線とは基板上のメモリセル領域に形成され、かつ、前記メモリ素子は前記配線上であって前記配線と重なるように配置され、
   前記配線は、
   第１の配線層と、
   前記第１の配線層のうち前記メモリ素子と重なる領域上に積層された第２の配線層とを含み、
   前記メモリ素子の上面に接触するように形成された上層配線と、
   前記メモリセル領域以外の領域において、前記第１の配線層および前記上層配線とそれぞれ同一レイヤによって構成されるロジック配線および上層ロジック配線とをさらに備える、請求項１または２に記載の半導体記憶装置。
4. 前記基板上において、前記メモリセル領域以外の領域に形成され、前記第２の配線層と同一レイヤにより構成されるダミー配線をさらに備える、請求項３に記載の半導体記憶装置。
5. 基板上において、メモリセルが形成されたメモリセル部と、ロジック回路が形成されたロジック部とを備える不揮発性記憶装置であって、
   前記ロジック部は、
   基板上に形成された第１配線と、
   前記第１配線の上層に、前記ロジック回路を構成する導電体層以外の層のみを介して形成された第２配線とを含み、
   前記メモリセル部は、
   前記第１配線と同一レイヤにより構成される第３配線と、
   前記第２配線と同一レイヤにより構成される第４配線と、
   前記第３配線と前記第４配線との間に形成され、前記メモリセルを構成するメモリ素子と導電体層とを含む、不揮発性記憶装置。
6. 前記メモリ素子は磁気抵抗効果素子を含む、請求項５に記載の不揮発性記憶装置。
7. 前記導電体層は、前記第３配線と第４配線との間に形成され、前記メモリ素子と接続された第５配線を含む、請求項５または６に記載の不揮発性記憶装置。
8. メモリ素子として動作する磁気抵抗効果素子と、
   前記磁気抵抗効果素子と接触するように配置された配線とを備え、
   前記配線は、前記磁気抵抗効果素子と対向する部分の厚みが、前記磁気抵抗効果素子と対向する部分以外の部分の厚みより厚い、磁気記憶装置。
9. 前記配線は、
   第１の配線層と、
   前記第１の配線層のうち前記磁気抵抗効果素子と重なる領域上に積層された第２の配線層とを含む、請求項８に記載の磁気記憶装置。
10. 前記配線は、
    前記磁気抵抗効果素子と絶縁膜を介して対向するように配置された第１の配線層と、
    前記絶縁膜において前記第１の配線層と前記磁気抵抗効果素子との間に位置する領域に形成された開口部を充填し、前記第１の配線層と前記磁気抵抗効果素子とを電気的に接続する導電体膜とを含む、請求項８に記載の磁気記憶装置。

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