[go: up one dir, main page]

TWI789784B - 記憶陣列、半導體裝置及其製造方法 - Google Patents

記憶陣列、半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI789784B
TWI789784B TW110121638A TW110121638A TWI789784B TW I789784 B TWI789784 B TW I789784B TW 110121638 A TW110121638 A TW 110121638A TW 110121638 A TW110121638 A TW 110121638A TW I789784 B TWI789784 B TW I789784B
Authority
TW
Taiwan
Prior art keywords
dielectric material
layer
material layer
metal
metal oxide
Prior art date
Application number
TW110121638A
Other languages
English (en)
Other versions
TW202218118A (zh
Inventor
吳詠捷
何彥忠
魏惠嫻
游嘉榕
許秉誠
禮修 馬
林仲德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202218118A publication Critical patent/TW202218118A/zh
Application granted granted Critical
Publication of TWI789784B publication Critical patent/TWI789784B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10P14/3434—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種半導體裝置包括：半導體金屬氧化物鰭，位於下層介 電材料層之上；閘極介電層，位於半導體金屬氧化物鰭的頂表面及側壁上；閘極電極，位於閘極介電層上且橫跨半導體金屬氧化物鰭；存取層級介電材料層，嵌置閘極電極及半導體金屬氧化物鰭；記憶胞，嵌置於記憶體層級介電材料層中且包括第一電極、記憶體元件及第二電極；以及位元線，上覆於記憶胞之上。第一電極可藉由第一導電路徑電性連接至半導體金屬氧化物鰭內的汲極區，且第二電極電性連接至位元線。

Description

記憶陣列、半導體裝置及其製造方法
本發明的實施例是有關於一種包括半導體金屬氧化物鰭電晶體的記憶體裝置以及其形成方法。
記憶胞使用存取電晶體以控制流經記憶胞的電流。隨著半導體裝置按比例減小至更小的尺寸，將能夠處理足夠電流的存取電晶體整合至半導體晶粒的有限區域中變得更加困難。
根據本揭露的各種實施例，提供一種半導體裝置，所述半導體裝置包括：半導體金屬氧化物鰭，位於至少一個下層介電材料層的頂表面之上，並且沿第一水平方向延伸且沿第二水平方向具有寬度；閘極介電層，位於所述半導體金屬氧化物鰭的頂表面及側壁上；閘極電極，位於所述閘極介電層上且沿所述第二水平方向橫跨所述半導體金屬氧化物鰭；存取層級介電材料層，嵌置所述閘極電極及所述半導體金屬氧化物鰭；記憶胞，嵌置於記憶體層級介電材料層中且包括第一電極、記憶體元件及第二電極，所述記憶體 層級介電材料層相對於所述存取層級介電材料層在垂直方向上偏移；以及位元線，上覆於所述記憶胞之上，其中：所述第一電極藉由第一導電路徑電性連接至所述半導體金屬氧化物鰭內的汲極區；並且所述第二電極電性連接至所述位元線。
根據本揭露的另一態樣，提供一種記憶陣列，所述記憶陣列包括：鰭場效電晶體的二維陣列，包括相應的半導體金屬氧化物鰭且位於至少一個下層介電材料層的頂表面之上；閘極電極條帶，上覆於相應一列所述半導體金屬氧化物鰭之上、沿第一水平方向彼此在側向上間隔開且各自沿第二水平方向在側向上延伸，其中所述鰭場效電晶體中的每一者包括所述閘極電極條帶中的相應一者的部分作為閘極電極；記憶胞的二維陣列，相對於所述鰭場效電晶體的二維陣列在垂直方向上偏移且包括相應的第一電極、相應的記憶體元件及相應的第二電極，所述第一電極電性連接至所述鰭場效電晶體的二維陣列中的相應一者的汲極區；以及位元線，沿所述第一水平方向在側向上延伸、沿所述第二水平方向在側向上間隔開且電性連接至所述記憶胞的二維陣列內的記憶胞的集合。
本揭露的各種實施例提供一種製造半導體裝置的方法，包括：在至少一個下層介電材料層的頂表面之上沈積半導體金屬氧化物材料層；對所述半導體金屬氧化物材料層進行圖案化以提供半導體金屬氧化物鰭；在所述半導體金屬氧化物鰭之上形成閘極介電層；跨越所述半導體金屬氧化物鰭在所述閘極介電層之上形成閘極電極條帶；在所述閘極電極條帶及所述半導體金屬氧化 物鰭之上形成存取層級介電材料層；以及在所述存取層級介電材料層之上形成嵌置於記憶體層級介電材料層中的記憶胞，其中所述記憶胞包括第一電極、記憶體元件及第二電極，所述第一電極藉由第一導電路徑電性連接至所述半導體金屬氧化物鰭內的汲極區。
3:下層介電材料層
8:基底
10:半導體材料層
12:淺溝渠隔離結構
14:源極/汲極區
15:半導體通道
18:金屬-半導體合金區
20:閘極結構
22:閘極介電質
24:閘極電極
26:介電閘極間隔件
28:介電閘極頂蓋
30:內連線層級介電(ILD)層
31A:平坦化介電層
31B:第一內連線層級介電材料層
32:第二內連線層級介電材料層
33:第三內連線層級介電材料層
34:第四內連線層級介電材料層
35:第五內連線層級介電材料層
36:第六內連線層級介電材料層
37:第七內連線層級介電材料層
40:金屬內連線結構
41L:第一金屬線
41V:接觸通孔結構
42:輔助源極線
42L:第二金屬線
42V:第一金屬通孔結構
43L:第三金屬線
43V:第二金屬通孔結構
44L:第四金屬線
44V:第三金屬通孔結構
45L:第五金屬線
45V:第四金屬通孔結構
46L:第六金屬線
46V:第五金屬通孔結構
47B:金屬接合接墊
47V:第六金屬通孔結構
50:閘極介電層
52:閘極電極條帶
52L:閘極電極材料層
57:光阻層
70:存取層級介電材料層
72:源極接觸通孔結構
74:源極連接通孔結構
78:汲極接觸通孔結構
80:源極線層級介電材料層
82:源極線
88:金屬板
90:記憶體層級介電材料層
98:記憶胞接觸通孔結構
100:記憶陣列區
101:記憶胞存取電晶體總成
110:位元線層級介電材料層
118:位元線
126:第一電極
128:金屬晶種層
130:半導體金屬氧化物鰭
130L:半導體金屬氧化物材料層
132:源極區
135:通道區
137:光阻層
138:汲極區
140:合成反鐵磁體(SAF)結構
141:硬磁化層
142:反鐵磁耦合層
143:參考磁化層
146:穿隧障壁層
148:自由磁化層
150:記憶胞
158:第二電極
200:周邊區
330:互補金屬氧化物半導體(CMOS)電路
1910、1920、1930、1940、1950、1960:步驟
A-A’、B-B’、C-C’、D-D’、E-E’、F-F’:垂直平面
hd1:第一水平方向
hd2:第二水平方向
L0:接觸層級結構
L1:第一內連線層級結構
L2:第二內連線層級結構
L3:第三內連線層級結構
L4:第四內連線層級結構
L5:第五內連線層級結構
L6:第六內連線層級結構
L7:第七內連線層級結構
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據工業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A是根據本揭露實施例在形成記憶體裝置的二維陣列之前的示例性結構的垂直剖視圖。
圖1B是圖1A所示示例性結構的記憶陣列區的部分的垂直剖視圖。
圖1C是圖1B所示記憶陣列區的所述部分的俯視圖。垂直平面B-B’是圖1A所示垂直橫截面的平面。
圖2A是根據本揭露實施例在形成半導體金屬氧化物材料層之後呈第一配置的記憶陣列區的所述部分的垂直剖視圖。
圖2B是圖1A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖2A所示垂直橫截面的平面。
圖3A是根據本揭露實施例在形成半導體金屬氧化物鰭之後記憶陣列區的所述部分的垂直剖視圖。
圖3B是圖3A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖3A所示垂直橫截面的平面。
圖4A是根據本揭露實施例在形成閘極電極材料層之後呈第一配置的記憶陣列區的所述部分的垂直剖視圖。
圖4B是圖4A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖4A所示垂直橫截面的平面。
圖4C是記憶陣列區的所述部分沿圖4B所示垂直平面C-C’的垂直剖視圖。
圖4D是記憶陣列區的所述部分沿圖4B所示垂直平面D-D’的垂直剖視圖。
圖5A是根據本揭露實施例在形成閘極電極條帶之後呈第一配置的記憶陣列區的所述部分的垂直剖視圖。
圖5B是圖5A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖5A所示垂直橫截面的平面。
圖5C是記憶陣列區的所述部分沿圖5B所示垂直平面C-C’的垂直剖視圖。
圖5D是記憶陣列區的所述部分沿圖5B所示垂直平面D-D’的垂直剖視圖。
圖6A是根據本揭露實施例在移除光阻層且形成源極區及汲極區之後呈第一配置的記憶陣列區的所述部分的垂直剖視圖。
圖6B是圖6A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖6A所示垂直橫截面的平面。
圖6C是記憶陣列區的所述部分沿圖6B所示垂直平面C-C’的垂直剖視圖。
圖6D是記憶陣列區的所述部分沿圖6B所示垂直平面D-D’的垂直剖視圖。
圖6E是記憶陣列區的所述部分沿圖6B所示垂直平面E-E’的垂直剖視圖。
圖7A是根據本揭露實施例在形成存取層級介電材料層、汲極接觸通孔結構及源極接觸通孔結構之後呈第一配置的記憶陣列區的所述部分的垂直剖視圖。
圖7B是圖7A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖7A所示垂直橫截面的平面。
圖7C是記憶陣列區的所述部分沿圖7B所示垂直平面C-C’的垂直剖視圖。
圖7D是記憶陣列區的所述部分沿圖7B所示垂直平面D-D’的垂直剖視圖。
圖7E是記憶陣列區的所述部分沿圖7B所示垂直平面E-E’的垂直剖視圖。
圖7F是圖7A至圖7E所示處理步驟處的示例性結構的垂直剖視圖。
圖8A是根據本揭露實施例在形成源極線及金屬板之後呈第一配置的記憶陣列區的所述部分的垂直剖視圖。
圖8B是圖8A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖8A所示垂直橫截面的平面。
圖8C是記憶陣列區的所述部分沿圖8B所示垂直平面 C-C’的垂直剖視圖。
圖8D是記憶陣列區的所述部分沿圖8B所示垂直平面D-D’的垂直剖視圖。
圖8E是記憶陣列區的所述部分沿圖8B所示垂直平面E-E’的垂直剖視圖。
圖8F是圖8A至圖8E所示處理步驟處的示例性結構的垂直剖視圖。
圖9A是根據本揭露實施例在形成記憶胞之後呈第一配置的記憶陣列區的所述部分的垂直剖視圖。
圖9B是圖9A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖9A所示垂直橫截面的平面。
圖9C是記憶陣列區的所述部分沿圖9B所示垂直平面C-C’的垂直剖視圖。
圖9D是記憶陣列區的所述部分沿圖9B所示垂直平面D-D’的垂直剖視圖。
圖9E是記憶陣列區的所述部分沿圖9B所示垂直平面E-E’的垂直剖視圖。
圖10A是根據本揭露實施例在形成記憶體層級介電材料層及記憶胞接觸通孔結構之後呈第-配置的記憶陣列區的所述部分的垂直剖視圖。
圖10B是圖10A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖10A所示垂直橫截面的平面。
圖10C是記憶陣列區的所述部分沿圖10B所示垂直平面C-C’的垂直剖視圖。
圖10D是記憶陣列區的所述部分沿圖10B所示垂直平面D-D’的垂直剖視圖。
圖10E是記憶陣列區的所述部分沿圖10B所示垂直平面E-E’的垂直剖視圖。
圖10F是圖10A至圖10E所示處理步驟處的示例性結構的垂直剖視圖。
圖11A是根據本揭露實施例在形成記憶體層級介電材料層及記憶胞接觸通孔結構之後呈替代配置的記憶陣列區的部分的垂直剖視圖。
圖11B是圖11A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖11A所示垂直橫截面的平面。
圖11C是記憶陣列區的所述部分沿圖11B所示垂直平面C-C’的垂直剖視圖。
圖11D是記憶陣列區的所述部分沿圖11B所示垂直平面D-D’的垂直剖視圖。
圖11E是記憶陣列區的所述部分沿圖11B所示垂直平面E-E’的垂直剖視圖。
圖12A是根據本揭露實施例在形成閘極電極條帶及輔助源極線之後呈第二配置的記憶陣列區的所述部分的垂直剖視圖。
圖12B是圖12A所示記憶陣列區的所述部分的俯視圖。 垂直平面A-A’是圖12A所示垂直橫截面的平面。
圖12C是記憶陣列區的所述部分沿圖12B所示垂直平面C-C’的垂直剖視圖。
圖12D是記憶陣列區的所述部分沿圖12B所示垂直平面D-D’的垂直剖視圖。
圖12E是記憶陣列區的所述部分沿圖12B所示垂直平面E-E’的垂直剖視圖。
圖13A是根據本揭露實施例在移除光阻層且形成源極區及汲極區之後呈第二配置的記憶陣列區的所述部分的垂直剖視圖。
圖13B是圖13A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖13A所示垂直橫截面的平面。
圖13C是記憶陣列區的所述部分沿圖13B所示垂直平面C-C’的垂直剖視圖。
圖13D是記憶陣列區的所述部分沿圖13B所示垂直平面D-D’的垂直剖視圖。
圖13E是記憶陣列區的所述部分沿圖13B所示垂直平面E-E’的垂直剖視圖。
圖13F是記憶陣列區的所述部分沿圖13B所示垂直平面F-F’的垂直剖視圖。
圖14A是根據本揭露實施例在形成存取層級介電材料層、汲極接觸通孔結構、源極接觸通孔結構及源極連接通孔結構之 後呈第二配置的記憶陣列區的所述部分的垂直剖視圖。
圖14B是圖14A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖14A所示垂直橫截面的平面。
圖14C是記憶陣列區的所述部分沿圖14B所示垂直平面C-C’的垂直剖視圖。
圖14D是記憶陣列區的所述部分沿圖14B所示垂直平面D-D’的垂直剖視圖。
圖14E是記憶陣列區的所述部分沿圖14B所示垂直平面E-E’的垂直剖視圖。
圖14F是記憶陣列區的所述部分沿圖14B所示垂直平面F-F’的垂直剖視圖。
圖15A是根據本揭露實施例在形成源極線及金屬板之後呈第二配置的記憶陣列區的所述部分的垂直剖視圖。
圖15B是圖15A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖15A所示垂直橫截面的平面。
圖15C是記憶陣列區的所述部分沿圖15B所示垂直平面C-C’的垂直剖視圖。
圖15D是記憶陣列區的所述部分沿圖15B所示垂直平面D-D’的垂直剖視圖。
圖15E是記憶陣列區的所述部分沿圖15B所示垂直平面E-E’的垂直剖視圖。
圖15F是記憶陣列區的所述部分沿圖15B所示垂直平 面F-F’的垂直剖視圖。
圖16A是根據本揭露實施例在形成記憶體層級介電材料層及記憶胞接觸通孔結構之後呈第二配置的記憶陣列區的所述部分的垂直剖視圖。
圖16B是圖16A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖16A所示垂直橫截面的平面。
圖16C是記憶陣列區的所述部分沿圖16B所示垂直平面C-C’的垂直剖視圖。
圖16D是記憶陣列區的所述部分沿圖16B所示垂直平面D-D’的垂直剖視圖。
圖16E是記憶陣列區的所述部分沿圖16B所示垂直平面E-E’的垂直剖視圖。
圖16F是記憶陣列區的所述部分沿圖16B所示垂直平面F-F’的垂直剖視圖。
圖17A是根據本揭露實施例在形成記憶體層級介電材料層及記憶胞接觸通孔結構之後呈另一替代配置的記憶陣列區的部分的垂直剖視圖。
圖17B是圖17A所示記憶陣列區的所述部分的俯視圖。垂直平面A-A’是圖17A所示垂直橫截面的平面。
圖17C是記憶陣列區的所述部分沿圖17B所示垂直平面C-C’的垂直剖視圖。
圖17D是記憶陣列區的所述部分沿圖17B所示垂直平 面D-D’的垂直剖視圖。
圖17E是記憶陣列區的所述部分沿圖17B所示垂直平面E-E’的垂直剖視圖。
圖17F是記憶陣列區的所述部分沿圖17B所示垂直平面E-E’的垂直剖視圖。
圖18是根據本揭露實施例在形成上層金屬內連線結構之後示例性結構的垂直剖視圖。
圖19是示出根據本揭露實施例的半導體裝置的製造步驟的流程圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於......之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、 「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)且本文中所使用的空間相對性描述語可同樣相應地進行解釋。除非另有明確陳述，否則具有相同參考編號的每一元件被假定為具有相同的材料組成物且具有處於相同厚度範圍內的厚度。
本揭露大體而言是有關於半導體裝置，且具體而言有關於一種包括半導體金屬氧化物鰭電晶體的記憶體裝置以及製造所述記憶體裝置的方法，現在詳細闡述其各種態樣。
根據本揭露的一個態樣，本揭露的半導體裝置將半導體金屬氧化物鰭電晶體作為用於記憶胞的存取電晶體整合於製程後端(back-end-of-line，BEOL)金屬配線層級中。可在位元線與源極線之間提供存取電晶體與記憶胞的串聯連接。此外，閘極電極可控制半導體金屬氧化物鰭電晶體的開關。可藉由場效電晶體控制源極線、位元線及閘極線中的每一者，所述場效電晶體可形成於位於半導體金屬氧化物鰭電晶體及記憶胞之下的半導體基底中的單晶半導體層上。金屬內連線結構可在形成於單晶半導體層上的場效電晶體與位元線、源極線及閘極電極之間提供電性連接。半導體金屬氧化物鰭電晶體及記憶胞可直接形成於下伏的場效電晶體的區域上方。因此，半導體晶粒的面積可高效地用於高密度裝置包裝(high density device packing)。記憶胞存取電晶體總成的二維陣 列可形成於BEOL金屬內連線層級中，進而使得每一記憶胞可藉由激活相應的源極線、相應的位元線及相應的閘極電極來各別地定址。
參照圖1A至圖1C，示出根據本揭露實施例的示例性結構。圖1A是示例性結構的垂直剖視圖，圖1B是圖1A所示示例性結構的記憶陣列區100的部分的放大圖，且圖1C是圖1B所示記憶陣列區的所述部分的俯視圖。
圖1A至圖1C中所示示例性結構包括含有半導體材料層10的基底8。基底8可包括塊狀半導體基底(例如矽基底)或者絕緣體上半導體層，在所述塊狀半導體基底(例如矽基底)中半導體材料層自基底8的頂表面連續地延伸至基底8的底表面，所述絕緣體上半導體層包括半導體材料層10作為上覆於隱埋式絕緣體層(例如氧化矽層)之上的頂部半導體層。示例性結構可包括各種裝置區，其可包括記憶陣列區100及周邊區200，在記憶陣列區100中可隨後形成記憶胞存取電晶體總成的至少一個陣列，在周邊區200中可隨後形成記憶胞存取電晶體總成的每一陣列與半導體材料層10上包括場效電晶體的周邊電路之間的電性連接。記憶陣列區100及周邊區200的區域可用於形成周邊電路的各種元件。
可在半導體材料層10上及/或中形成例如場效電晶體等半導體裝置。舉例而言，可藉由形成淺溝渠且隨後利用例如氧化矽等介電材料填充所述淺溝渠來在半導體材料層10的上部部分中形成淺溝渠隔離結構12。可藉由執行使用罩幕的離子植入製程在半 導體材料層10的上部部分中的各種區中形成各種摻雜阱(未明確示出)。
可藉由沈積閘極介電層、閘極電極層及閘極頂蓋介電層並對其進行圖案化來在基底8的頂表面之上形成閘極結構20。每一閘極結構20可包括閘極介電質22、閘極電極24及介電閘極頂蓋28的垂直堆疊，其在本文中被稱為閘極堆疊(22、24、28)。可執行離子植入製程以形成延伸植入區，所述延伸植入區可包括源極延伸區及汲極延伸區。可在閘極堆疊(22、24、28)周圍形成介電閘極間隔件26。閘極堆疊(22、24、28)及介電閘極間隔件26的每一總成構成閘極結構20。可使用閘極結構20作為自對準植入罩幕來執行附加離子植入製程以形成深源極/汲極區，所述深源極/汲極區可包括深源極區及深汲極區。深源極/汲極區的上部部分可與延伸植入區的部分交疊。延伸植入區與深源極/汲極區的每一組合構成源極/汲極區14，端視電性偏壓(electrical biasing)而定，源極/汲極區14可為源極區或汲極區。可在相鄰的一對源極/汲極區14之間的每一閘極堆疊(22、24、28)下方形成半導體通道15。可在每一源極/汲極區14的頂表面上形成金屬-半導體合金區18。可在半導體材料層10上形成場效電晶體。每一場效電晶體可包括閘極結構20、半導體通道15、一對源極/汲極區14(其中的一者用作源極區，且其中的另一者用作汲極區)及可選的金屬-半導體合金區18。在一些實施例中，可形成源極/汲極區14作為抬起的源極/汲極區。可在半導體材料層10上設置互補金屬氧化物半導 體(complementary metal-oxide-semiconductor，CMOS)電路330，其可包括用於欲隨後形成的記憶胞存取電晶體總成的陣列的周邊電路。電路330中所包括的平面電晶體通常是在生產的製程前端(front end of line，FEOL)中形成。該些平面電晶體趨於佔用基底面積的大部分。儘管此種平面電晶體可提供足夠的電流來驅動隨後形成的記憶胞，然而此種FEOL平面電晶體的定形尺寸(sizing dimension)趨於限制高密度效能。
根據本揭露的實施例，半導體材料層10可為單晶半導體層(例如單晶矽層)。在此實施例中，形成於單晶半導體層上的場效電晶體可包括相應的單晶半導體通道。形成於半導體材料層10上的每一場效電晶體的單晶半導體通道可包括半導體材料層10的圖案化部分，或者可包括自半導體材料層10磊晶生長的單晶半導體材料的部分。一般而言，使用單晶半導體通道的場效電晶體可提供優越的通斷(on-off)電流比率，此乃因經由單晶半導體材料的漏電流低，而單晶半導體材料提供使導通電流增加的高電荷載子遷移率(charge carrier mobility)。儘管圖1A中示出包括相應水平半導體通道的平面場效電晶體，然而本文中明確設想其中使用具有不同配置的場效電晶體的實施例，所述具有不同配置的場效電晶體可包括例如鰭場效電晶體、閘極全繞式場效電晶體(gate-all-around field effect transistor)、奈米線場效電晶體(nanowire field effect transistor)、垂直場效電晶體(vertical field effect transistor)或使用相應單晶半導體通道的其他場效電晶體中的一或多者。該 些具有不同配置的場效電晶體可形成於BEOL位置中且可減少用於形成此種電晶體的面積。因此，使用此種具有不同配置的場效電晶體可提高裝置密度，同時維持向記憶胞提供足夠操作電流的能力。
可將包括場效電晶體的周邊電路配置成驅動欲隨後形成於記憶陣列區中的記憶胞存取電晶體總成的陣列的源極線、汲極線及字元線。字元線可包括欲隨後形成的閘極電極條帶。因此，周邊電路可包括位元線驅動器、源極線驅動器、字元線驅動器、功率調節器電路、感測放大器、輸入/輸出(input/output，I/O)控制電路及各種緩衝器裝置。根據本揭露的一個態樣，周邊電路不僅可形成於周邊區200中，而且可形成於記憶陣列區100中。因此，周邊區200及記憶陣列區100的整個區域可用於放置周邊電路的各種組件。周邊電路中的場效電晶體的子集可在平面圖中與欲隨後形成的記憶胞存取電晶體總成的陣列具有區域交疊，所述平面圖是沿垂直於基底8的頂表面的方向的圖。
可隨後形成各種內連線層級結構，所述內連線層級結構在形成記憶胞存取電晶體總成的陣列之前形成，且在本文中被稱為下部內連線層級結構(L0、L1、L2)。在其中可隨後在兩層內連線層級結構之上形成記憶胞存取電晶體總成的二維陣列的實施例中，下部內連線層級結構(L0、L1、L2)可包括接觸層級結構L0、第一內連線層級結構L1及第二內連線層級結構L2。接觸層級結構L0可包括平坦化介電層31A及各種接觸通孔結構41V，平坦化 介電層31A包含可平坦化介電材料(例如氧化矽)，接觸通孔結構41V接觸源極/汲極區14或閘極電極24中的相應一者且嵌置於平坦化介電層31A內。第一內連線層級結構L1可包括第一內連線層級介電材料層31B及嵌置於第一內連線層級介電材料層31B內的第一金屬線41L。第一內連線層級介電材料層31B亦被稱為第一線層級介電材料層。第一金屬線41L可接觸接觸通孔結構41V中的相應一者。第二內連線層級結構L2包括第二內連線層級介電材料層32，第二內連線層級介電材料層32可包括第一通孔層級介電材料層與第二線層級介電材料層的堆疊或者線和通孔層級介電材料層。第二內連線層級介電材料層32嵌置第二金屬內連線結構(42V、42L)，第二金屬內連線結構(42V、42L)包括第一金屬通孔結構42V及第二金屬線42L。第二金屬線42L的頂表面可與第二內連線層級介電材料層32的頂表面共面。
下部內連線層級結構(L0、L1、L2)內的所有介電材料層的集合在本文中被稱為至少一個下層介電材料層3，其可包括例如平坦化介電層31A、第一內連線層級介電材料層31B及第二內連線層級介電材料層32。下部內連線層級結構(L0、L1、L2)內的所有金屬內連線結構的集合在本文中被稱為第一金屬內連線結構(41V、41L、42V、42L)，其可包括例如接觸通孔結構41V、第一金屬線41L及第二金屬內連線結構(42V、42L)。第一金屬內連線結構(41V、41L、42V、42L)的至少一個子集可電性連接至電路330中的場效電晶體中的相應一者。
根據本揭露的實施例，可在記憶陣列區100的區域內形成第二金屬線42L的子集。具體而言，可在其中欲隨後形成包括用於相應一列半導體金屬氧化物鰭電晶體的閘極電極的閘極電極條的位置處形成第二金屬線42L的子集。在此實施例中，第一金屬內連線結構(41V、41L、42V、42L)的子集可在形成於記憶陣列區100內的每一第二金屬線42L與位於半導體材料層10上的場效電晶體的相應節點之間提供導電路徑，所述節點可包括字元線驅動器電晶體的節點。
應理解，作為上覆於第二內連線層級結構L2之上的第三內連線層級結構的組件的記憶胞存取電晶體總成的陣列的形成僅用於例示目的，且記憶胞存取電晶體總成的陣列可形成於不同的層級處。本文中明確設想此種實施例。
參照圖2A及圖2B，示出在形成半導體金屬氧化物材料層130L之後呈第一配置的記憶陣列區100的部分。半導體金屬氧化物材料層130L包含半導體金屬氧化物材料，即一種能夠基於利用電性摻雜劑(其可為p型摻雜劑或n型摻雜劑)進行適合的摻雜來提供範圍介於1.0西門子/米(S/m)至1.0×105西門子/米的導電率的金屬氧化物材料。在本徵狀態中或在低水準電性摻雜的條件下，半導體金屬氧化物材料可為半導體性或絕緣性的，且可具有範圍一般介於1.0×10-10西門子/米至1.0×10西門子/米的導電率。可用於半導體金屬氧化物材料層130L的示例性半導體金屬氧化物材料包括但不限於氧化銦鎵鋅(indium gallium zinc oxide， IGZO)、經摻雜氧化鋅、經摻雜氧化銦及具有高摻雜水準的經摻雜氧化鎘。其他適合的半導體材料亦處於本揭露的設想範圍內。在一個實施例中，半導體金屬氧化物材料層130L可包含氧化銦鎵鋅。可例如藉由物理氣相沈積(即，濺鍍)來沈積半導體金屬氧化物材料層130L的半導體金屬氧化物材料。半導體金屬氧化物材料層130L的半導體金屬氧化物材料可沈積為多晶材料，或者可沈積為非晶材料且可隨後在升高的溫度下退火成多晶材料，以便增加半導體金屬氧化物材料的平均粒度(average grain size)。可在至少一個下層介電材料層3(例如，第二內連線層級介電材料層32)的頂表面之上且直接在所述頂表面上沈積半導體金屬氧化物材料層130L。儘管亦可使用更小及更大的厚度，然而半導體金屬氧化物材料層130L的厚度的範圍可介於30奈米至600奈米，例如介於60奈米至300奈米。
參照圖3A及圖3B，示出在形成半導體金屬氧化物鰭130之後的記憶陣列區100的所述部分。在一個實施例中，可在半導體金屬氧化物材料層130L的頂表面之上施加光阻層137，且可將光阻層137微影圖案化成至少一個分立光阻材料部分。所述圖案可為分立光阻材料部分的二維週期性陣列。在一個實施例中，分立光阻材料部分的二維週期性陣列可為矩形週期性陣列，其沿第一水平方向hd1具有第一節距且沿第二水平方向hd2具有第二節距。第二水平方向hd2可垂直於第一水平方向hd1。第一節距的範圍可介於100奈米至1,000奈米。第二節距的範圍可介於50奈米至500 奈米，儘管亦可對於第一節距及第二節距中的每一者使用更小及更大的尺寸。在一個實施例中，每一圖案化分立光阻材料部分可具有矩形水平橫截面形狀。儘管亦可使用其他水平橫截面形狀。舉例而言，可使用卵圓形或橢圓形、正方形等。
可執行非等向性蝕刻製程來蝕刻半導體金屬氧化物材料層130L的未遮罩部分。非等向性蝕刻製程可包括在半導體金屬氧化物材料層130L的圖案化部分上形成垂直的側壁或實質上垂直的側壁的反應離子蝕刻製程。半導體金屬氧化物材料層130L的每一圖案化部分可構成半導體金屬氧化物鰭130。在一個實施例中，可在所述至少一個下層介電材料層3的頂表面上形成半導體金屬氧化物鰭130的二維週期性陣列。每一半導體金屬氧化物鰭130可具有沿第一水平方向hd1在側向上延伸的一對縱向側壁、沿第二水平方向hd2在側向上延伸的一對橫向側壁、以及作為半導體金屬氧化物鰭130的相應頂表面及底表面的一對水平表面。在一個實施例中，嵌置於所述至少一個下層介電材料層3的上部部分中的下層金屬線(例如第二金屬線42L)可相對於半導體金屬氧化物鰭130在側向上偏移，以避免下層金屬線與半導體金屬氧化物鰭130之間的電性短路。可隨後例如藉由灰化來移除光阻層137。
參照圖4A至圖4D，示出在形成閘極介電層50及閘極電極材料層52L之後呈第一配置的記憶陣列區的部分。閘極介電層50包含至少一種閘極介電材料，例如氧化矽、氮氧化矽、介電金屬氧化物及/或其堆疊。舉例而言，閘極介電層50可包括藉由正矽 酸四乙酯(tetraethylorthosilicate，TEOS)的熱分解或電漿分解形成的氧化矽層與介電金屬氧化物層(例如氧化鋁層、氧化鉿層或氧化鈦層)的層堆疊。用於閘極介電層的其他適合的介電材料亦處於本揭露的設想範圍內。可藉由共形沈積至少一個介電材料層來形成閘極介電層50。舉例而言，可藉由化學氣相沈積及/或原子層沈積來沈積閘極介電層50。儘管亦可使用更小及更大的厚度，然而閘極介電層50的厚度的範圍可介於1.0奈米至12奈米，例如介於2奈米至6奈米。
可在閘極介電層50之上沈積閘極電極材料層52L。閘極電極材料層52L包含至少一種導電材料，例如元素金屬、金屬間合金、導電金屬化合物(例如導電金屬氮化物材料或導電金屬碳化物材料)或金屬-半導體合金材料(例如金屬矽化物材料)。舉例而言，閘極電極材料層52L可包含鎢、鉬、釕、鈮、鈷、銅、鉑、鎳、氮化鎢、氮化鉭、氮化鈦及/或另一金屬材料中的一或多者，及/或可本質上由所述材料中的一或多者組成。用於閘極電極材料層的其他適合的導電材料亦處於本揭露的設想範圍內。儘管亦可使用更小及更大的厚度，然而如自具有平坦頂表面且與半導體金屬氧化物鰭130在側向上間隔開的平坦部分量測，閘極電極材料層52L的厚度的範圍可介於50奈米至500奈米，例如介於100奈米至250奈米。可藉由共形沈積製程及/或非共形沈積製程來沈積閘極電極材料層52L。舉例而言，可藉由物理氣相沈積、化學氣相沈積、電鍍及/或無電鍍覆來沈積閘極電極材料層52L。
參照圖5A至圖5D，示出在形成閘極電極條帶52之後呈第一配置的記憶陣列區100的所述部分。可在閘極電極材料層52L之上施加光阻層57，且可藉由微影曝光及顯影將光阻層57圖案化成線狀光阻材料部分的陣列。每一線狀光阻材料部分可沿第二水平方向hd2在側向上延伸。每一線狀光阻材料部分可沿第一水平方向hd1具有均勻的寬度，所述寬度小於每一半導體金屬氧化物鰭130沿第一水平方向hd1的縱向尺寸。具體而言，每一線狀光阻材料部分可橫跨沿第二水平方向hd2排列的相應一列半導體金屬氧化物鰭130的中心部分。每一線狀光阻材料部分的寬度可為欲隨後形成的半導體金屬氧化物電晶體的閘極長度。舉例而言，儘管亦可使用更小及更大的寬度，然而每一線狀光阻材料部分的寬度的範圍可介於20奈米至300奈米，例如介於40奈米至150奈米。
可執行非等向性蝕刻製程，以藉由閘極電極材料層52L轉移光阻層57的線狀光阻材料部分的陣列中的圖案。非等向性蝕刻製程蝕刻閘極電極材料層52L的未遮罩部分。非等向性蝕刻製程的終端部分可對閘極介電層50的材料有選擇性。閘極電極材料層52L的每一圖案化部分包括閘極電極條帶52，閘極電極條帶52沿第二水平方向hd2在相應一列半導體金屬氧化物鰭130之上在側向上延伸。每一閘極電極條帶52包括用於下伏的相應一列半導體金屬氧化物鰭130的閘極電極。換言之，用於半導體金屬氧化物鰭電晶體的每一閘極電極包括相應的半導體金屬氧化物鰭130， 半導體金屬氧化物鰭130包括閘極電極條帶52的上覆部分。在其中提供半導體金屬氧化物鰭130的二維週期性陣列的實施例中，可形成閘極電極條帶52的一維週期性陣列。每一閘極電極可包括相應閘極電極條帶52的部分、可位於閘極介電層50上且可沿第二水平方向hd2橫跨下伏的相應半導體金屬氧化物鰭130。
在一個實施例中，可在記憶陣列區100中設置第一金屬內連線結構(41V、41L、42V、42L)的子集，例如第二金屬線42L的子集。在此實施例中，閘極電極條帶52中的每一者可接觸第一金屬內連線結構(41V、41L、42V、42L)中的相應一者或相應子集，其可為第二金屬線42L中的相應一者或相應子集。在其中可在第一金屬內連線結構(41V、41L、42V、42L)中的相應一者(或相應子集)上形成閘極電極條帶52的實施例中，每一閘極電極條帶52可電性連接至位於半導體材料層10上的場效電晶體中的相應一者(其可包括相應的閘極線驅動器電晶體)。
參照圖6A至圖6E，示出在移除光阻層57且形成源極區132及汲極區138之後呈第一配置的記憶陣列區100的所述部分。可例如藉由灰化來達成所述移除光阻層57。可藉由執行離子植入製程將適合的電性摻雜劑植入至半導體金屬氧化物鰭130的未遮罩部分中。閘極電極條帶52可在離子植入製程期間用作離子植入罩幕。可在半導體金屬氧化物鰭130的植入部分中形成過量電洞或過量電子的電性摻雜劑包括但不限於Na、K、Mg、Ca、Sr、Y、La、B、Al、Ga、N、P、As、Sb、F、Cl以及可在半導體金屬氧化 物鰭130中誘發形成電洞或過量電子的其他元素。作為另一選擇或者另外，可可選地執行電漿處理，以改善半導體金屬氧化物鰭130中的半導體金屬氧化物材料的電性特性。可在每一半導體金屬氧化物鰭130的一側中形成源極區132，且可在每一半導體金屬氧化物鰭130的另一側中形成汲極區138。每一半導體金屬氧化物鰭130的未植入部分構成通道區135，通道區135位於閘極電極條帶52中的相應一者之下。
可形成鰭場效電晶體的二維陣列。每一鰭場效電晶體是使用半導體金屬氧化物鰭130的部分(即，位於閘極電極條帶52之下的部分)作為通道區135的半導體金屬氧化物鰭電晶體。每一鰭場效電晶體包括相應的半導體金屬氧化物鰭130且位於至少一個下層介電材料層3的頂表面之上。在一個實施例中，半導體金屬氧化物鰭130包含氧化銦鎵鋅(IGZO)。閘極電極條帶52可上覆於相應一列半導體金屬氧化物鰭130之上，並且可沿第一水平方向hd1彼此在側向上間隔開且可沿第二水平方向hd2在側向上延伸。在此實施例中，鰭場效電晶體中的每一者包括閘極電極條帶52中的相應一者的部分作為閘極電極。半導體金屬氧化物鰭電晶體的二維陣列可用作提供對記憶胞的二維陣列內的相應記憶胞的各別存取的存取電晶體的二維陣列。
圖7A至圖7E示出在形成存取層級介電材料層70、汲極接觸通孔結構78及源極接觸通孔結構72之後呈第一配置的記憶陣列區100的所述部分。圖7F示出圖7A至圖7E所示處理步驟 處的示例性結構。應注意，為清晰起見，省略了圖7F中的記憶胞存取電晶體總成101的二維陣列內的諸多組件。半導體金屬氧化物鰭電晶體的二維陣列可用作控制對欲隨後形成的記憶胞的各別存取(即，選擇電晶體裝置)的存取電晶體的二維陣列。因此，形成於半導體金屬氧化物鰭電晶體的二維陣列的層級處的介電材料層被稱為存取層級介電材料層70。存取層級介電材料層70包含介電材料，例如未經摻雜矽酸鹽玻璃、經摻雜矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料。可藉由化學氣相沈積及/或藉由旋轉塗佈來沈積存取層級介電材料層70。可選地，可藉由化學機械平坦化(chemical mechanical planarization，CMP)製程對存取層級介電材料層70進行平坦化，以為存取層級介電材料層70提供水平平坦頂表面。儘管亦可使用更小及更大的垂直距離，然而閘極電極條帶52的最頂表面與存取層級介電材料層70的頂表面之間的垂直距離的範圍可介於50奈米至500奈米，例如介於100奈米至250奈米。一般而言，存取層級介電材料層70可形成於閘極電極條帶52及半導體金屬氧化物鰭130之上，且可嵌置閘極電極條帶52及半導體金屬氧化物鰭130。如圖7F中所示，存取層級介電材料層70可延伸至周邊區200中。
可在存取層級介電材料層70之上施加光阻層(未示出)，且可對光阻層(未示出)進行微影圖案化以在上覆於源極區132、汲極區138、位於周邊區200中的第一金屬內連線結構(41V、41L、42V、42L)的子集(其可為第二金屬線42L中的相應一者或相應 子集)以及可選的閘極電極條帶52(在其中閘極電極條帶52不接觸第一金屬內連線結構(41V、41L、42V、42L)中下伏的相應一者(例如第二金屬線42L)的實施例中)之上的區域中形成開口。可執行非等向性蝕刻製程，以藉由存取層級介電材料層70轉移光阻層中的開口的圖案。換言之，可藉由非等向性蝕刻製程來蝕刻存取層級介電材料層70的未被圖案化光阻層遮罩的部分。可在光阻層中的每一開口下方形成通孔空腔。源極區132、汲極區138、第一金屬內連線結構(41V、41L、42V、42L)及/或閘極電極條帶52中的相應一者的頂表面可藉由存取層級介電材料層70在每一開口及通孔空腔的底部處物理暴露出。可隨後例如藉由灰化來移除光阻層。作為另一選擇，可使用二或更多個光阻層來穿過存取層級介電材料層70圖案化出開口的相應子集，以便最佳化每一通孔空腔的深度。源極區132的至少頂表面可物理暴露於上覆於源極區132之上的每一通孔空腔下方，且汲極區138的至少頂表面可物理暴露於上覆於汲極區138之上的每一通孔空腔下方。在一個實施例中，源極區132的側壁可物理暴露於上覆於源極區132之上的通孔空腔下方，且汲極區138的側壁可物理暴露於上覆於汲極區138之上的通孔空腔下方。第一金屬內連線結構(41V、41L、42V、42L)(其可為第二金屬線42L)的頂表面可物理暴露於上覆於第一金屬內連線結構(41V、41L、42V、42L)之上的每一通孔空腔的底部處。閘極電極條帶52的頂表面可物理暴露於上覆於閘極電極條帶52之上的每一通孔空腔下方。
可在通孔空腔中的每一者中沈積至少一種金屬材料。所述至少一種金屬材料可包括例如包含導電金屬氮化物材料(例如TiN、TaN及/或WN)的金屬障壁襯墊與例如Cu、W、Mo、Co、Ru、另一元素金屬或金屬間合金等金屬填充材料的組合。可藉由平坦化製程自包括存取層級介電材料層70的頂表面的水平面上方移除所述至少一種金屬材料的過量部分。平坦化製程可包括凹陷蝕刻製程及/或化學機械平坦化製程。填充相應通孔空腔的所述至少一種導電材料的每一其餘部分包括存取層級金屬通孔結構(72、78、43V)。
存取層級金屬通孔結構(72、78、43V)可包括接觸下伏的源極區132的頂表面且可選地接觸其側壁的源極接觸通孔結構72。存取層級金屬通孔結構(72、78、43V)可包括接觸下伏的汲極區138的頂表面且可選地接觸其側壁的汲極接觸通孔結構78。存取層級金屬通孔結構(72、78、43V)可包括接觸相應的第二金屬線42L的頂表面的第二金屬通孔結構43V。在其中下部內連線層級結構包括不同數目的介電材料層的實施例中，在垂直方向上延伸穿過存取層級介電材料層70的位於周邊區200中的部分的金屬通孔結構可接觸位於不同層級處的金屬線。可選地，存取層級金屬通孔結構(72、78、43V)可包括接觸閘極電極條帶52中的相應一者的頂表面的閘極接觸通孔結構(未示出)。在此實施例中，閘極電極條帶52可在側向上延伸至周邊區200的邊緣中，且閘極接觸通孔結構可形成於閘極電極條帶52的位於周邊區內或附近的 端部部分處，以減少記憶陣列區100內的金屬通孔結構的雜亂。存取層級金屬通孔結構(72、78、43V)中的每一者嵌置於存取層級介電材料層70內。
可同時形成存取層級金屬通孔結構(72、78、43V)。換言之，可使用相同的一組沈積製程來沈積沈積至延伸穿過存取層級介電材料層70的通孔空腔中的所述至少一種金屬材料，且相同的平坦化製程界定存取層級金屬通孔結構(72、78、43V)的頂表面。因此，可在形成汲極接觸通孔結構78及源極接觸通孔結構72的同時在第一金屬內連線結構(41V、41L、42V、42L)中的相應一者(例如，第二金屬線42L)的頂表面上直接形成周邊區200中的存取層級金屬通孔結構(72、78、43V)(例如第二金屬通孔結構43V)。因此，每一存取層級金屬通孔結構(72、78、43V)可包含相同的金屬材料。舉例而言，每一存取層級金屬通孔結構(72、78、43V)可包含金屬障壁襯墊材料(例如TiN、TaN及/或WN)與相同金屬填充材料的相同組合。每一存取層級金屬通孔結構(72、78、43V)的頂表面可形成於相同的水平面內。舉例而言，每一第二金屬通孔結構43V可具有位於與汲極接觸通孔結構78及源極接觸通孔結構72的頂表面相同的水平面內的相應頂表面。
參照圖8A至圖8E，示出在形成源極線82及金屬板88之後呈第一配置的記憶陣列區100的所述部分。圖8F示出圖8A至圖8E所示處理步驟處的示例性結構。應注意，為清晰起見，省略了圖8F中的記憶胞存取電晶體總成101的二維陣列內的諸多組 件。
在形成存取層級金屬通孔結構(72、78、43V)之後，可在存取層級介電材料層70之上沈積介電材料層。介電材料層在本文中被稱為源極線層級介電材料層80。在其中在作為第二內連線層級結構L2的組件的第二內連線層級介電材料層32的頂表面上形成存取層級介電材料層70的實施例中，存取層級介電材料層70與源極線層級介電材料層80的組合構成作為第三內連線層級結構L3的組件的第三內連線層級介電材料層33。源極線層級介電材料層80包含介電材料，例如未經摻雜矽酸鹽玻璃、經摻雜矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料。可藉由化學氣相沈積或旋轉塗佈來沈積源極線層級介電材料層80。儘管亦可使用更小及更大的厚度，然而源極線層級介電材料層80的厚度的範圍可介於50奈米至300奈米。
可在源極線層級介電材料層80之上施加光阻層，且可對光阻層進行微影圖案化以在其中形成開口。開口的圖案可包括線狀開口及接墊狀開口。舉例而言，可在每一源極接觸通孔結構72的區域之上形成線狀開口，且可在每一汲極接觸通孔結構78的區域之上形成接墊狀開口。此外，可在第二金屬通孔結構43V及閘極接觸通孔結構(若存在)的每一區域之上形成線狀開口或接墊狀開口。在一個實施例中，光阻層可包括沿第二水平方向hd2在側向上延伸的多個線狀開口，進而使得每一線狀開口上覆於沿第二水平方向hd2排列的相應一列源極接觸通孔結構72之上。
可執行非等向性蝕刻製程，以藉由源極線層級介電材料層80轉移光阻層中的開口的圖案。存取層級金屬通孔結構(72、78、43V)的至少一個頂表面可物理暴露於在光阻層中的開口下方形成的每一空腔下方。可隨後例如藉由灰化來移除光阻層。
可在源極線層級介電材料層80中的空腔中的每一者中沈積至少一種金屬材料。所述至少一種金屬材料可包括例如包含導電金屬氮化物材料(例如TiN、TaN及/或WN)的金屬障壁襯墊與例如Cu、W、Mo、Co、Ru、另一元素金屬或金屬間合金等金屬填充材料的組合。可藉由平坦化製程自包括源極線層級介電材料層80的頂表面的水平面上方移除所述至少一種金屬材料的過量部分。平坦化製程可包括凹陷蝕刻製程及/或化學機械平坦化製程。填充源極線層級介電材料層80中的相應空腔的所述至少一種導電材料的每一其餘部分包括源極線層級內連線結構(82、88、43L)。
源極線層級內連線結構(82、88、43L)可包括接觸相應一列源極接觸通孔結構72且沿第二水平方向hd2在側向上延伸的源極線82。因此，源極線82的縱向方向可平行於閘極電極條帶52的縱向方向。在一個實施例中，可將源極線82形成為沿第一水平方向hd1具有第一節距的一維週期性陣列。源極線82可沿第一水平方向hd1在側向上間隔開。一般而言，可藉由相應一列源極接觸通孔結構72將源極線82電性連接至位於鰭場效電晶體的二維陣列內的相應一列場效電晶體內的源極區132的相應集合。
源極線層級內連線結構(82、88、43L)可包括接觸汲極 接觸通孔結構78中的相應一者的頂表面的金屬板88。在一個實施例中，可將金屬板88形成為沿第一水平方向hd1具有第一節距且沿第二水平方向hd2具有第二節距的週期性二維陣列。在一個實施例中，可將金屬板88的大小確定成使得欲隨後形成的相應記憶胞的整個區域配合於相應金屬板88的周邊內部。
源極線層級內連線結構(82、88、43L)可包括可形成於周邊區200中的金屬線。在其中源極線層級介電材料層80構成作為第三內連線層級結構的組件的第三內連線層級介電材料層33的實施例中，此種金屬線可為第三金屬線43L。在此實施例中，第三金屬線43L可接觸至少一個第二金屬通孔結構43V。在其中在存取層級介電材料層中嵌置閘極接觸通孔結構的實施例中，源極線層級內連線結構(82、88、43L)可包括閘極連接金屬線(未示出)或閘極連接金屬接墊(未示出)，其可用於在每一閘極電極條帶52與位於半導體材料層10上的相應場效電晶體(其可包括字元線驅動器電晶體)之間提供電性連接。
形成於周邊區200中的每一源極線層級內連線結構(例如第三金屬線43L)可接觸存取層級金屬通孔結構中的相應一者(例如第二金屬通孔結構43V中的相應一者)的頂表面。可在形成金屬板88及源極線82的同時形成形成於周邊區200中的每一源極線層級內連線結構(例如第三金屬線43L)。
圖9A至圖9E示出在形成記憶胞150之後呈第一配置的記憶陣列區100的所述部分。在其中將半導體金屬氧化物鰭電晶 體形成為二維週期性陣列的實施例中，可將記憶胞150形成為記憶胞150的二維週期性陣列。在一個實施例中，每一記憶胞150可包括磁性隧道接面、鐵電隧道接面、相變記憶體材料或空位調變導電氧化物材料部分。此外，每一記憶胞150可包括第一電極126及第二電極158，第一電極126包含金屬材料且接觸金屬板88中的相應一者，第二電極158包含金屬材料且保護記憶胞150的下伏的資料儲存部分。在第一電極126(即，底部電極)與第二電極158(即，頂部電極)之間設置記憶體元件。
在例示性實例中，在其中記憶胞150包括磁性隧道接面的實施例中，記憶胞150可包括層堆疊，所述層堆疊自底部至頂部包括第一電極126、促進上覆材料層的晶體生長的金屬晶種層128、合成反鐵磁體(synthetic antiferromagnet，SAF)結構140、穿隧障壁層146、自由磁化層148及第二電極158。在省略第一電極126的情形中，金屬板88可用作第一電極。SAF結構140可自底部至頂部包括硬磁化層141、反鐵磁耦合層142及參考磁化層143。
第一電極126包含金屬材料，例如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其組合。用於第一電極的其他適合的金屬材料亦處於本揭露的設想範圍內。儘管亦可使用更小及更大的厚度，然而第一電極126的厚度的範圍可介於10奈米至100奈米。金屬晶種層128可包含鈦、釕或誘發後續材料層的晶體生長的另一過渡金屬。用於金屬晶種層的其他適合的金屬晶種材料亦處於本揭露的設想範圍內。儘管亦可使用更 小及更大的厚度，然而金屬晶種層128的厚度的範圍可介於3奈米至30奈米。SAF結構140的硬磁化層141可包含硬鐵磁材料，例如PtMn、IrMn、RhMn、FeMn、OsMn等。用於硬磁化層141的其他適合的硬鐵磁材料亦處於本揭露的設想範圍內。SAF結構140的反鐵磁耦合層142可包含釕或銥。用於反鐵磁耦合層142的其他適合的反鐵磁材料亦處於本揭露的設想範圍內。可將反鐵磁耦合層的厚度選擇成使得由反鐵磁耦合層誘發的交換相互作用將硬磁化層及參考磁化層的相對磁化方向穩定化於相反的方向，即呈反平行對準(antiparallel alignment)。SAF結構140的參考磁化層143可包含硬鐵磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。用於參考磁化層143的其他適合的硬鐵磁材料亦處於本揭露的設想範圍內。儘管亦可使用更小及更大的厚度，然而SAF結構140的厚度的範圍可介於5奈米至30奈米。穿隧障壁層146可包含穿隧障壁材料，例如氧化鎂(MgO)、氧化鋁(Al2O3)、氮化鋁(AlN)、氮氧化鋁(AlON)、氧化鉿(HfO2)或氧化鋯(ZrO2)。用於穿隧障壁層的其他適合的穿隧障壁材料亦處於本揭露的設想範圍內。儘管亦可使用更小及更大的厚度，然而穿隧障壁層146的厚度可為0.7奈米至2.0奈米。自由磁化層148包括具有兩個穩定磁化方向的鐵磁材料，所述兩個穩定磁化方向平行於或反平行於SAF結構140中的參考磁化層的磁化方向。自由磁化層148包含硬鐵磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。用於自由磁化層的其他適合的硬鐵磁材料亦處於本揭露的設 想範圍內。儘管亦可使用更小及更大的厚度，然而自由磁化層148的厚度的範圍可介於1奈米至6奈米。第二電極158包含至少一種金屬材料，例如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其組合。用於第二電極的其他適合的金屬材料亦處於本揭露的設想範圍內。儘管亦可使用更小及更大的厚度，然而第二電極158的厚度的範圍可介於10奈米至100奈米。
一般而言，可藉由沈積毯覆(未圖案化)記憶體材料層、形成覆蓋毯覆記憶體材料層的上覆於金屬板88之上的部分的分立蝕刻罩幕材料部分(其可為光阻材料部分、硬罩幕材料部分或其他圖案化材料部分)的二維陣列、以及使用至少一個非等向性蝕刻製程及/或離子銑削移除毯覆記憶體材料層的未遮罩部分來形成記憶胞150的二維陣列。可例如藉由灰化或藉由溶解於蝕刻劑中來移除分立蝕刻罩幕材料部分的陣列。在一個實施例中，每一記憶胞150可形成於相應金屬板88的頂表面上。在一個實施例中，每一記憶胞150包括第一電極126，第一電極126藉由第一導電路徑電性連接至相應半導體金屬氧化物鰭130內的相應汲極區138。舉例而言，第一導電路徑可包括汲極接觸通孔結構78及金屬板88。
圖10A至圖10E示出在形成記憶體層級介電材料層90及記憶胞接觸通孔結構98之後呈第一配置的記憶陣列區100的所述部分。圖10F示出圖10A至圖10E所示處理步驟處的示例性結構。應注意，為清晰起見，省略了圖10F中的記憶胞存取電晶體總成101的二維陣列內的諸多組件。
可在記憶胞150的二維陣列的層級處形成記憶體層級介電材料層90，且記憶體層級介電材料層90在側向上環繞及嵌置記憶胞150的二維陣列。記憶體層級介電材料層90包含介電材料，例如未經摻雜矽酸鹽玻璃、經摻雜矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料。可藉由化學氣相沈積及/或旋轉塗佈來沈積記憶體層級介電材料層90。記憶體層級介電材料層90可沈積有平坦頂表面。儘管亦可使用更小及更大的厚度，然而記憶體層級介電材料層90的厚度的範圍可介於50奈米至500奈米，例如介於100奈米至250奈米。一般而言，如圖10F中所示，記憶體層級介電材料層90延伸至周邊區200中。
可在記憶體層級介電材料層90之上施加光阻層(未示出)，且可對光阻層(未示出)進行微影圖案化以在上覆於記憶胞150、周邊區200中的第三金屬線43L、源極線82及/或嵌置於源極線層級介電材料層80中的閘極連接金屬線(未示出)或閘極連接金屬接墊(未示出)之上的區域中形成開口。可執行非等向性蝕刻製程，以藉由記憶體層級介電材料層90轉移光阻層中的開口的圖案。換言之，可藉由非等向性蝕刻製程來蝕刻記憶體層級介電材料層90的未被圖案化光阻層遮罩的部分。可在光阻層中的每一開口下方形成通孔空腔。記憶胞150、周邊區200中的第三金屬線43L、源極線82及/或閘極連接金屬線(未示出)或閘極連接金屬接墊(未示出)中的相應一者的頂表面可藉由記憶體層級介電材料層00物理暴露於每一開口及通孔空腔的底部處。可隨後例如藉由灰化來 移除光阻層。
可在通孔空腔中的每一者中沈積至少一種金屬材料。所述至少一種金屬材料可包括例如包含導電金屬氮化物材料(例如TiN、TaN及/或WN)的金屬障壁襯墊與例如Cu、W、Mo、Co、Ru、另一元素金屬或金屬間合金等金屬填充材料的組合。用於記憶體層級金屬通孔的其他適合的金屬填充材料亦可處於本揭露的設想範圍內。可藉由平坦化製程自包括記憶體層級介電材料層90的頂表面的水平面上方移除所述至少一種金屬材料的過量部分。平坦化製程可包括凹陷蝕刻製程及/或化學機械平坦化製程。填充相應通孔空腔的所述至少一種導電材料的每一其餘部分包括記憶體層級金屬通孔結構(98、44V)。
記憶體層級金屬通孔結構(98、44V)可包括接觸相應記憶胞150的頂表面(例如相應第二電極158的頂表面)的記憶胞接觸通孔結構98。在省略第二電極158的情形中，記憶胞接觸通孔結構98可用作第二電極。記憶體層級金屬通孔結構(98、44V)可包括接觸周邊區200中的相應第三金屬線43L的頂表面的第三金屬通孔結構44V。可選地，記憶體層級金屬通孔結構(98、44V)可包括接觸相應源極線82、相應閘極連接金屬線(未示出)或相應閘極連接金屬接墊(未示出)的頂表面的附加連接通孔結構(未示出)。
可同時形成記憶體層級金屬通孔結構(98、44V)。換言之，可使用相同一組沈積製程來沈積沈積至延伸穿過記憶體層級 介電材料層90的通孔空腔中的所述至少一種金屬材料，且相同的平坦化製程界定記憶體層級金屬通孔結構(98、44V)的頂表面。因此，可在形成汲極接觸通孔結構78及源極接觸通孔結構72的同時在周邊區200中的源極線層級內連線結構(82、88、43L)中的相應一者的頂表面上直接形成周邊區200中的記憶體層級金屬通孔結構(例如第三金屬通孔結構44V)。因此，每一記憶體層級金屬通孔結構(98、44V)可包含相同的金屬材料。舉例而言，每一記憶體層級金屬通孔結構(98、44V)可包含金屬障壁襯墊材料(例如TiN、TaN及/或WN)與相同金屬填充材料的相同組合。每一記憶體層級金屬通孔結構(98、44V)的頂表面可形成於相同的水平面內。舉例而言，每一第三金屬通孔結構44V可具有位於與記憶胞接觸通孔結構98的頂表面相同的水平面內的相應頂表面。每一記憶胞接觸通孔結構98可接觸記憶胞150的頂表面，且可嵌置於記憶體層級介電材料層90中。
在形成記憶體層級金屬通孔結構(98、44V)之後，可在記憶體層級介電材料層90之上沈積介電材料層。介電材料層在本文中被稱為位元線層級介電材料層110。在其中將存取層級介電材料層70與源極線層級介電材料層80的組合形成為作為第三內連線層級結構L3的組件的第三內連線層級介電材料層33的實施例中，記憶體層級介電材料層90與位元線層級介電材料層110的組合構成作為第四內連線層級結構L4的組件的第四內連線層級介電材料層34。位元線層級介電材料層110包含介電材料，例如未 經摻雜矽酸鹽玻璃、經摻雜矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料。可藉由化學氣相沈積或藉由旋轉塗佈來沈積位元線層級介電材料層110。儘管亦可使用更小及更大的厚度，然而位元線層級介電材料層110的厚度的範圍可介於50奈米至300奈米。
可在位元線層級介電材料層110之上施加光阻層，且可對光阻層進行微影圖案化以在其中形成開口。開口的圖案可包括線狀開口及接墊狀開口。舉例而言，可在每一行記憶胞接觸通孔結構98之上形成沿第一水平方向hd1在側向上延伸的線狀開口。可在其他記憶體層級金屬通孔結構(98、44V)之上形成附加線狀開口及/或接墊狀開口。
可執行非等向性蝕刻製程，以藉由位元線層級介電材料層110轉移光阻層中的開口的圖案。記憶體層級金屬通孔結構(98、44V)的至少一個頂表面可物理暴露於在光阻層中的開口下方形成的每一空腔下方。可隨後例如藉由灰化來移除光阻層。
可在位元線層級介電材料層110中的空腔中的每一者中沈積至少一種金屬材料。所述至少一種金屬材料可包括例如包含導電金屬氮化物材料(例如TiN、TaN及/或WN)的金屬障壁襯墊與例如Cu、W、Mo、Co、Ru、另一元素金屬或金屬間合金等金屬填充材料的組合。可藉由平坦化製程自包括位元線層級介電材料層110的頂表面的水平面上方移除所述至少一種金屬材料的過量部分。平坦化製程可包括凹陷蝕刻製程及/或化學機械平坦化製程。填充位元線層級介電材料層110中的相應空腔的所述至少一種導 電材料的每一其餘部分包括位元線層級內連線結構(118、44L)。
位元線層級內連線結構(118、44L)可包括接觸相應一行記憶胞接觸通孔結構98且沿第一水平方向hd1在側向上延伸的位元線118。因此，位元線118的縱向方向可垂直於閘極電極條帶52的縱向方向。在一個實施例中，可將位元線118形成為沿第二水平方向hd2具有第二節距的一維週期性陣列。位元線118可沿第二水平方向hd2在側向上間隔開。位元線118可上覆於作為記憶胞150的二維陣列內的記憶胞150的集合的相應一行記憶胞150之上，且電性連接至所述相應一行記憶胞150。在一個實施例中，可例如藉由相應的記憶胞接觸通孔結構98將記憶胞150的每一第二電極158電性連接至相應的位元線118。
可形成附加介電材料層(未示出)及附加金屬內連線結構(未示出)，其統稱為上層金屬內連線結構。在第一金屬內連線結構(41V、41L、42V、42L)上方形成的所有金屬內連線結構的集合在本文中被稱為第二金屬內連線結構。第二金屬內連線結構包括形成於存取層級介電材料層70、源極線層級介電材料層80、記憶體層級介電材料層90及位元線層級介電材料層110內的金屬內連線結構。可藉由第二金屬內連線結構及第一金屬內連線結構(41V、41L、42V、42L)的子集將每一位元線118電性連接至半導體材料層10上的場效電晶體中的相應一者。
在一個實施例中，基底8可包括半導體基底且可包括單晶半導體層作為半導體材料層10，且可位於所述至少一個下層介 電材料層3之下。包括相應單晶半導體通道的場效電晶體可位於單晶半導體層上。可藉由嵌置於所述至少一個下層介電材料層3、存取層級介電材料層70、源極線層級介電材料層80及記憶體層級介電材料層90內的金屬內連線結構的相應子集將每一位元線118電性連接至場效電晶體中的相應一者。可藉由嵌置於所述至少一個下層介電材料層3及存取層級介電材料層70內的金屬內連線結構的相應子集將每一源極線82電性連接至場效電晶體中的相應一者。在一個實施例中，可藉由上覆於所述至少一個下層介電材料層3的頂表面之上的第二金屬內連線結構的子集將第一金屬內連線結構(41V、41L、42V、42L)中的至少一者電性連接至位元線118。
在一個實施例中，可在第一金屬內連線結構(41V、41L、42V、42L)中的一者(例如第二金屬線42L)上形成閘極電極條帶52，或者藉由第二金屬內連線結構的子集及第一金屬內連線結構(41V、41L、42V、42L)的子集將閘極電極條帶52電性連接至半導體材料層10上的場效電晶體中的一者。在一個實施例中，可藉由嵌置於所述至少一個下層介電材料層3中的金屬內連線結構的集合將半導體材料層10上的場效電晶體電性連接至半導體金屬氧化物鰭電晶體的閘極電極(包括閘極電極條帶52的部分)。
儘管使用其中在半導體金屬氧化物鰭電晶體的二維陣列的層級上方形成記憶胞150的二維陣列的實施例來闡述本揭露，然而本文中明確設想其中在記憶胞150的二維陣列上方形成半導體金屬氧化物鰭電晶體的二維陣列的實施例。在此實施例中，可在 記憶胞150的第二電極158及記憶體元件上方形成每一記憶胞150的第一電極126，且可修改金屬內連線結構以在記憶胞150的每一第一電極126與半導體金屬氧化物鰭電晶體的汲極區138之間提供電性連接。
一般而言，記憶胞150的二維陣列可相對於鰭場效電晶體的二維陣列在垂直方向上偏移。每一記憶胞150可包括相應的第一電極126、相應的記憶體元件及相應的第二電極158，第一電極126電性連接至鰭場效電晶體的二維陣列中的相應一者的汲極區138。
參照圖11A至圖11E，示出呈替代配置的記憶陣列區100的部分，所述替代配置可藉由對於每一半導體金屬氧化物電晶體形成多個半導體金屬氧化物鰭130而自圖10A至圖10E中所示第一配置衍生出。具體而言，可在記憶胞存取電晶體總成101的每一胞元區域內形成沿第二水平方向hd2在側向上間隔開且沿第一水平方向hd1對準的二或更多個半導體金屬氧化物鰭130。每一源極接觸通孔結構72可接觸相應記憶胞存取電晶體總成101的半導體金屬氧化物鰭130的源極區132中的所有者，且每一汲極接觸通孔結構78可接觸相應記憶胞存取電晶體總成101的半導體金屬氧化物鰭130的汲極區138中的所有者。記憶胞存取電晶體總成101中的所述多個半導體金屬氧化物鰭130可用於增加每一記憶胞存取電晶體總成101的半導體金屬氧化物鰭電晶體的導通電流以及提供對相應記憶胞150的有效程式化、抹除及讀取。
參照圖12A至圖12E，示出在形成閘極電極條帶52及輔助源極線42之後呈第二配置的記憶陣列區100的部分。圖12A至圖12E中所示第二配置可藉由在修改光阻層57中的圖案的情況下執行圖5A至圖5D所示處理步驟而自圖4A至圖4D中所示第一配置衍生出。具體而言，可對在圖5A至圖5D所示處理步驟處使用的光阻層57進行微影圖案化，以提供位於半導體金屬氧化物鰭130的每一相鄰列之間的線狀光阻材料部分。因此，線狀光阻材料部分可沿第二水平方向hd2在側向上延伸，且可完全位於半導體金屬氧化物鰭130的區域外部。
可執行非等向性蝕刻製程，以對閘極電極材料層52L進行圖案化。非等向性蝕刻製程可與在圖5A至圖5D所示處理步驟處使用的非等向性蝕刻製程相同。閘極電極材料層52L的其餘圖案化部分包括閘極電極條帶52(其可與第一配置中相同)及輔助源極線42。在一個實施例中，可將輔助源極線42形成為沿第一水平方向具有第一節距的週期性一維陣列。輔助源極線42與閘極電極條帶52可具有相同的材料部分。輔助源極線42可位於所述至少一個下層介電材料層3的頂表面上。輔助源極線42的厚度可與接觸所述至少一個下層介電材料層3的頂表面的閘極電極條帶52的平坦部分的厚度相同。
參照圖13A至圖13F，可執行圖6A至圖6E所示處理步驟，以在每一半導體金屬氧化物鰭130中形成源極區132、汲極區138及通道區135。
參照圖14A至圖14F，可在有修改的情況下執行圖7A至圖7F所示處理步驟以形成源極接觸通孔結構72、汲極接觸通孔結構78、源極連接通孔結構74、第二金屬通孔結構43V及可選的閘極接觸通孔結構(未示出)。可在形成源極接觸通孔結構72、汲極接觸通孔結構78、第二金屬通孔結構43V及可選的閘極接觸通孔結構的同時經由存取層級介電材料層70在輔助源極線42中的相應一者的頂表面上直接形成源極連接通孔結構74。因此，源極連接通孔結構74可具有與源極接觸通孔結構72、汲極接觸通孔結構78、第二金屬通孔結構43V及可選的閘極接觸通孔結構相同的材料組成物。此外，源極連接通孔結構74的頂表面可位於相同的水平面內，所述水平面包括源極接觸通孔結構72、汲極接觸通孔結構78、第二金屬通孔結構43V及可選的閘極接觸通孔結構的頂表面。每一輔助源極線42可由沿第二水平方向hd2排列的相應一列源極連接通孔結構74接觸。
參照圖15A至圖15F，可在修改源極線82的圖案的情況下執行圖8A至圖8F所示處理步驟。在此實施例中，可沿第一水平方向加寬源極線82，以提供與沿第二水平方向hd2排列的相應一列源極連接通孔結構74的區域交疊。因此，每一源極線82可接觸相應一列源極接觸通孔結構72及相應一列源極連接通孔結構74的頂表面。
每一源極接觸通孔結構72可接觸相應半導體金屬氧化物鰭130內的相應源極區132，且可嵌置於存取層級介電材料層70 內。每一源極線82可沿第二水平方向hd2在側向上延伸，且可接觸源極接觸通孔結構72的相應集合及源極連接通孔結構74的相應集合。每一源極連接通孔結構74可接觸相應源極線82的底表面。每一輔助源極線42可位於所述至少一個下層介電材料層3的頂表面上，且可具有與閘極電極條帶52(其包括半導體金屬氧化物鰭電晶體的閘極電極)相同的材料，且可接觸相應一列源極連接通孔結構74的底表面。
參照圖16A至圖16F，可執行圖9A至圖9E及圖10A至圖10F所示處理步驟以形成記憶胞150的二維陣列、記憶體層級介電材料層90、各種記憶體層級金屬通孔結構(98、44V)、位元線層級介電材料層110及各種位元線層級內連線結構(118、44L)。
參照圖17A至圖17F，示出呈另一替代配置的記憶陣列區100的部分，所述另一替代配置可藉由對於每一半導體金屬氧化物電晶體形成多個半導體金屬氧化物鰭130而自圖16A至圖16F中所示第二配置衍生出。具體而言，可在記憶胞存取電晶體總成101的每一胞元區域內形成沿第二水平方向hd2在側向上間隔開且沿第一水平方向hd1對準的二或更多個半導體金屬氧化物鰭130。每一源極接觸通孔結構72可接觸相應記憶胞存取電晶體總成101的半導體金屬氧化物鰭130的源極區132中的所有者，且每一汲極接觸通孔結構78可接觸相應記憶胞存取電晶體總成101的半導體金屬氧化物鰭130的汲極區138中的所有者。記憶胞存取電晶體總成101中的所述多個半導體金屬氧化物鰭130可用於 增加每一記憶胞存取電晶體總成101的半導體金屬氧化物鰭電晶體的導通電流以及提供對相應記憶胞150的有效程式化、抹除及讀取。
參照圖18，示出在形成嵌置上層金屬內連線結構的上層介電材料層之後的示例性結構。在其中在第二內連線層級結構L2之上形成記憶胞存取電晶體總成101的陣列的實施例中，第三內連線層級結構L3可包括存取層級介電材料層70及源極線層級介電材料層80以及嵌置於其中的所有裝置結構，且第四內連線層級結構L4可包括記憶體層級介電材料層90及位元線層級介電材料層110以及嵌置於其中的所有裝置結構。可隨後形成附加內連線層級結構，其在本文中被稱為上部內連線層級結構(L4、L5、L6、L7)。舉例而言，上部內連線層級結構(L4、L5、L6、L7)可包括第四內連線層級結構L4、第五內連線層級結構L5、第六內連線層級結構L6及第七內連線層級結構L7。第四內連線層級結構L4可包括嵌置第四金屬內連線結構(44V、44L)的第四內連線層級介電材料層34，第四金屬內連線結構(44V、44L)可包括第三金屬通孔結構44V及第四金屬線44L。第五內連線層級結構L5可包括嵌置第五金屬內連線結構(45V、45L)的第五內連線層級介電材料層35，第五金屬內連線結構(45V、45L)可包括第四金屬通孔結構45V及第五金屬線45L。第六內連線層級結構L6可包括嵌置第六金屬內連線結構(46V、46L)的第六內連線層級介電材料層36，第六金屬內連線結構(46V、46L)可包括第五金屬通孔結構 46V及第六金屬線46L。第七內連線層級結構L7可包括嵌置第六金屬通孔結構47V(其為第七金屬內連線結構)及金屬接合接墊47B的第七內連線層級介電材料層37。金屬接合接墊47B可被配置用於焊料接合(其可使用受控塌陷晶片連接(controlled collapse chip connection，C4)球接合(ball bonding)或打線接合(wire bonding))，或者可被配置用於金屬對金屬接合(例如銅對銅接合)。
每一內連線層級介電材料層可被稱為內連線層級介電(interconnect-level dielectric，ILD)層30。每一金屬內連線結構可被稱為金屬內連線結構40。位於同一內連線層級結構(L2至L7)內的金屬通孔結構與上覆的金屬線的每一組合可藉由使用兩個單鑲嵌製程(single damascene process)依序形成為兩個分立結構，或者可使用雙鑲嵌製程(dual damascene process)同時形成為單一結構。金屬內連線結構40中的每一者可包括相應的金屬襯墊(例如具有範圍介於2奈米至20奈米的厚度的TiN、TaN或WN層)及相應的金屬填充材料(例如W、Cu、Co、Mo、Ru、其他元素金屬、或者其合金或組合)。可將各種蝕刻終止介電層及介電頂蓋層插入在垂直方向上相鄰的各對ILD層30之間，或者可將其包括至ILD層30中的一或多者中。
儘管使用其中可將記憶胞存取電晶體總成101的陣列形成為第三內連線層級結構L3及第四內連線層級結構L4的組件的實施例來闡述本揭露，然而本文中明確設想其中將記憶胞存取電晶體總成101的陣列形成為任何其他內連線層級結構的組件的實 施例。此外，儘管使用其中可形成一組八個內連線層級結構的實施例來闡述本揭露，然而本文中明確設想使用不同數目的內連線層級結構的實施例。另外，本文中明確設想其中在記憶陣列區100中的多個內連線層級結構內設置記憶胞存取電晶體總成101的二或更多個陣列的實施例。
參照圖19，流程圖示出根據本揭露實施例的半導體裝置的製造步驟。參照步驟1910以及圖1A至圖2B，可在至少一個下層介電材料層3的頂表面之上沈積半導體金屬氧化物材料層130L。參照步驟1920以及圖3A及3B、圖11A至圖11E及圖18A至圖18F，可對半導體金屬氧化物材料層130L進行圖案化以提供半導體金屬氧化物鰭130。參照步驟1930以及圖4A至圖4D、圖11A至圖11E及圖18A至圖18F，可在半導體金屬氧化物鰭130之上形成閘極介電層50。參照步驟1940以及圖5A至圖5D、圖11A至圖11E、圖12A至圖12E及圖18A至圖18F，可跨越半導體金屬氧化物鰭130在閘極介電層50之上形成閘極電極條帶52。參照步驟1950以及圖7A至圖7E、圖11A至圖11E、圖13A至圖14F及圖18A至圖18F，可在閘極電極條帶52及半導體金屬氧化物鰭130之上形成存取層級介電材料層70。參照步驟1960以及圖8A至圖10F、圖11A至圖11E、圖15A至圖17F及圖18A至圖18F。可在存取層級介電材料層70之上形成嵌置於記憶體層級介電材料層90中的記憶胞150。記憶胞150包括第一電極126、記憶體元件及第二電極158，第一電極126藉由第一導電路徑電性連接至半 導體金屬氧化物鰭130內的汲極區138。
參照所有圖式且根據本揭露的各種實施例，提供一種半導體裝置，所述半導體裝置包括：半導體金屬氧化物鰭130，位於至少一個下層介電材料層3的頂表面之上，並且沿第一水平方向hd1延伸且沿第二水平方向hd2具有寬度；閘極介電層50，位於半導體金屬氧化物鰭130的頂表面及側壁上；閘極電極(包括閘極電極條帶52的部分)，位於閘極介電層50上且沿第二水平方向hd2橫跨半導體金屬氧化物鰭130；存取層級介電材料層70，嵌置閘極電極及半導體金屬氧化物鰭130；記憶胞150，嵌置於記憶體層級介電材料層90中且包括第一電極126、記憶體元件(例如但不限於磁隧道接面(128、140、146、148))及第二電極158，記憶體層級介電材料層90相對於存取層級介電材料層70在垂直方向上偏移；以及位元線118，上覆於記憶胞150之上，其中：第一電極126藉由第一導電路徑(78、88)電性連接至半導體金屬氧化物鰭130內的汲極區138；並且第二電極158電性連接至位元線118。
根據本揭露的另一態樣，提供一種二維記憶陣列，所述二維記憶陣列包括：鰭場效電晶體的二維陣列，包括相應的半導體金屬氧化物鰭130且位於至少一個下層介電材料層3的頂表面之上；閘極電極條帶52，上覆於相應一列半導體金屬氧化物鰭130之上、沿第一水平方向hd1彼此在側向上間隔開且各自沿第二水平方向hd2在側向上延伸，其中鰭場效電晶體中的每一者包括閘極電極條 帶52中的相應一者的部分作為閘極電極；記憶胞150的二維陣列，相對於鰭場效電晶體的二維陣列在垂直方向上偏移且包括相應的第一電極126、相應的記憶體元件及相應的第二電極158，第一電極126電性連接至鰭場效電晶體的二維陣列中的相應一者的汲極區138；以及位元線118，沿第一水平方向hd1在側向上延伸、沿第二水平方向hd2在側向上間隔開且電性連接至位於記憶胞150的二維陣列內的記憶胞150的集合。閘極電極條帶52可用作作為記憶胞存取電晶體總成101的二維陣列的二維記憶陣列的字元線。
本揭露的各種實施例提供一種包括半導體金屬氧化物鰭電晶體與記憶胞150的串聯連接的記憶胞存取電晶體總成101的二維陣列，記憶胞150完全嵌置於被形成為製程後端結構的部分的兩個內連線層級結構內。可在位於半導體基底中的半導體材料層10的頂表面上設置用於記憶胞存取電晶體總成101的二維陣列的周邊電路。此外，可在垂直方向上堆疊記憶胞存取電晶體總成101的多於兩個二維陣列。可藉由使用半導體金屬氧化物鰭電晶體的二維陣列作為與記憶胞150的二維陣列內的記憶胞150中的相應一者串聯連接且完全嵌置於內連線層級內的存取電晶體來有效地使用記憶體晶粒的區域。因此，可使用本揭露的各種實施例來提供具有更高裝置密度的緊湊記憶體裝置。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文 中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替、及變更。
8:基底
10:半導體材料層
12:淺溝渠隔離結構
14:源極/汲極區
15:半導體通道
18:金屬-半導體合金區
20:閘極結構
22:閘極介電質
24:閘極電極
26:介電閘極間隔件
28:介電閘極頂蓋
30:內連線層級介電(ILD)層
31A:平坦化介電層
31B:第一內連線層級介電材料層
32:第二內連線層級介電材料層
33:第三內連線層級介電材料層
34:第四內連線層級介電材料層
35:第五內連線層級介電材料層
36:第六內連線層級介電材料層
37:第七內連線層級介電材料層
40:金屬內連線結構
41L:第一金屬線
41V:接觸通孔結構
42L:第二金屬線
42V:第一金屬通孔結構
43L:第三金屬線
43V:第二金屬通孔結構
44L:第四金屬線
44V:第三金屬通孔結構
45L:第五金屬線
45V:第四金屬通孔結構
46L:第六金屬線
46V:第五金屬通孔結構
47B:金屬接合接墊
47V:第六金屬通孔結構
82:源極線
100:記憶陣列區
101:記憶胞存取電晶體總成
118:位元線
200:周邊區
330:互補金屬氧化物半導體(CMOS)電路
L0:接觸層級結構
L1:第一內連線層級結構
L2:第二內連線層級結構
L3:第三內連線層級結構
L4:第四內連線層級結構
L5:第五內連線層級結構
L6:第六內連線層級結構
L7:第七內連線層級結構

Claims (10)

  1. 一種半導體裝置，包括：半導體金屬氧化物鰭，位於至少一個下層介電材料層的頂表面之上，並且沿第一水平方向延伸且沿第二水平方向具有寬度；閘極介電層，位於所述半導體金屬氧化物鰭的頂表面及側壁上；閘極電極，位於所述閘極介電層上且沿所述第二水平方向橫跨所述半導體金屬氧化物鰭；存取層級介電材料層，嵌置所述閘極電極及所述半導體金屬氧化物鰭；記憶胞，嵌置於記憶體層級介電材料層中且包括第一電極、記憶體元件及第二電極，所述記憶體層級介電材料層相對於所述存取層級介電材料層在垂直方向上偏移；以及位元線，上覆於所述記憶胞之上，其中：所述第一電極藉由第一導電路徑電性連接至所述半導體金屬氧化物鰭內的汲極區；並且所述第二電極電性連接至所述位元線。
  2. 如請求項1所述的半導體裝置，更包括：半導體基底，包括單晶半導體層且位於所述至少一個下層介電材料層之下；以及場效電晶體，位於所述單晶半導體層上且包括相應的單晶半導體通道。
  3. 如請求項2所述的半導體裝置，更包括第一金屬內連線結構，所述第一金屬內連線結構嵌置於所述至少一個下層介電材料層中且電性連接至位於所述單晶半導體層上的所述場效電晶體的相應節點，其中所述第一金屬內連線結構中的至少一者藉由上覆於所述至少一個下層介電材料層的所述頂表面之上的第二金屬內連線結構的子集電性連接至所述位元線。
  4. 如請求項1所述的半導體裝置，其中所述第一導電路徑包括：汲極接觸通孔結構，接觸所述半導體金屬氧化物鰭內的所述汲極區且嵌置於所述存取層級介電材料層內；以及金屬板，接觸所述汲極接觸通孔結構的頂表面。
  5. 如請求項4所述的半導體裝置，更包括：源極接觸通孔結構，接觸所述半導體金屬氧化物鰭內的源極區且嵌置於所述存取層級介電材料層內；以及源極線，接觸所述源極接觸通孔結構且沿所述第二水平方向在側向上延伸。
  6. 如請求項4所述的半導體裝置，更包括：下層金屬線，嵌置於所述至少一個下層介電材料層的上部部分中且相對於所述半導體金屬氧化物鰭在側向上偏移；存取層級金屬通孔結構，接觸所述下層金屬線中的相應一者的頂表面、包含與所述汲極接觸通孔結構相同的材料且具有位於與所述汲極接觸通孔結構的頂表面相同的水平面內的相應的頂表 面；以及源極線層級內連線結構，接觸所述存取層級金屬通孔結構中的相應一者的頂表面。
  7. 一種記憶陣列，包括：鰭場效電晶體的二維陣列，包括相應的半導體金屬氧化物鰭且位於至少一個下層介電材料層的頂表面之上；閘極電極條帶，上覆於相應一列所述半導體金屬氧化物鰭之上、沿第一水平方向彼此在側向上間隔開且各自沿第二水平方向在側向上延伸，其中所述鰭場效電晶體中的每一者包括所述閘極電極條帶中的相應一者的部分作為閘極電極；記憶胞的二維陣列，相對於所述鰭場效電晶體的二維陣列在垂直方向上偏移且包括相應的第一電極、相應的記憶體元件及相應的第二電極，所述第一電極電性連接至所述鰭場效電晶體的二維陣列中的相應一者的汲極區；以及位元線，沿所述第一水平方向在側向上延伸、沿所述第二水平方向在側向上間隔開且電性連接至所述記憶胞的二維陣列內的記憶胞的集合。
  8. 一種製造半導體裝置的方法，包括：在至少一個下層介電材料層的頂表面之上沈積半導體金屬氧化物材料層；對所述半導體金屬氧化物材料層進行圖案化以提供半導體金屬氧化物鰭； 在所述半導體金屬氧化物鰭之上形成閘極介電層；跨越所述半導體金屬氧化物鰭在所述閘極介電層之上形成閘極電極條帶；在所述閘極電極條帶及所述半導體金屬氧化物鰭之上形成存取層級介電材料層；在所述存取層級介電材料層之上形成嵌置於記憶體層級介電材料層中的記憶胞，其中所述記憶胞包括第一電極、記憶體元件及第二電極，所述第一電極藉由第一導電路徑電性連接至所述半導體金屬氧化物鰭內的汲極區。
  9. 如請求項8所述的方法，更包括：在半導體基底上形成包括相應的單晶半導體通道的場效電晶體，其中所述至少一個下層介電材料層形成於所述場效電晶體之上；在所述至少一個下層介電材料層內形成電性連接至所述場效電晶體中的相應一者的第一金屬內連線結構；在所述存取層級介電材料層及所述記憶體層級介電材料層內形成第二金屬內連線結構；以及形成位元線，其中所述位元線藉由所述第二金屬內連線結構的子集及所述第一金屬內連線結構電性連接至位於所述單晶半導體通道上的所述場效電晶體中的相應一者。
  10. 如請求項9所述的方法，更包括：穿過所述存取層級介電材料層在所述汲極區的頂表面上形成 汲極接觸通孔結構；穿過所述存取層級介電材料層在所述半導體金屬氧化物鰭內的源極區的頂表面上形成源極接觸通孔結構；在所述汲極接觸通孔結構的頂表面上形成金屬板，其中所述記憶胞形成於所述金屬板的頂表面上；以及在所述源極接觸通孔結構的頂表面上形成源極線。
TW110121638A 2020-06-29 2021-06-15 記憶陣列、半導體裝置及其製造方法 TWI789784B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063045289P 2020-06-29 2020-06-29
US63/045,289 2020-06-29
US17/229,753 2021-04-13
US17/229,753 US12058873B2 (en) 2020-06-29 2021-04-13 Memory device including a semiconducting metal oxide fin transistor and methods of forming the same

Publications (2)

Publication Number Publication Date
TW202218118A TW202218118A (zh) 2022-05-01
TWI789784B true TWI789784B (zh) 2023-01-11

Family

ID=78096983

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110121638A TWI789784B (zh) 2020-06-29 2021-06-15 記憶陣列、半導體裝置及其製造方法

Country Status (5)

Country Link
US (3) US12058873B2 (zh)
KR (1) KR102555613B1 (zh)
CN (1) CN113540147A (zh)
DE (1) DE102021110374A1 (zh)
TW (1) TWI789784B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230422510A1 (en) * 2022-06-28 2023-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof
KR20240011502A (ko) * 2022-07-19 2024-01-26 삼성전자주식회사 반도체 장치
EP4661623A2 (en) 2023-06-20 2025-12-10 Ideaded, S.L. Vertical field effect device and method of manufacturing
US20250132246A1 (en) * 2023-10-20 2025-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures with backside power delivery network

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160118404A1 (en) * 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
TW202021134A (zh) * 2018-10-30 2020-06-01 台灣積體電路製造股份有限公司 半導體裝置和積體電路佈局設計修改方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429120B1 (en) * 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
US7782659B2 (en) * 2007-05-10 2010-08-24 Macronix International Co., Ltd. Magnetic memory and memory cell thereof and method of manufacturing the memory cell
KR101861980B1 (ko) * 2009-11-06 2018-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8546944B2 (en) 2010-12-22 2013-10-01 Intel Corporation Multilayer dielectric memory device
US9048142B2 (en) * 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8471296B2 (en) 2011-01-21 2013-06-25 International Business Machines Corporation FinFET fuse with enhanced current crowding
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
KR102199359B1 (ko) * 2014-10-13 2021-01-07 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP6570417B2 (ja) * 2014-10-24 2019-09-04 株式会社半導体エネルギー研究所 撮像装置および電子機器
JP6681117B2 (ja) * 2015-03-13 2020-04-15 株式会社半導体エネルギー研究所 半導体装置
TWI693719B (zh) * 2015-05-11 2020-05-11 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2017022377A (ja) * 2015-07-14 2017-01-26 株式会社半導体エネルギー研究所 半導体装置
JPWO2017038403A1 (ja) 2015-09-01 2018-08-16 ソニー株式会社 積層体
WO2018004667A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Two transistor memory cell using high mobility metal oxide semiconductors
US10964701B2 (en) * 2017-03-31 2021-03-30 Intel Corporation Vertical shared gate thin-film transistor-based charge storage memory
US10134739B1 (en) * 2017-07-27 2018-11-20 Globalfoundries Inc. Memory array with buried bitlines below vertical field effect transistors of memory cells and a method of forming the memory array
KR102651186B1 (ko) * 2017-09-05 2024-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP7258764B2 (ja) * 2017-10-13 2023-04-17 株式会社半導体エネルギー研究所 記憶装置
US10354956B1 (en) * 2018-01-05 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier structures for CMOS under array architecture and method of making the same
US10686011B2 (en) 2018-03-01 2020-06-16 United Microelectronics Corp. Semiconductor device integrated with memory device and fabrication method thereof
US10529860B2 (en) * 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate
CN110739326B (zh) * 2018-07-19 2022-05-24 联华电子股份有限公司 磁性随机存取存储器结构
US20200091156A1 (en) 2018-09-17 2020-03-19 Intel Corporation Two transistor memory cell using stacked thin-film transistors
US20200098934A1 (en) 2018-09-25 2020-03-26 Shriram Shivaraman Spacer and channel layer of thin-film transistors
US11462541B2 (en) * 2018-12-17 2022-10-04 Intel Corporation Memory cells based on vertical thin-film transistors
US11024670B1 (en) * 2019-11-26 2021-06-01 International Business Machines Corporation Forming an MRAM device over a transistor
US11489009B2 (en) * 2020-03-18 2022-11-01 International Business Machines Corporation Integrating embedded memory on CMOS logic using thin film transistors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160118404A1 (en) * 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
TW202021134A (zh) * 2018-10-30 2020-06-01 台灣積體電路製造股份有限公司 半導體裝置和積體電路佈局設計修改方法

Also Published As

Publication number Publication date
DE102021110374A1 (de) 2021-12-30
US20210408116A1 (en) 2021-12-30
US12058873B2 (en) 2024-08-06
TW202218118A (zh) 2022-05-01
US12349368B2 (en) 2025-07-01
CN113540147A (zh) 2021-10-22
US20240349514A1 (en) 2024-10-17
KR20220001456A (ko) 2022-01-05
KR102555613B1 (ko) 2023-07-13
US20230371278A1 (en) 2023-11-16

Similar Documents

Publication Publication Date Title
US12219780B2 (en) High-density memory device with planar thin film transistor (TFT) selector and methods for making the same
CN113540099B (zh) 存储器器件及其制造方法
TWI789784B (zh) 記憶陣列、半導體裝置及其製造方法
US11672110B2 (en) Heterostructure oxide semiconductor vertical gate-all-around (VGAA) transistor and methods for making the same
US20250159862A1 (en) Heterostructure oxide semiconductor vertical gate-all-around (vgaa) transistor and methods for making the same
US12538475B2 (en) Drain sharing for memory cell thin film access transistors and methods for forming the same
TWI792352B (zh) 記憶體陣列裝置及其製造方法
TWI817310B (zh) 半導體裝置與其形成方法
US12256555B2 (en) Memory device, semiconductor device, and method of fabricating semiconductor device
US7015059B2 (en) Thin film magnetic memory device and manufacturing method therefor
TW202240704A (zh) 半導體結構及其形成方法
US20250344404A1 (en) Bit-line resistance reduction
TWI850641B (zh) 半導體結構及其形成方法
TWI820562B (zh) 半導體器件及其形成方法