JP2004022664A - 半導体装置のパッケージおよび検査回路 - Google Patents
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Abstract
【課題】ＢＧＡ、ＣＳＰ等のパッケージのサイズと半田付け時の端子ピッチ制約とで決まる従来の最大端子数を超える多端子配置を可能にする。
【解決手段】半導体チップの外部配線端子２を格子状に配列した半導体装置のパッケージにおいて、格子状に配列した外部配線端子２の間に半田バンプを形成しない検査用の端子７を配列し、半田バンプを形成する従来の端子はすべて実動作用に使用する。
【選択図】 図２
【解決手段】半導体チップの外部配線端子２を格子状に配列した半導体装置のパッケージにおいて、格子状に配列した外部配線端子２の間に半田バンプを形成しない検査用の端子７を配列し、半田バンプを形成する従来の端子はすべて実動作用に使用する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップの外部配線端子を格子状に配列した高密度実装用の半導体装置のパッケージおよび検査回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路の高集積化、高機能化が進むにつれ、ＣＰＵやＤＳＰを含めて極めて多くの機能を一つの半導体装置に内蔵することが多くなっている。従来、半導体集積回路の高集積化に対応するパッケージとして各種の多端子パッケージが提供されてきたが、近年の多端子要求に応えるためには、従来以上に多数の端子を設ける必要がある。
【０００３】
従来以上の多端子要求に応えるために開発された半導体装置のパッケージとして、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）パッケージが挙げられる。ＢＧＡは半導体チップの外部配線端子を格子状に配列した高密度実装用のＩＣパッケージであり、ＣＳＰはＢＧＡ技術などを用いてチップの真下に配線端子を配置し、最短経路で配線することでパッケージの大きさを半導体チップと同じ程度にしたパッケージである。
【０００４】
以下、このような従来の半導体装置のパッケージについて説明する。図４は従来のＢＧＡパッケージの構造を示す断面図である。図４において、１は半導体チップ、２は半田等の金属でできたバンプやボール形状の端子、３は樹脂もしくはセラミック等を材質とした半導体チップと端子間の絶縁層、４は半導体チップのパッド、５はパッド４と端子２を接続する配線を示す。
【０００５】
従来の半導体装置のパッケージにおいては、図４に示した複数の端子２を、それぞれ複数のパッド４のいずれかに配線５で接続することによりパッケージを構成している。図５は、図４の半導体装置のパッケージを底面から見た図であり、半導体装置のパッケージの端子配置を示している。図５において、２は端子、３は樹脂もしくはセラミック等を材質とした半導体チップと端子間の絶縁層を示している。
【０００６】
電子機器のプリント基板上に半導体装置を実装する場合、図５の端子配置図で示した半導体装置のパッケージの底面が下側になるようにして、電子機器のプリント基板と端子を接触させた状態でリフロー等の半田付け処理をする。半田付け時に隣接した端子同志が短絡しないように、端子と端子の間隔（端子ピッチ）を確保する必要がある。
【０００７】
【発明が解決しようとする課題】
上記従来の半導体装置のパッケージの端子配置では、パッケージ底面に格子状に端子を配置することにより、多数の端子を面積効率良く設けていた。しかしながら、従来の半導体装置のパッケージの端子配置による最大端子数はパッケージのサイズと半田付け時の端子ピッチ制約とで決まり、最大端子数以上の端子数が必要な場合は、パッケージサイズを大きくするか、あるいは半導体装置の検査用端子等の使用頻度の少ない端子を削減する必要があった。
【０００８】
これに対して、携帯電話等に見られるように、近年の電子機器は小型化しており、半導体装置のパッケージに対しても小型化が強く要求されるため、パッケージを大きくすることは問題となる。特に、ウエハーレベルＣＳＰではパッケージサイズがチップサイズと同じになるので、端子増設のためにパッケージを大きくするためにはチップサイズを大きくする必要があり、極めて大きな問題となる。また、検査端子を削減することについては、それにより半導体装置の検査効率が悪くなり検査時間が増加するなどコストアップを招く要因となり、やはり大きな問題となる。
【０００９】
本発明は、上記従来の問題点を解決するもので、パッケージのサイズと半田付け時の端子ピッチ制約とで決まる従来の最大端子数を超える多端子配置を可能にする半導体装置のパッケージと、その多端子配置に付随して生ずる問題を解決する検査回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この目的を達成するために、本発明の請求項１に記載の半導体装置のパッケージは、半導体チップの外部配線端子を格子状に配列した半導体装置のパッケージにおいて、前記格子状に配列した外部配線端子の間に検査用の端子を配列したものである。
【００１１】
上記構成によれば、実動作時には使用しないため半田バンプを形成しない検査用の端子が提供されることにより、半田バンプを形成する従来の端子はすべて実動作用に使用することができるので、従来のパッケージにおいて検査用に使用されていた端子数分の端子が新たに使用可能な端子として増加したことになる。
【００１２】
本発明の請求項２に記載の半導体装置のパッケージは、請求項１記載の半導体装置のパッケージはＢＧＡまたはＣＳＰとするものである。
【００１３】
上記構成によれば、ＢＧＡまたはＣＳＰパッケージにおいて、検査用の端子が新たに提供されることにより、従来の端子はすべて実動作用に使用することができるので、検査用に使用されていた端子数分の端子が新たに使用可能な端子として増加したことになる。
【００１４】
本発明の請求項３に記載の半導体装置のパッケージは、請求項１または２記載の半導体装置のパッケージにおいて、前記検査用の端子は前記外部配線端子より小径にするものである。
【００１５】
上記構成によれば、新たに設けた検査用の端子は従来の外部配線端子より小径にすることにより、実動作用に使用可能な端子数の増加を図りながら、従来の外部配線端子の間に検査用の端子を配列したことによって生ずる半田付け処理時の隣接端子との短絡可能性を低くすることができる。
【００１６】
本発明の請求項４に記載の半導体装置の検査回路は、請求項１から３のいずれか１項記載の半導体装置のパッケージにおいて、前記検査用の出力端子は半導体チップの実装時にはハイインピーダンスに制御されるものである。
【００１７】
上記構成によれば、従来の外部配線端子の間に検査用の端子を配列したことによって半田付け処理時に隣接端子との短絡が発生した場合にも、実装時には検査用の出力端子はハイインピーダンスに制御されるため、半導体装置が誤動作することを防止することができる。
【００１８】
本発明の請求項５に記載の半導体装置の検査回路は、請求項１から４のいずれか１項記載の半導体装置のパッケージにおいて、前記検査用の入力端子は半導体チップの実装時には無効に論理固定されるように制御されるものである。
【００１９】
上記構成によれば、従来の外部配線端子の間に検査用の端子を配列したことによって半田付け処理時に隣接端子との短絡が発生した場合にも、実装時には検査用の入力端子は無効に論理固定されるように制御されるため、半導体装置が誤動作することを防止することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は本発明の第１の実施の形態に係る半導体装置のパッケージにおける端子配置を示す図である。図１において、図４および図５に示した従来の半導体装置のパッケージと同じ構成要素については同じ符号を用いて示す。すなわち、２は格子状に配置した端子、３は樹脂もしくはセラミック等を材質とした半導体チップと端子間の絶縁層、６は格子状に配置された端子２の間に新たに配置された端子を示す。
【００２１】
新たに配置した端子６は検査時にのみ使用する検査端子とし、半田バンプを形成せず、端子２はすべて実動作で使用される端子用とする。このようにすることにより、従来のパッケージと比較した場合、端子６に配した検査端子数分の端子２が空くことになり、実動作に使用できる端子数が増加することになる。また、新たに設けた端子６はすべて検査端子として使用できるため、半導体装置の検査性が向上する効果も期待できる。
【００２２】
しかしながら、端子２は、従来の半導体装置のパッケージにおいて、パッケージのサイズと半田付け時の端子ピッチ制約とで決まる最大端子数であるので、新たに配置した端子６は、半田バンプを形成しなくても、リフロー等の半田付け処理をすると隣接した端子２と短絡する可能性がある。そのため、後述するように短絡の可能性に対する対策が必要になる。
【００２３】
（実施の形態２）
図２は本発明の第２の実施の形態に係る半導体装置のパッケージにおける端子配置を示す図である。図２において、図４および図５に示した従来の半導体装置のパッケージと同じ構成要素については同じ符号を用いて示す。すなわち、２は格子状に配置した端子、３は樹脂もしくはセラミック等を材質とした半導体チップと端子間の絶縁層、７は格子状に配置された端子２の間に新たに配置された端子を示す。
【００２４】
ここで、端子７は端子２よりも小径にする。そのため、半田バンプを形成するような通常の端子として使用することはできない。端子７を端子２よりも小径にすることにより、密に配置された端子２の間に端子７配置することが容易になる。
【００２５】
新たに配置した端子７は検査時にのみ使用する検査端子とし、端子２はすべて実動作で使用される端子用とする。このようにすることにより、従来のパッケージと比較した場合、端子７に配した検査端子数分の端子２が空くことになり、実動作に使用できる端子数が増加することになる。また、新たに設けた端子７はすべて検査端子として使用できるため、半導体装置の検査性が向上する効果も期待できる。
【００２６】
しかしながら、端子２は、従来の半導体装置のパッケージにおいて、パッケージのサイズと半田付け時の端子ピッチ制約とで決まる最大端子数であるので、新たに配置した端子７は、小径であるため第１の実施の形態に比べて可能性は低くなるが、リフロー等の半田付け処理をすると隣接した端子２と短絡する可能性がある。そのため、短絡の可能性に対する対策が必要になる。
【００２７】
（実施の形態１または２における検査回路）
上述したように、実施の形態１における端子６あるいは実施の形態２における端子７には、半田付け処理の際に隣接する端子２と短絡する可能性があるという問題が生ずる。また、電子機器のプリント基板上に実装された場合に使用されない端子となるため、入力端子は論理固定をしないと半導体装置が誤動作する可能性があるという問題を生ずる。
【００２８】
図３は、第１および第２の実施形態において、図１の端子６および図２の端子７を検査用端子とするときに生ずる上記問題を解決するために、半導体装置の端子の論理を制御する回路の実施例を示す回路図である。なお、図３の回路は端子６または端子７のそれぞれの端子ごとに配置される。
【００２９】
図３（ａ）は、第１および第２の実施形態における端子６および端子７が出力端子である場合の論理を制御する回路を示し、８は出力端子、９はトライステートバッファ、１０は出力信号、１１はテストモード信号である。
【００３０】
図３（ａ）において、半導体装置の検査時はテストモード信号１１が有効（イネーブル）となり、出力信号１０の論理が出力端子８に出力される。実動作時は、テストモード信号１１が無効（ディスエーブル）となり、出力端子８は、ハイインピーダンスとなる。
【００３１】
図３（ｂ）は、第１および第２の実施形態における端子６および端子７が入力端子である場合の論理を制御する回路を示し、１１はテストモード信号、１２は入力端子、１３はＡＮＤゲート、１４は入力信号である。
【００３２】
図３（ｂ）において、半導体装置の検査時はテストモード信号１１が有効（イネーブル）となり、入力端子１２の論理がＡＮＤゲート１３を介して入力信号１４に出力される。
実動作時は、テストモード信号１１が無効（ディスエーブル）となり、入力信号１４は、ローレベルに論理固定される。
【００３３】
このようにすることで、検査時においては、端子６あるいは端子７のうち出力端子はハイインイーダンス出力となり、端子６および端子７のうち入力端子は論理が無効となる。その結果、端子６あるいは端子７が端子２と短絡した場合に、電子機器のプリント基板上への実装時にはテストモード信号１１を無効にすることにより、半導体装置が誤動作することを防止することができる。
【００３４】
また、端子６および端子７が半田付け処理の際に隣接する端子２と短絡する可能性があるという問題に対しては、電子機器のプリント基板上に半導体装置のパッケージを実装する際に、新たに配置した端子６あるいは端子７はソルダーレジストで覆われるようにする方法を採ることもできる。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、ＢＧＡまたはＣＳＰ等のパッケージにおいて、格子状に配列した外部配線端子の間に検査用の端子を配列することにより、半田バンプを形成する従来の端子はすべて実動作用に使用することができるので、従来のパッケージにおいて検査用に使用されていた端子数分の端子が新たに使用可能な端子となるという優れた効果が得られる。
【００３６】
さらに本発明によれば、新たに設けた検査用の端子は従来の外部配線端子より小径にすることにより、実動作用に使用可能な端子数の増加を図りながら、従来の外部配線端子の間に検査用の端子を配列したことによって生ずる半田付け処理時の隣接端子との短絡可能性を低くすることができる。
【００３７】
さらに本発明によれば、半導体チップの実装時には検査用の出力端子はハイインピーダンスに制御し、検査用の入力端子は無効に論理固定されるように制御することにより、従来の外部配線端子の間に検査用の端子を配列したことによって半田付け処理時に隣接端子との短絡が発生した場合にも、半導体装置が誤動作することを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置のパッケージにおける端子配置を示す図。
【図２】本発明の第２の実施の形態に係る半導体装置のパッケージにおける端子配置を示す図。
【図３】本発明の第１および第２の実施形態において検査用端子に生ずる問題を解決するための半導体装置の端子の論理を制御する回路の実施例を示す回路図。
【図４】従来の半導体装置のパッケージの構造を示す断面図。
【図５】従来の半導体装置のパッケージを底面から見た端子配置図。
【符号の説明】
１ 半導体チップ
２ 外部配線端子
３ 絶縁層
４ 半導体チップのパッド
５ 配線
６、７ 検査用の端子
８ 出力端子
９ トライステートバッファ
１０ 出力信号
１１ テストモード信号
１２ 入力端子
１３ ＡＮＤゲート
１４ 入力信号
【発明の属する技術分野】
本発明は、半導体チップの外部配線端子を格子状に配列した高密度実装用の半導体装置のパッケージおよび検査回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路の高集積化、高機能化が進むにつれ、ＣＰＵやＤＳＰを含めて極めて多くの機能を一つの半導体装置に内蔵することが多くなっている。従来、半導体集積回路の高集積化に対応するパッケージとして各種の多端子パッケージが提供されてきたが、近年の多端子要求に応えるためには、従来以上に多数の端子を設ける必要がある。
【０００３】
従来以上の多端子要求に応えるために開発された半導体装置のパッケージとして、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）パッケージが挙げられる。ＢＧＡは半導体チップの外部配線端子を格子状に配列した高密度実装用のＩＣパッケージであり、ＣＳＰはＢＧＡ技術などを用いてチップの真下に配線端子を配置し、最短経路で配線することでパッケージの大きさを半導体チップと同じ程度にしたパッケージである。
【０００４】
以下、このような従来の半導体装置のパッケージについて説明する。図４は従来のＢＧＡパッケージの構造を示す断面図である。図４において、１は半導体チップ、２は半田等の金属でできたバンプやボール形状の端子、３は樹脂もしくはセラミック等を材質とした半導体チップと端子間の絶縁層、４は半導体チップのパッド、５はパッド４と端子２を接続する配線を示す。
【０００５】
従来の半導体装置のパッケージにおいては、図４に示した複数の端子２を、それぞれ複数のパッド４のいずれかに配線５で接続することによりパッケージを構成している。図５は、図４の半導体装置のパッケージを底面から見た図であり、半導体装置のパッケージの端子配置を示している。図５において、２は端子、３は樹脂もしくはセラミック等を材質とした半導体チップと端子間の絶縁層を示している。
【０００６】
電子機器のプリント基板上に半導体装置を実装する場合、図５の端子配置図で示した半導体装置のパッケージの底面が下側になるようにして、電子機器のプリント基板と端子を接触させた状態でリフロー等の半田付け処理をする。半田付け時に隣接した端子同志が短絡しないように、端子と端子の間隔（端子ピッチ）を確保する必要がある。
【０００７】
【発明が解決しようとする課題】
上記従来の半導体装置のパッケージの端子配置では、パッケージ底面に格子状に端子を配置することにより、多数の端子を面積効率良く設けていた。しかしながら、従来の半導体装置のパッケージの端子配置による最大端子数はパッケージのサイズと半田付け時の端子ピッチ制約とで決まり、最大端子数以上の端子数が必要な場合は、パッケージサイズを大きくするか、あるいは半導体装置の検査用端子等の使用頻度の少ない端子を削減する必要があった。
【０００８】
これに対して、携帯電話等に見られるように、近年の電子機器は小型化しており、半導体装置のパッケージに対しても小型化が強く要求されるため、パッケージを大きくすることは問題となる。特に、ウエハーレベルＣＳＰではパッケージサイズがチップサイズと同じになるので、端子増設のためにパッケージを大きくするためにはチップサイズを大きくする必要があり、極めて大きな問題となる。また、検査端子を削減することについては、それにより半導体装置の検査効率が悪くなり検査時間が増加するなどコストアップを招く要因となり、やはり大きな問題となる。
【０００９】
本発明は、上記従来の問題点を解決するもので、パッケージのサイズと半田付け時の端子ピッチ制約とで決まる従来の最大端子数を超える多端子配置を可能にする半導体装置のパッケージと、その多端子配置に付随して生ずる問題を解決する検査回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この目的を達成するために、本発明の請求項１に記載の半導体装置のパッケージは、半導体チップの外部配線端子を格子状に配列した半導体装置のパッケージにおいて、前記格子状に配列した外部配線端子の間に検査用の端子を配列したものである。
【００１１】
上記構成によれば、実動作時には使用しないため半田バンプを形成しない検査用の端子が提供されることにより、半田バンプを形成する従来の端子はすべて実動作用に使用することができるので、従来のパッケージにおいて検査用に使用されていた端子数分の端子が新たに使用可能な端子として増加したことになる。
【００１２】
本発明の請求項２に記載の半導体装置のパッケージは、請求項１記載の半導体装置のパッケージはＢＧＡまたはＣＳＰとするものである。
【００１３】
上記構成によれば、ＢＧＡまたはＣＳＰパッケージにおいて、検査用の端子が新たに提供されることにより、従来の端子はすべて実動作用に使用することができるので、検査用に使用されていた端子数分の端子が新たに使用可能な端子として増加したことになる。
【００１４】
本発明の請求項３に記載の半導体装置のパッケージは、請求項１または２記載の半導体装置のパッケージにおいて、前記検査用の端子は前記外部配線端子より小径にするものである。
【００１５】
上記構成によれば、新たに設けた検査用の端子は従来の外部配線端子より小径にすることにより、実動作用に使用可能な端子数の増加を図りながら、従来の外部配線端子の間に検査用の端子を配列したことによって生ずる半田付け処理時の隣接端子との短絡可能性を低くすることができる。
【００１６】
本発明の請求項４に記載の半導体装置の検査回路は、請求項１から３のいずれか１項記載の半導体装置のパッケージにおいて、前記検査用の出力端子は半導体チップの実装時にはハイインピーダンスに制御されるものである。
【００１７】
上記構成によれば、従来の外部配線端子の間に検査用の端子を配列したことによって半田付け処理時に隣接端子との短絡が発生した場合にも、実装時には検査用の出力端子はハイインピーダンスに制御されるため、半導体装置が誤動作することを防止することができる。
【００１８】
本発明の請求項５に記載の半導体装置の検査回路は、請求項１から４のいずれか１項記載の半導体装置のパッケージにおいて、前記検査用の入力端子は半導体チップの実装時には無効に論理固定されるように制御されるものである。
【００１９】
上記構成によれば、従来の外部配線端子の間に検査用の端子を配列したことによって半田付け処理時に隣接端子との短絡が発生した場合にも、実装時には検査用の入力端子は無効に論理固定されるように制御されるため、半導体装置が誤動作することを防止することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は本発明の第１の実施の形態に係る半導体装置のパッケージにおける端子配置を示す図である。図１において、図４および図５に示した従来の半導体装置のパッケージと同じ構成要素については同じ符号を用いて示す。すなわち、２は格子状に配置した端子、３は樹脂もしくはセラミック等を材質とした半導体チップと端子間の絶縁層、６は格子状に配置された端子２の間に新たに配置された端子を示す。
【００２１】
新たに配置した端子６は検査時にのみ使用する検査端子とし、半田バンプを形成せず、端子２はすべて実動作で使用される端子用とする。このようにすることにより、従来のパッケージと比較した場合、端子６に配した検査端子数分の端子２が空くことになり、実動作に使用できる端子数が増加することになる。また、新たに設けた端子６はすべて検査端子として使用できるため、半導体装置の検査性が向上する効果も期待できる。
【００２２】
しかしながら、端子２は、従来の半導体装置のパッケージにおいて、パッケージのサイズと半田付け時の端子ピッチ制約とで決まる最大端子数であるので、新たに配置した端子６は、半田バンプを形成しなくても、リフロー等の半田付け処理をすると隣接した端子２と短絡する可能性がある。そのため、後述するように短絡の可能性に対する対策が必要になる。
【００２３】
（実施の形態２）
図２は本発明の第２の実施の形態に係る半導体装置のパッケージにおける端子配置を示す図である。図２において、図４および図５に示した従来の半導体装置のパッケージと同じ構成要素については同じ符号を用いて示す。すなわち、２は格子状に配置した端子、３は樹脂もしくはセラミック等を材質とした半導体チップと端子間の絶縁層、７は格子状に配置された端子２の間に新たに配置された端子を示す。
【００２４】
ここで、端子７は端子２よりも小径にする。そのため、半田バンプを形成するような通常の端子として使用することはできない。端子７を端子２よりも小径にすることにより、密に配置された端子２の間に端子７配置することが容易になる。
【００２５】
新たに配置した端子７は検査時にのみ使用する検査端子とし、端子２はすべて実動作で使用される端子用とする。このようにすることにより、従来のパッケージと比較した場合、端子７に配した検査端子数分の端子２が空くことになり、実動作に使用できる端子数が増加することになる。また、新たに設けた端子７はすべて検査端子として使用できるため、半導体装置の検査性が向上する効果も期待できる。
【００２６】
しかしながら、端子２は、従来の半導体装置のパッケージにおいて、パッケージのサイズと半田付け時の端子ピッチ制約とで決まる最大端子数であるので、新たに配置した端子７は、小径であるため第１の実施の形態に比べて可能性は低くなるが、リフロー等の半田付け処理をすると隣接した端子２と短絡する可能性がある。そのため、短絡の可能性に対する対策が必要になる。
【００２７】
（実施の形態１または２における検査回路）
上述したように、実施の形態１における端子６あるいは実施の形態２における端子７には、半田付け処理の際に隣接する端子２と短絡する可能性があるという問題が生ずる。また、電子機器のプリント基板上に実装された場合に使用されない端子となるため、入力端子は論理固定をしないと半導体装置が誤動作する可能性があるという問題を生ずる。
【００２８】
図３は、第１および第２の実施形態において、図１の端子６および図２の端子７を検査用端子とするときに生ずる上記問題を解決するために、半導体装置の端子の論理を制御する回路の実施例を示す回路図である。なお、図３の回路は端子６または端子７のそれぞれの端子ごとに配置される。
【００２９】
図３（ａ）は、第１および第２の実施形態における端子６および端子７が出力端子である場合の論理を制御する回路を示し、８は出力端子、９はトライステートバッファ、１０は出力信号、１１はテストモード信号である。
【００３０】
図３（ａ）において、半導体装置の検査時はテストモード信号１１が有効（イネーブル）となり、出力信号１０の論理が出力端子８に出力される。実動作時は、テストモード信号１１が無効（ディスエーブル）となり、出力端子８は、ハイインピーダンスとなる。
【００３１】
図３（ｂ）は、第１および第２の実施形態における端子６および端子７が入力端子である場合の論理を制御する回路を示し、１１はテストモード信号、１２は入力端子、１３はＡＮＤゲート、１４は入力信号である。
【００３２】
図３（ｂ）において、半導体装置の検査時はテストモード信号１１が有効（イネーブル）となり、入力端子１２の論理がＡＮＤゲート１３を介して入力信号１４に出力される。
実動作時は、テストモード信号１１が無効（ディスエーブル）となり、入力信号１４は、ローレベルに論理固定される。
【００３３】
このようにすることで、検査時においては、端子６あるいは端子７のうち出力端子はハイインイーダンス出力となり、端子６および端子７のうち入力端子は論理が無効となる。その結果、端子６あるいは端子７が端子２と短絡した場合に、電子機器のプリント基板上への実装時にはテストモード信号１１を無効にすることにより、半導体装置が誤動作することを防止することができる。
【００３４】
また、端子６および端子７が半田付け処理の際に隣接する端子２と短絡する可能性があるという問題に対しては、電子機器のプリント基板上に半導体装置のパッケージを実装する際に、新たに配置した端子６あるいは端子７はソルダーレジストで覆われるようにする方法を採ることもできる。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、ＢＧＡまたはＣＳＰ等のパッケージにおいて、格子状に配列した外部配線端子の間に検査用の端子を配列することにより、半田バンプを形成する従来の端子はすべて実動作用に使用することができるので、従来のパッケージにおいて検査用に使用されていた端子数分の端子が新たに使用可能な端子となるという優れた効果が得られる。
【００３６】
さらに本発明によれば、新たに設けた検査用の端子は従来の外部配線端子より小径にすることにより、実動作用に使用可能な端子数の増加を図りながら、従来の外部配線端子の間に検査用の端子を配列したことによって生ずる半田付け処理時の隣接端子との短絡可能性を低くすることができる。
【００３７】
さらに本発明によれば、半導体チップの実装時には検査用の出力端子はハイインピーダンスに制御し、検査用の入力端子は無効に論理固定されるように制御することにより、従来の外部配線端子の間に検査用の端子を配列したことによって半田付け処理時に隣接端子との短絡が発生した場合にも、半導体装置が誤動作することを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置のパッケージにおける端子配置を示す図。
【図２】本発明の第２の実施の形態に係る半導体装置のパッケージにおける端子配置を示す図。
【図３】本発明の第１および第２の実施形態において検査用端子に生ずる問題を解決するための半導体装置の端子の論理を制御する回路の実施例を示す回路図。
【図４】従来の半導体装置のパッケージの構造を示す断面図。
【図５】従来の半導体装置のパッケージを底面から見た端子配置図。
【符号の説明】
１ 半導体チップ
２ 外部配線端子
３ 絶縁層
４ 半導体チップのパッド
５ 配線
６、７ 検査用の端子
８ 出力端子
９ トライステートバッファ
１０ 出力信号
１１ テストモード信号
１２ 入力端子
１３ ＡＮＤゲート
１４ 入力信号
Claims (5)
- 半導体チップの外部配線端子を格子状に配列した半導体装置のパッケージにおいて、前記格子状に配列した外部配線端子の間に検査用の端子を配列したことを特徴とする半導体装置のパッケージ。
- 前記半導体装置のパッケージはＢＧＡまたはＣＳＰであることを特徴とする請求項１記載の半導体装置のパッケージ。
- 前記検査用の端子は前記外部配線端子より小径であることを特徴とする請求項１または２記載の半導体装置のパッケージ。
- 請求項１から３のいずれか１項記載の半導体装置のパッケージにおいて、前記検査用の出力端子は半導体チップの実装時にはハイインピーダンスに制御されることを特徴とする半導体装置の検査回路。
- 請求項１から４のいずれか１項記載の半導体装置のパッケージにおいて、前記検査用の入力端子は半導体チップの実装時には無効に論理固定されるように制御されることを特徴とする半導体装置の検査回路。
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