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JP2001024150A - 半導体装置 - Google Patents

半導体装置

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Publication number
JP2001024150A
JP2001024150A JP11191252A JP19125299A JP2001024150A JP 2001024150 A JP2001024150 A JP 2001024150A JP 11191252 A JP11191252 A JP 11191252A JP 19125299 A JP19125299 A JP 19125299A JP 2001024150 A JP2001024150 A JP 2001024150A
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JP
Japan
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intermediate substrate
chip
semiconductor device
wiring
semiconductor
Prior art date
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Pending
Application number
JP11191252A
Other languages
English (en)
Inventor
Mitsuaki Takeshita
光明 竹下
Toshiharu Yanagida
敏治 柳田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP11191252A priority Critical patent/JP2001024150A/ja
Priority to EP00114291A priority patent/EP1067603B1/en
Priority to TW089113178A priority patent/TW451454B/zh
Priority to DE60026905T priority patent/DE60026905T2/de
Priority to CA2313611A priority patent/CA2313611C/en
Priority to US09/611,205 priority patent/US6376917B1/en
Priority to KR1020000038519A priority patent/KR100697758B1/ko
Publication of JP2001024150A publication Critical patent/JP2001024150A/ja
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Abstract

(57)【要約】 【課題】 電源線、グランド線に対する安定化とチップ
積層化によるロジック、アナログ、メモリ等の混載とを
両立させた、半導体装置の提供が望まれている。 【解決手段】 導電部７を有した中間基板２の両面にそ
れぞれ半導体チップ３、４、５、６が実装され、これら
半導体チップのうちの少なくとも二つの半導体チップ間
が中間基板２の導電部７を介して電気的に導通されてな
る半導体装置である。中間基板２に実装された半導体チ
ップ３、４、５、６は、その電源線、グランド線、信号
線のうちの少なくとも一つが、互いに導通する２箇所以
上の接続部８を介して中間基板２の導電部７に接続され
ている。中間基板２の一方の面に、導電部７に導通する
外部接続端子１２が設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体チッ
プを基板に実装してなる半導体装置に係り、特に電子機
器の小型軽量化や性能向上を実現するのに好適な半導体
装置に関する。
【０００２】
【従来の技術】近年、半導体チップの小型化、高集積化
を図るため、ロジック回路プやアナログ回路、さらには
ＤＲＡＭやＦｌａｓｈ等のメモリを同一シリコン基板上
に混載する技術が提案され、一部に実用化されている。
【０００３】ところが、このような同一シリコン基板へ
の混載技術では、半導体プロセスが進化することによっ
て種々の技術的課題が生じている。例えば、ＤＲＡＭキ
ャパシタ形成に必要な熱プロセスにより、ロジックチッ
プにおけるトランジスタの微細化に不可欠の超浅接合プ
ロファイルが損なわれてしまうといった問題や、Ｐ−チ
ャネルトランジスタのゲート電極中のホウ素がゲート絶
縁膜を突き抜けることによりチャネルプロファイルが設
計と異なってしまい、電流特性が劣化してしまうといっ
た問題が生じている。
【０００４】また、アナログ回路は、ドライバ、アン
プ、センサ等の外部チップとインターフェースすること
から、先端ＣＭＯＳに比べ高い耐圧と入力レンジとが要
求されており、このため微細化しにくい性質のものとな
っている。したがって、このようなアナログ回路を高度
な微細化技術が必要なロジックＬＳＩと一体化した場
合、得られる半導体チップの多くの部分が面積縮小の困
難なアナログ回路で占められてしまい、アナログ回路と
ロジック回路とを混載することによる経済的なメリット
が少なくなってしまう。
【０００５】このような同一シリコン基板への混載技術
に対し、パッケージレベルでの混載技術も積極的に進め
られている。
【０００６】
【発明が解決しようとする課題】しかしながら、半導体
チップを単純に積層するいわゆるチップオンチップ構造
では、配線長はある程度短縮されるものの、チップ内の
電源やグランドの強化が犠牲になる場合がある。例え
ば、超高速のＣＰＵやＤＳＰでは、チップ内の過大な電
流によって電源線やグランド線の抵抗による実効的な内
部電圧が低下し、これによって動作速度が低下すること
がある。
【０００７】また、低電力チップにあっても、極めて低
い電源電圧での動作を実現する場合に、配線抵抗による
僅かな電位低下に起因して著しい性能劣化が引き起こさ
れることがある。特に、ＳＯＩ（Si on insulator ）基
板を用いた構造のチップのように１Ｖ以下の極めて低い
電圧で動作することが要求されるものの場合、非常に安
定した電源、グランドが必要になる。
【０００８】このような背景から、従来では多層の配線
層で電源、グランド層を形成することが行われてきた
が、近年では複数の電源線、グランド線に対するボンデ
ィングパッドをチップ内に作り、基板配線に接続するこ
とによって一層安定化する実装技術が実用化されつつあ
る。
【０００９】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、電源線、グランド線に対
する安定化とチップ積層化によるロジック、アナログ、
メモリ等の混載とを両立させた、半導体装置を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置で
は、導電部を有した中間基板の両面にそれぞれ半導体チ
ップが実装され、これら半導体チップのうちの少なくと
も二つの半導体チップ間が前記中間基板の導電部を介し
て電気的に導通されてなり、前記中間基板に実装された
半導体チップは、その電源線、グランド線、信号線のう
ちの少なくとも一つが、互いに導通する２箇所以上の接
続部を介して前記中間基板の導電部に接続され、前記中
間基板の一方の面に、前記導電部に導通する外部接続端
子が設けられてなることを前記課題の解決手段とした。
【００１１】この半導体装置によれば、中間基板の両面
にそれぞれ半導体チップが実装されていることにより、
ロジック、アナログ、メモリ等の半導体チップの混載が
可能となり、また、これら実装された半導体チップは、
その電源線、グランド線、信号線のうちの少なくとも一
つが互いに導通する２箇所以上の接続部を介して中間基
板の導電部に接続されていることから、電源線やグラン
ド線、信号配線の安定化が可能となる。
【００１２】
【発明の実施の形態】以下、本発明の半導体装置をその
実施形態例に基づいて詳しく説明する。図１は本発明の
半導体装置の一実施形態例を示す図であり、図１中符号
１は半導体装置である。この半導体装置１は、図２
（ａ）に示すように中間基板２の一方の面にアナログチ
ップ３、ＤＲＡＭチップ４を実装し、図２（ｂ）に示す
ように他方の面に高周波のＬＳＩチップ５、さらにはＳ
ＯＩ基板を用いた構造のロジックチップ６を実装したシ
ステムＬＳＩである。
【００１３】ここで、これらの半導体チップ３、４、
５、６としては、各デバイスカテゴリー毎にその性能、
コスト、集積度を考慮した最適なプロセスで製造された
ものが好適に用いられ、例えば、ロジックチップ６とし
ては、高集積化が可能な最先端のＣＭＯＳロジックプロ
セスを用い、スケーリングによって低電圧で高速、低消
費電力動作を可能にしたものが好適に用いられる。
【００１４】また、ＤＲＡＭチップ４としては、大容量
を最も低コストで実現することのできる汎用ＤＲＡＭプ
ロセスで製造されたものが好適に用いられる。アナログ
チップとしては、周辺チップとのインターフェースの関
係から高い耐圧と広い入力レンジが要求されるため、ロ
ジックに比べてチップコストが安く、必ずしも最先端で
ないプロセスで製造されたものが好適に用いられる。こ
のように各チップを選択することにより、コスト、性能
のバランスがとれたシステムＬＳＩが実現可能となるの
である。
【００１５】また、前記半導体装置１は、導電部となる
銅製の多層配線７を有した中間基板２の両面に、前記の
各半導体チップ３、４、５、６をそれぞれの接続部８を
介して接続するとともに、これらチップ間の電気的接
続、すなわち電源線、グランド線、信号線の各配線（図
示略）の電気的接続を前記接続部８を介して中間基板２
の多層配線７で行ったものである。
【００１６】これら各半導体チップ３、４、５、６の接
続部８はボンディングパッドによって形成されたもの
で、図２（ａ）、（ｂ）に示したように各チップ３、
４、５、６の裏面にて縦横に配列したアレイ状に形成配
置されたものである。また、これら接続部８は、本例に
おいては図１に示したようにはんだボールバンプ９によ
って中間基板２の多層配線７に接続された構成となって
いる。
【００１７】ここで、各半導体チップ３、４、５、６
は、それぞれその電源線、グランド線、信号線に導通す
る接続部８のグループが、チップ内において互いに導通
して形成されたものとなっている。例えばロジックチッ
プ６では、図３（ａ）に示すように多数の接続部８…が
アレイ状に配置されており、これらのうち電源線に接続
する接続部８…は、シリコン基板内に形成された導通パ
ターン１０によって互いに導通した状態となっており、
グランド線に接続する接続部８…は、シリコン基板内に
おいて形成された導通パターン１１によって互いに導通
した状態となっており、さらに信号線（図示略）に接続
する接続部８…も、図示しない導通パターンによって互
いに導通した状態となっている。
【００１８】なお、このようにボンディングパッドによ
って形成された多数の接続部８…が、本例のごとく導通
パターン１０、１１によって互いに導通しているような
場合に、これら接続部８…の構成は面的にパッドを形成
しているとの意味で、一般にエリアパッドと称されてい
る。
【００１９】このような複数の接続部８…からなる導通
パターン１０、１１に対応するようにして、図３（ｂ）
に示すように中間基板２の表面にも多層配線７に導通す
る配線パターン１０ａ、１１ａが形成されており、これ
によって各導通パターン１０、１１とこれに対応する配
線パターン１０ａ、１１ａとが接続部８…を介して導通
するようになっている。
【００２０】このように、半導体チップ３、４、５、６
がいわゆるエリアパッド構造からなる接続部８…によっ
て中間基板２に接続されることにより、半導体チップ
３、４、５、６と中間基板７との間が点接触でなく面接
触に近い状態となり、これにより接続抵抗が小さくなっ
て電源線、グランド線、信号配線がそれぞれ安定化され
たものとなる。
【００２１】また、中間基板２の配線パターン１０ａ、
１１ａ、さらにこれに接続する多層配線７は通常半導体
チップ３、４、５、６内の配線より十分に低抵抗である
ため、配線パターン１０ａ、１１ａ等を介して多層配線
７に接続していることにより、半導体チップ３、４、
５、６はその内部での大電流による配線抵抗に伴う電源
電圧低下が著しく改善されたものとなる。
【００２２】また、このようにして電気的に接続された
各半導体チップ３、４、５、６の電源線、グランド線、
信号線は、それぞれ多層配線７を介して中間基板２の一
方の面の周辺部に設けられた複数の外部接続端子１２…
に集められている。これら外部接続端子１２…は、半導
体装置１をプリント基板１３に実装させるとともに、プ
リント基板１３の配線部（図示略）に接続されるよう構
成されたもので、このような構成のもとに前記半導体チ
ップ３、４、５、６は、その電源線、グランド線、信号
線からなる各配線が、各半導体チップ３、４、５、６の
接続部８、中間基板２の配線パターン１０ａ、１１ａ等
および多層配線７、外部接続端子１２を介してプリント
基板１３の配線部に接続され、さらにこのプリント基板
１３が搭載される電子機器等の各配線部に接続されるよ
うになっている。
【００２３】ここで、多層配線７の構成の具体例を、図
４に示すように中間基板２の上面に汎用ＤＲＡＭのベア
チップからなるＤＲＡＭチップ４が実装され、中間基板
２の下面にロジックチップ６が実装されている場合につ
いて説明する。この例においては、ＤＲＡＭチップ４と
ロジックチップ６とでは互いがインターフェースする端
子、すなわち接続部８の位置関係にずれが生じているた
め、これを調整するべく、チップ側の配線と中間基板２
の配線とによって結線を行う必要がある。
【００２４】したがって、図４に示した多層配線７で
は、中間基板２の表面に形成された配線パターン（図示
略）と共にチップ間の結線を行うにあたり、結線の自由
度を高めかつ配線長を最小にした構造のものとなってい
る。なお、この例においても、半導体チップ４、６と中
間基板２との接続については、ボンディングパッドから
なる接続部８…にはんだボールバンプ９を接続すること
によって行っている。
【００２５】このような構成の半導体装置１にあって
は、中間基板２の両面にそれぞれ半導体チップ３、４、
５、６を実装するようにしていることにより、ロジッ
ク、アナログチップ３、ＤＲＡＭチップ４、高周波のＬ
ＳＩチップ５、ロジックチップ６といった異なる半導体
チップを混載することができ、半導体装置の小型化、高
集積化を可能にすることができる。
【００２６】また、これら実装した半導体チップ３、
４、５、６の電源線、グランド線、信号線を互いに導通
する多数の接続部８…を介して中間基板２の多層配線７
に接続しているので、半導体チップ３、４、５、６と中
間基板７との間が点接触でなく面接触に近い状態とな
り、したがって接続抵抗が小さくなることから、チップ
配線抵抗による電位降下を大幅に改善して電源線、グラ
ンド線、信号配線をそれぞれ安定化することができる。
【００２７】すなわち、従来の半導体チップでは、例え
ば最上層配線として１．５μｍ厚、１００μｍ幅のＣｕ
材料による電源線、グランド線を用いた場合、１０ｍｍ
の配線長での抵抗値は１．３Ωとなり、この配線に５０
０ｍＡの電流が流れたときの電位降下は０．６５Ｖに達
する。これでは、１Ｖ近い低電力ＬＳＩの設計は困難と
なる。
【００２８】これに対して図１に示した本発明の例で
は、５０μｍ厚、１００μｍ幅の中間基板２上の１０ｍ
ｍ長の配線抵抗は３６ｍΩであり、５００ｍＡの電流で
の電位降下は１８ｍＶに抑えられる。もし、本発明の例
によって３００μｍピッチで半導体チップの配線層と中
間基板２とを接続した場合、最大の電位降下は０．６５
Ｖ×０．３ｍｍ／１０ｍｍ／２＋１８ｍＶ≒２８ｍＶと
なる。このレベルであれば、１Ｖ以下でも十分設計が可
能となる。
【００２９】また、通常ボード実装時の端子容量は１０
ｐＦ程度であるが、中間基板２を使用した両チップ間配
線容量は、配線距離が１０ｍｍの場合約２ｐＦとなり、
約１／５に減少する。さらに、従来ではＤＲＡＭを混載
することによって低電力化を図ってきたが、本発明では
このような小さい容量で専用のロジックチップ６と専用
のＤＲＡＭチップ４とを接続することにより、従来の混
載ＤＲＡＭと同等の低電力を達成することができるので
ある。
【００３０】また、電源線、グランド線、信号配線をそ
れぞれ安定化していることから、ロジックチップ６とし
てＳＯＩ基板を用いた構造のものを実装した場合に、１
Ｖを大幅に下回る低電圧でこれを動作させることが可能
になり、さらに、ＤＲＡＭチップ混載に相当するＢＵＳ
の低容量化を達成することができることから、最も低消
費電力性能の向上を期待することのできるデバイス構造
となる。
【００３１】なお、半導体チップ３、４、５、６の接続
部８と中間基板２との接続については、前記はんだボー
ルバンプ９に限定されることなく、例えば図５に示すよ
うに異方性導電膜（ＡＣＦ）１４を用いてもよい。この
異方性導電膜１４は、これに熱と圧力とを加えることに
よって電気的な接続を可能にするものであり、このよう
な異方性導電膜１４を用いて接続を行うことにより、ボ
ンディングパッドからなる接続部８の存在する領域に対
してその垂直方向の電気的導通を可能にするとともに、
隣接する接続部８との間の分離を極めて簡単に行うこと
ができる。また、中間基板２の導電部としては、多層配
線７に代えて単層配線を用いてもよい。
【００３２】図６〜図８は、図１に示した半導体装置の
変形例を示す図であり、図６は、半導体チップ３、４、
５、６を中間基板２にフリップチップ実装し、さらに樹
脂１５によって封止してなる半導体装置を、中間基板２
の一方の面の周辺部に設けた外部接続端子１２により、
さらに外側にあるプリント基板１３にフリップチップ実
装した例である。このような構造によれば、半導体チッ
プ３、４、５、６を中間基板２にフリップチップ実装
し、さらに得られた半導体装置を直接プリント基板１３
にフリップチップ実装しているので、全体の高さを低く
抑えることができ、高密度実装により優れたものとな
る。
【００３３】図７に示した例が図６に示した例と異なる
ところは、中間基板２と外部接続端子１２との間に追加
基板１６を配設し、外部ピンとの結線の自由度を高めた
構造とした点にある。このような構成によれば、ＰＫＧ
（パッケージ）の機械的強度を増加し、さらに中間基板
２の配線層数を削減することができる。
【００３４】図８に示した例が図７に示した例と異なる
ところは、追加基板１６と外部接続端子１２との間に、
さらに、中間基板２の底面全体を覆うようにして補強基
板１７を設け、この補強基板１７によって高周波のＬＳ
Ｉチップ５、ロジックチップ６を支持固定した点にあ
る。このような構成によれば、機械的強度をさらに高
め、信頼性をより高めることができる。
【００３５】
【発明の効果】以上説明したように本発明の半導体装置
は、中間基板の両面にそれぞれ半導体チップを実装した
ものであるから、ロジック、アナログ、メモリ等の半導
体チップを混載することによって半導体装置の小型化、
高集積化を可能にすることができる。また、これら実装
された半導体チップの電源線、グランド線、信号線のう
ちの少なくとも一つを互いに導通する２箇所以上の接続
部を介して中間基板の導電部に接続していることから、
半導体チップと中間基板との間を点接触でなく面接触に
近い状態にすることができ、これにより接続抵抗を小さ
くしてチップ配線抵抗による電位降下を大幅に改善し、
電源線、グランド線、信号配線を安定化して電気的特性
の向上を図ることができる。
【００３６】また、特にＳＯＩのような超低電圧動作が
可能なデバイスにおいて大規模ＬＳＩの実現を妨げてい
た大きな原因に、ＤＲＡＭ混載がプロセス技術上極めて
困難であること、および大規模化に伴う電位降下によっ
て１Ｖを大幅に下回る超低電圧での動作が保証できなく
なることがあったが、本発明によればその両方を同時に
実現することができ、初めて大規模システムＬＳＩへの
応用を可能にすることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態例の概略構成
を示す側面図である。
【図２】（ａ）、（ｂ）は半導体チップの接続部の構成
を示す底面図である。
【図３】（ａ）はロジックチップの接続部と導通パター
ンを示す底面図、（ｂ）は中間基板の表面を示す平面図
である。
【図４】中間基板の多層配線の具体例を説明するための
要部側断面図である。
【図５】本発明の半導体装置の他の実施形態例の概略構
成を示す側断面図である。
【図６】本発明の半導体装置の変形例の概略構成を示す
側面図である。
【図７】本発明の半導体装置の変形例の概略構成を示す
側面図である。
【図８】本発明の半導体装置の変形例の概略構成を示す
側面図である。
【符号の説明】
１…半導体装置、２…中間基板、３…アナログチップ、
４…ＤＲＡＭチップ、５…高周波のＬＳＩチップ、６…
ロジックチップ、７…多層配線、８…接続部、９…はん
だボールバンプ、１０，１１…導通パターン、１２…外
部接続端子、１４…異方性導電膜

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 導電部を有した中間基板の両面にそれぞ
    れ半導体チップが実装され、これら半導体チップのうち
    の少なくとも二つの半導体チップ間が前記中間基板の導
    電部を介して電気的に導通されてなり、 前記中間基板に実装された半導体チップは、その電源
    線、グランド線、信号線のうちの少なくとも一つが、互
    いに導通する２箇所以上の接続部を介して前記中間基板
    の導電部に接続され、 前記中間基板の一方の面に、前記導電部に導通する外部
    接続端子が設けられてなることを特徴とする半導体装
    置。
  2. 【請求項２】 前記接続部が、はんだボールバンプによ
    って中間基板の導電部に接続されていることを特徴とす
    る請求項１記載の半導体装置。
  3. 【請求項３】 前記接続部が、異方性導電膜によって中
    間基板の導電部に接続されていることを特徴とする請求
    項１記載の半導体装置。
  4. 【請求項４】 前記半導体チップのうちの少なくとも一
    つが、ＳＯＩ基板を用いた構造のチップであることを特
    徴とする請求項１記載の半導体装置。
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