【０００１】
【発明の属する技術分野】
本発明は、半導体チップの外部配線端子を格子状に配列した高密度実装用の半導体装置のパッケージおよび検査回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路の高集積化、高機能化が進むにつれ、ＣＰＵやＤＳＰを含めて極めて多くの機能を一つの半導体装置に内蔵することが多くなっている。従来、半導体集積回路の高集積化に対応するパッケージとして各種の多端子パッケージが提供されてきたが、近年の多端子要求に応えるためには、従来以上に多数の端子を設ける必要がある。
【０００３】
従来以上の多端子要求に応えるために開発された半導体装置のパッケージとして、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）パッケージが挙げられる。ＢＧＡは半導体チップの外部配線端子を格子状に配列した高密度実装用のＩＣパッケージであり、ＣＳＰはＢＧＡ技術などを用いてチップの真下に配線端子を配置し、最短経路で配線することでパッケージの大きさを半導体チップと同じ程度にしたパッケージである。
【０００４】
以下、このような従来の半導体装置のパッケージについて説明する。図４は従来のＢＧＡパッケージの構造を示す断面図である。図４において、１は半導体チップ、２は半田等の金属でできたバンプやボール形状の端子、３は樹脂もしくはセラミック等を材質とした半導体チップと端子間の絶縁層、４は半導体チップのパッド、５はパッド４と端子２を接続する配線を示す。
【０００５】
従来の半導体装置のパッケージにおいては、図４に示した複数の端子２を、それぞれ複数のパッド４のいずれかに配線５で接続することによりパッケージを構成している。図５は、図４の半導体装置のパッケージを底面から見た図であり、半導体装置のパッケージの端子配置を示している。図５において、２は端子、３は樹脂もしくはセラミック等を材質とした半導体チップと端子間の絶縁層を示している。
【０００６】
電子機器のプリント基板上に半導体装置を実装する場合、図５の端子配置図で示した半導体装置のパッケージの底面が下側になるようにして、電子機器のプリント基板と端子を接触させた状態でリフロー等の半田付け処理をする。半田付け時に隣接した端子同志が短絡しないように、端子と端子の間隔（端子ピッチ）を確保する必要がある。
【０００７】
【発明が解決しようとする課題】
上記従来の半導体装置のパッケージの端子配置では、パッケージ底面に格子状に端子を配置することにより、多数の端子を面積効率良く設けていた。しかしながら、従来の半導体装置のパッケージの端子配置による最大端子数はパッケージのサイズと半田付け時の端子ピッチ制約とで決まり、最大端子数以上の端子数が必要な場合は、パッケージサイズを大きくするか、あるいは半導体装置の検査用端子等の使用頻度の少ない端子を削減する必要があった。
【０００８】
これに対して、携帯電話等に見られるように、近年の電子機器は小型化しており、半導体装置のパッケージに対しても小型化が強く要求されるため、パッケージを大きくすることは問題となる。特に、ウエハーレベルＣＳＰではパッケージサイズがチップサイズと同じになるので、端子増設のためにパッケージを大きくするためにはチップサイズを大きくする必要があり、極めて大きな問題となる。また、検査端子を削減することについては、それにより半導体装置の検査効率が悪くなり検査時間が増加するなどコストアップを招く要因となり、やはり大きな問題となる。
【０００９】
本発明は、上記従来の問題点を解決するもので、パッケージのサイズと半田付け時の端子ピッチ制約とで決まる従来の最大端子数を超える多端子配置を可能にする半導体装置のパッケージと、その多端子配置に付随して生ずる問題を解決する検査回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この目的を達成するために、本発明の請求項１に記載の半導体装置のパッケージは、半導体チップの外部配線端子を格子状に配列した半導体装置のパッケージにおいて、前記格子状に配列した外部配線端子の間に検査用の端子を配列したものである。
【００１１】
上記構成によれば、実動作時には使用しないため半田バンプを形成しない検査用の端子が提供されることにより、半田バンプを形成する従来の端子はすべて実動作用に使用することができるので、従来のパッケージにおいて検査用に使用されていた端子数分の端子が新たに使用可能な端子として増加したことになる。
【００１２】
本発明の請求項２に記載の半導体装置のパッケージは、請求項１記載の半導体装置のパッケージはＢＧＡまたはＣＳＰとするものである。
【００１３】
上記構成によれば、ＢＧＡまたはＣＳＰパッケージにおいて、検査用の端子が新たに提供されることにより、従来の端子はすべて実動作用に使用することができるので、検査用に使用されていた端子数分の端子が新たに使用可能な端子として増加したことになる。
【００１４】
本発明の請求項３に記載の半導体装置のパッケージは、請求項１または２記載の半導体装置のパッケージにおいて、前記検査用の端子は前記外部配線端子より小径にするものである。
【００１５】
上記構成によれば、新たに設けた検査用の端子は従来の外部配線端子より小径にすることにより、実動作用に使用可能な端子数の増加を図りながら、従来の外部配線端子の間に検査用の端子を配列したことによって生ずる半田付け処理時の隣接端子との短絡可能性を低くすることができる。
【００１６】
本発明の請求項４に記載の半導体装置の検査回路は、請求項１から３のいずれか１項記載の半導体装置のパッケージにおいて、前記検査用の出力端子は半導体チップの実装時にはハイインピーダンスに制御されるものである。
【００１７】
上記構成によれば、従来の外部配線端子の間に検査用の端子を配列したことによって半田付け処理時に隣接端子との短絡が発生した場合にも、実装時には検査用の出力端子はハイインピーダンスに制御されるため、半導体装置が誤動作することを防止することができる。
【００１８】
本発明の請求項５に記載の半導体装置の検査回路は、請求項１から４のいずれか１項記載の半導体装置のパッケージにおいて、前記検査用の入力端子は半導体チップの実装時には無効に論理固定されるように制御されるものである。
【００１９】
上記構成によれば、従来の外部配線端子の間に検査用の端子を配列したことによって半田付け処理時に隣接端子との短絡が発生した場合にも、実装時には検査用の入力端子は無効に論理固定されるように制御されるため、半導体装置が誤動作することを防止することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は本発明の第１の実施の形態に係る半導体装置のパッケージにおける端子配置を示す図である。図１において、図４および図５に示した従来の半導体装置のパッケージと同じ構成要素については同じ符号を用いて示す。すなわち、２は格子状に配置した端子、３は樹脂もしくはセラミック等を材質とした半導体チップと端子間の絶縁層、６は格子状に配置された端子２の間に新たに配置された端子を示す。
【００２１】
新たに配置した端子６は検査時にのみ使用する検査端子とし、半田バンプを形成せず、端子２はすべて実動作で使用される端子用とする。このようにすることにより、従来のパッケージと比較した場合、端子６に配した検査端子数分の端子２が空くことになり、実動作に使用できる端子数が増加することになる。また、新たに設けた端子６はすべて検査端子として使用できるため、半導体装置の検査性が向上する効果も期待できる。
【００２２】
しかしながら、端子２は、従来の半導体装置のパッケージにおいて、パッケージのサイズと半田付け時の端子ピッチ制約とで決まる最大端子数であるので、新たに配置した端子６は、半田バンプを形成しなくても、リフロー等の半田付け処理をすると隣接した端子２と短絡する可能性がある。そのため、後述するように短絡の可能性に対する対策が必要になる。
【００２３】
（実施の形態２）
図２は本発明の第２の実施の形態に係る半導体装置のパッケージにおける端子配置を示す図である。図２において、図４および図５に示した従来の半導体装置のパッケージと同じ構成要素については同じ符号を用いて示す。すなわち、２は格子状に配置した端子、３は樹脂もしくはセラミック等を材質とした半導体チップと端子間の絶縁層、７は格子状に配置された端子２の間に新たに配置された端子を示す。
【００２４】
ここで、端子７は端子２よりも小径にする。そのため、半田バンプを形成するような通常の端子として使用することはできない。端子７を端子２よりも小径にすることにより、密に配置された端子２の間に端子７配置することが容易になる。
【００２５】
新たに配置した端子７は検査時にのみ使用する検査端子とし、端子２はすべて実動作で使用される端子用とする。このようにすることにより、従来のパッケージと比較した場合、端子７に配した検査端子数分の端子２が空くことになり、実動作に使用できる端子数が増加することになる。また、新たに設けた端子７はすべて検査端子として使用できるため、半導体装置の検査性が向上する効果も期待できる。
【００２６】
しかしながら、端子２は、従来の半導体装置のパッケージにおいて、パッケージのサイズと半田付け時の端子ピッチ制約とで決まる最大端子数であるので、新たに配置した端子７は、小径であるため第１の実施の形態に比べて可能性は低くなるが、リフロー等の半田付け処理をすると隣接した端子２と短絡する可能性がある。そのため、短絡の可能性に対する対策が必要になる。
【００２７】
（実施の形態１または２における検査回路）
上述したように、実施の形態１における端子６あるいは実施の形態２における端子７には、半田付け処理の際に隣接する端子２と短絡する可能性があるという問題が生ずる。また、電子機器のプリント基板上に実装された場合に使用されない端子となるため、入力端子は論理固定をしないと半導体装置が誤動作する可能性があるという問題を生ずる。
【００２８】
図３は、第１および第２の実施形態において、図１の端子６および図２の端子７を検査用端子とするときに生ずる上記問題を解決するために、半導体装置の端子の論理を制御する回路の実施例を示す回路図である。なお、図３の回路は端子６または端子７のそれぞれの端子ごとに配置される。
【００２９】
図３（ａ）は、第１および第２の実施形態における端子６および端子７が出力端子である場合の論理を制御する回路を示し、８は出力端子、９はトライステートバッファ、１０は出力信号、１１はテストモード信号である。
【００３０】
図３（ａ）において、半導体装置の検査時はテストモード信号１１が有効（イネーブル）となり、出力信号１０の論理が出力端子８に出力される。実動作時は、テストモード信号１１が無効（ディスエーブル）となり、出力端子８は、ハイインピーダンスとなる。
【００３１】
図３（ｂ）は、第１および第２の実施形態における端子６および端子７が入力端子である場合の論理を制御する回路を示し、１１はテストモード信号、１２は入力端子、１３はＡＮＤゲート、１４は入力信号である。
【００３２】
図３（ｂ）において、半導体装置の検査時はテストモード信号１１が有効（イネーブル）となり、入力端子１２の論理がＡＮＤゲート１３を介して入力信号１４に出力される。
実動作時は、テストモード信号１１が無効（ディスエーブル）となり、入力信号１４は、ローレベルに論理固定される。
【００３３】
このようにすることで、検査時においては、端子６あるいは端子７のうち出力端子はハイインイーダンス出力となり、端子６および端子７のうち入力端子は論理が無効となる。その結果、端子６あるいは端子７が端子２と短絡した場合に、電子機器のプリント基板上への実装時にはテストモード信号１１を無効にすることにより、半導体装置が誤動作することを防止することができる。
【００３４】
また、端子６および端子７が半田付け処理の際に隣接する端子２と短絡する可能性があるという問題に対しては、電子機器のプリント基板上に半導体装置のパッケージを実装する際に、新たに配置した端子６あるいは端子７はソルダーレジストで覆われるようにする方法を採ることもできる。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、ＢＧＡまたはＣＳＰ等のパッケージにおいて、格子状に配列した外部配線端子の間に検査用の端子を配列することにより、半田バンプを形成する従来の端子はすべて実動作用に使用することができるので、従来のパッケージにおいて検査用に使用されていた端子数分の端子が新たに使用可能な端子となるという優れた効果が得られる。
【００３６】
さらに本発明によれば、新たに設けた検査用の端子は従来の外部配線端子より小径にすることにより、実動作用に使用可能な端子数の増加を図りながら、従来の外部配線端子の間に検査用の端子を配列したことによって生ずる半田付け処理時の隣接端子との短絡可能性を低くすることができる。
【００３７】
さらに本発明によれば、半導体チップの実装時には検査用の出力端子はハイインピーダンスに制御し、検査用の入力端子は無効に論理固定されるように制御することにより、従来の外部配線端子の間に検査用の端子を配列したことによって半田付け処理時に隣接端子との短絡が発生した場合にも、半導体装置が誤動作することを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置のパッケージにおける端子配置を示す図。
【図２】本発明の第２の実施の形態に係る半導体装置のパッケージにおける端子配置を示す図。
【図３】本発明の第１および第２の実施形態において検査用端子に生ずる問題を解決するための半導体装置の端子の論理を制御する回路の実施例を示す回路図。
【図４】従来の半導体装置のパッケージの構造を示す断面図。
【図５】従来の半導体装置のパッケージを底面から見た端子配置図。
【符号の説明】
１ 半導体チップ
２ 外部配線端子
３ 絶縁層
４ 半導体チップのパッド
５ 配線
６、７ 検査用の端子
８ 出力端子
９ トライステートバッファ
１０ 出力信号
１１ テストモード信号
１２ 入力端子
１３ ＡＮＤゲート
１４ 入力信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device package and a test circuit for high-density mounting in which external wiring terminals of a semiconductor chip are arranged in a grid pattern.
[0002]
[Prior art]
2. Description of the Related Art As the degree of integration and function of a semiconductor integrated circuit increases, extremely many functions including a CPU and a DSP are often built in one semiconductor device. Conventionally, various multi-terminal packages have been provided as packages corresponding to higher integration of semiconductor integrated circuits. However, in order to respond to recent multi-terminal requirements, it is necessary to provide more terminals than before.
[0003]
As a package of a semiconductor device developed to meet a demand for more terminals than ever before, a BGA (Ball Grid Array) and a CSP (Chip Size Package) package are given. The BGA is an IC package for high-density mounting in which external wiring terminals of a semiconductor chip are arranged in a grid. The CSP uses BGA technology to arrange wiring terminals directly under the chip and wire them in the shortest path. Is a package in which the size of the semiconductor chip is about the same as that of the semiconductor chip.
[0004]
Hereinafter, a package of such a conventional semiconductor device will be described. FIG. 4 is a sectional view showing the structure of a conventional BGA package. In FIG. 4, 1 is a semiconductor chip, 2 is a bump-shaped or ball-shaped terminal made of metal such as solder, 3 is an insulating layer between the semiconductor chip made of resin or ceramic or the like, and 4 is a pad of the semiconductor chip. Reference numerals 5 and 5 denote wirings for connecting the pad 4 and the terminal 2.
[0005]
In a conventional package of a semiconductor device, a plurality of terminals 2 shown in FIG. 4 are connected to any of a plurality of pads 4 by wirings 5 to form a package. FIG. 5 is a view of the package of the semiconductor device of FIG. 4 as viewed from the bottom, and shows a terminal arrangement of the package of the semiconductor device. In FIG. 5, reference numeral 2 denotes a terminal, and reference numeral 3 denotes an insulating layer between the terminal and a semiconductor chip made of resin or ceramic.
[0006]
When the semiconductor device is mounted on the printed circuit board of the electronic device, the terminal of the electronic device is in contact with the printed circuit board of the electronic device with the bottom surface of the package of the semiconductor device shown in the terminal arrangement diagram of FIG. To perform soldering processing such as reflow. It is necessary to ensure the interval between terminals (terminal pitch) so that adjacent terminals do not short-circuit during soldering.
[0007]
[Problems to be solved by the invention]
In the conventional terminal arrangement of a package of a semiconductor device, a large number of terminals are provided with good area efficiency by arranging terminals in a lattice on the bottom surface of the package. However, the maximum number of terminals of the conventional semiconductor device due to the package terminal arrangement is determined by the size of the package and the restrictions on the terminal pitch at the time of soldering. Alternatively, it is necessary to reduce the number of less frequently used terminals such as inspection terminals of a semiconductor device.
[0008]
On the other hand, as seen in mobile phones and the like, electronic devices in recent years have been reduced in size, and miniaturization of semiconductor device packages is strongly required. . Particularly, in the wafer level CSP, since the package size is the same as the chip size, it is necessary to increase the chip size in order to enlarge the package for adding terminals, which is an extremely serious problem. In addition, reducing the number of test terminals causes a decrease in test efficiency of the semiconductor device and an increase in test time, which leads to an increase in cost and a major problem.
[0009]
The present invention solves the above-mentioned conventional problems, and a semiconductor device package that enables a multi-terminal arrangement exceeding the conventional maximum number of terminals determined by the package size and the terminal pitch constraint at the time of soldering. It is an object of the present invention to provide a test circuit which solves a problem associated with a multi-terminal arrangement.
[0010]
[Means for Solving the Problems]
In order to achieve this object, a package of a semiconductor device according to claim 1 of the present invention is a package of a semiconductor device in which external wiring terminals of a semiconductor chip are arranged in a lattice pattern. The terminals for inspection are arranged between them.
[0011]
According to the above configuration, the inspection terminals that are not used during actual operation and do not form solder bumps are provided, and all conventional terminals that form solder bumps can be used for actual operation. This means that the number of terminals that have been used for inspection in this package has increased as newly available terminals.
[0012]
A semiconductor device package according to a second aspect of the present invention is a semiconductor device package according to the first aspect, wherein the package is a BGA or a CSP.
[0013]
According to the above configuration, in the BGA or CSP package, a new terminal for inspection is provided, so that all conventional terminals can be used for actual operation, and thus the number of terminals used for inspection is increased. This means that the number of minutes terminals has increased as newly available terminals.
[0014]
According to a third aspect of the present invention, in the semiconductor device package according to the first or second aspect, the inspection terminal has a smaller diameter than the external wiring terminal.
[0015]
According to the above configuration, the diameter of the newly provided inspection terminal is smaller than that of the conventional external wiring terminal, thereby increasing the number of terminals that can be used for actual operation while maintaining the space between the conventional external wiring terminals. It is possible to reduce the possibility of short-circuiting with adjacent terminals during the soldering process caused by arranging the terminals for inspection.
[0016]
According to a fourth aspect of the present invention, in the semiconductor device inspection circuit according to any one of the first to third aspects, the inspection output terminal is controlled to a high impedance when a semiconductor chip is mounted. Is what is done.
[0017]
According to the above configuration, even if a short circuit between adjacent terminals occurs during the soldering process by arranging the terminals for inspection between the conventional external wiring terminals, the output terminals for inspection become high impedance during mounting. Since the semiconductor device is controlled, malfunction of the semiconductor device can be prevented.
[0018]
According to a fifth aspect of the present invention, in the semiconductor device inspection circuit according to any one of the first to fourth aspects, the input terminal for inspection is logically invalidated when a semiconductor chip is mounted. It is controlled to be performed.
[0019]
According to the above configuration, even if a short circuit between adjacent terminals occurs during the soldering process by arranging the test terminals between the conventional external wiring terminals, the test input terminals are invalidated during mounting. Since the semiconductor device is controlled to be fixed, malfunction of the semiconductor device can be prevented.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 is a diagram showing a terminal arrangement in a package of a semiconductor device according to a first embodiment of the present invention. In FIG. 1, the same components as those of the package of the conventional semiconductor device shown in FIGS. 4 and 5 are denoted by the same reference numerals. That is, 2 is a terminal arranged in a lattice, 3 is an insulating layer between a semiconductor chip made of resin or ceramic or the like, and a terminal, and 6 is a terminal newly arranged between the terminals 2 arranged in a lattice. Show.
[0021]
The newly arranged terminals 6 are used as inspection terminals used only at the time of inspection, no solder bumps are formed, and all the terminals 2 are used for terminals used in actual operation. By doing so, as compared with the conventional package, the number of terminals 2 corresponding to the number of test terminals arranged on the terminals 6 becomes empty, and the number of terminals that can be used for actual operation increases. In addition, since all of the newly provided terminals 6 can be used as inspection terminals, an effect of improving the inspectability of the semiconductor device can be expected.
[0022]
However, in the conventional semiconductor device package, the terminal 2 has the maximum number of terminals determined by the package size and the terminal pitch constraint at the time of soldering. Therefore, the newly arranged terminal 6 does not form a solder bump. Also, when soldering processing such as reflow is performed, there is a possibility that the adjacent terminals 2 will be short-circuited. Therefore, a countermeasure against the possibility of a short circuit is necessary as described later.
[0023]
(Embodiment 2)
FIG. 2 is a diagram showing a terminal arrangement in a package of a semiconductor device according to a second embodiment of the present invention. 2, the same components as those of the conventional semiconductor device package shown in FIGS. 4 and 5 are denoted by the same reference numerals. That is, 2 is a terminal arranged in a lattice, 3 is an insulating layer between a semiconductor chip made of resin or ceramic or the like and a terminal, and 7 is a terminal newly arranged between the terminals 2 arranged in a lattice. Show.
[0024]
Here, the terminal 7 has a smaller diameter than the terminal 2. Therefore, it cannot be used as a normal terminal for forming a solder bump. By making the terminal 7 smaller in diameter than the terminal 2, it becomes easy to arrange the terminal 7 between the terminals 2 arranged densely.
[0025]
The newly arranged terminal 7 is a test terminal used only at the time of test, and all the terminals 2 are terminals used in actual operation. By doing so, as compared with the conventional package, the number of terminals 2 corresponding to the number of test terminals arranged on the terminals 7 becomes empty, and the number of terminals that can be used for actual operation increases. In addition, since all of the newly provided terminals 7 can be used as inspection terminals, an effect of improving the inspectability of the semiconductor device can be expected.
[0026]
However, the terminal 2 has the maximum number of terminals determined by the size of the package and the restriction on the terminal pitch at the time of soldering in the package of the conventional semiconductor device. Although the possibility is lower than in the embodiment, there is a possibility that short-circuiting with the adjacent terminal 2 will occur if soldering processing such as reflow is performed. Therefore, it is necessary to take measures against the possibility of a short circuit.
[0027]
(Inspection Circuit in First or Second Embodiment)
As described above, the terminal 6 in the first embodiment or the terminal 7 in the second embodiment has a problem that there is a possibility of short-circuiting with the adjacent terminal 2 during the soldering process. In addition, since the terminals are not used when mounted on a printed circuit board of an electronic device, there is a problem that unless the input terminals are logically fixed, the semiconductor device may malfunction.
[0028]
FIG. 3 shows a control of the logic of the terminal of the semiconductor device in order to solve the above-mentioned problem that occurs when the terminal 6 in FIG. 1 and the terminal 7 in FIG. 2 are used as test terminals in the first and second embodiments. FIG. 3 is a circuit diagram illustrating an example of a circuit that performs the operation. The circuit shown in FIG. 3 is arranged for each of the terminals 6 and 7.
[0029]
FIG. 3A shows a circuit for controlling the logic when the terminals 6 and 7 in the first and second embodiments are output terminals, 8 is an output terminal, 9 is a tri-state buffer, and 10 is an output terminal. A signal 11 is a test mode signal.
[0030]
In FIG. 3A, when the semiconductor device is inspected, the test mode signal 11 is enabled (enabled), and the logic of the output signal 10 is output to the output terminal 8. At the time of actual operation, the test mode signal 11 becomes invalid (disabled), and the output terminal 8 becomes high impedance.
[0031]
FIG. 3B shows a circuit for controlling the logic when the terminals 6 and 7 are input terminals in the first and second embodiments, 11 is a test mode signal, 12 is an input terminal, and 13 is an AND terminal. The gate 14 is an input signal.
[0032]
In FIG. 3B, when the semiconductor device is inspected, the test mode signal 11 is enabled (enabled), and the logic of the input terminal 12 is output to the input signal 14 via the AND gate 13.
At the time of actual operation, the test mode signal 11 becomes invalid (disabled), and the input signal 14 is logically fixed to a low level.
[0033]
By doing so, at the time of inspection, the output terminal of the terminal 6 or the terminal 7 becomes a high-impedance output, and the logic of the input terminal of the terminal 6 or the terminal 7 becomes invalid. As a result, when the terminal 6 or the terminal 7 is short-circuited with the terminal 2, the semiconductor device can be prevented from malfunctioning by invalidating the test mode signal 11 when the electronic device is mounted on the printed circuit board. .
[0034]
In order to solve the problem that the terminal 6 and the terminal 7 may be short-circuited with the adjacent terminal 2 during the soldering process, when a package of a semiconductor device is mounted on a printed circuit board of an electronic device, a new one is required. The terminal 6 or the terminal 7 arranged in the above can be covered with a solder resist.
[0035]
【The invention's effect】
As described above, according to the present invention, in a package such as a BGA or a CSP, conventional terminals for forming solder bumps by arranging inspection terminals between external wiring terminals arranged in a lattice are Since all of the terminals can be used for actual operation, an excellent effect is obtained in that terminals for the number of terminals used for inspection in a conventional package become newly usable terminals.
[0036]
Further, according to the present invention, the diameter of the newly provided inspection terminal is smaller than that of the conventional external wiring terminal, so that the number of terminals usable for actual operation is increased. The possibility of a short circuit with an adjacent terminal at the time of the soldering process caused by arranging the terminals for inspection can be reduced.
[0037]
Further, according to the present invention, the output terminal for inspection is controlled to high impedance when the semiconductor chip is mounted, and the input terminal for inspection is controlled so as to be invalidated and logically fixed. By arranging the terminals for inspection, it is possible to prevent the semiconductor device from malfunctioning even when a short circuit occurs between adjacent terminals during the soldering process.
[Brief description of the drawings]
FIG. 1 is a view showing a terminal arrangement in a package of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a terminal arrangement in a package of a semiconductor device according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram showing an example of a circuit for controlling the logic of a terminal of a semiconductor device for solving a problem occurring at a test terminal in the first and second embodiments of the present invention.
FIG. 4 is a cross-sectional view illustrating a structure of a package of a conventional semiconductor device.
FIG. 5 is a terminal arrangement view of a package of a conventional semiconductor device as viewed from the bottom.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 semiconductor chip 2 external wiring terminal 3 insulating layer 4 semiconductor chip pad 5 wiring 6, 7 inspection terminal 8 output terminal 9 tristate buffer 10 output signal 11 test mode signal 12 input terminal 13 AND gate 14 input signal