JP2004014711A - 半導体素子およびその製造方法 - Google Patents

Abstract

【課題】記憶維持時間を短縮せずに書き込み時間を短縮することが可能な、半導体素子および半導体素子の製造方法を提供する。
【解決手段】ソースとドレインが形成された半導体基板上に、第１のトンネル絶縁膜、第２のトンネル絶縁膜、電荷蓄積層、ブロッキング絶縁膜、ゲート電極が積層された構造の半導体素子であり、第１のトンネル絶縁層をＳｉＯ_ｘとし、第２のトンネル絶縁層をＳｉＯ_２とすることによって、ダイオード効果を利用して書き込み時間の短縮と記憶維持時間を長期化を行う。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶素子として動作する半導体素子および半導体素子の製造方法に関する。
【０００２】
【従来の技術】
従来、半導体不揮発性記憶素子としては、浮遊ゲート層を有するＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）が使われていた。ビットコスト削減の為には、これらの素子の高集積化が必要とされるが、このタイプの素子は浮遊ゲート層がある為、微細化するのが困難になりつつある。そこで最近では、ＭＯＮＯＳ（ｍｅｔａｌ　ｏｘｉｄｅ　ｎｉｔｒｉｄｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型不揮発性記憶素子が実用化され始めている。
【０００３】
このＭＯＮＯＳ型不揮発性記憶素子の構造を図１０に示す。ＭＯＮＯＳ型不揮発性記憶素子の構造は、ソース領域５２とドレイン領域５３が形成された半導体基板５１（Ｓｉ）上に、トンネル絶縁膜５５（ＳｉＯ_２）を形成し、トンネル絶縁膜５５上に電荷蓄積層５６（ＳｉＮ_ｘ）を形成し、電荷蓄積層５６上にブロッキング絶縁膜５７（ＳｉＯ_２）を形成し、ブロッキング絶縁膜５７上にゲート電極５８を形成した構造を持つ。ＭＯＮＯＳ型構造では電荷蓄積は薄いＳｉＮ_ｘのトラップで行われるので、素子の微細化は通常のＭＯＳＦＥＴと同様に行うことが可能である。
【０００４】
不揮発性記憶素子の特性には重要なものとして、書き込み時間（ｗｒｉｔｅ　ｔｉｍｅ）と記憶維持時間（ｒｅｔｅｎｔｉｏｎ　ｔｉｍｅ）とがある。ＭＯＮＯＳ型素子は微細化には適しているものの、一般的に書き込み時間が遅いという特徴がある。そこで書き込み時間を速くするために、トンネル絶縁膜（ＳｉＯ_２）を薄くすると、書き込み印加電圧を除いた後に電荷蓄積層であるＳｉＮ_ｘ層からＳｉ基板への逆トンネルによって電子が逃げ易くなり、記憶維持時間が短くなってしまう。一般論としては、書き込み時間と記憶維持時間はトレードオフの関係にあり、ＭＯＮＯＳ型構造の不揮発性記憶素子の幅広い実用化への障害となっている。
【０００５】
【発明が解決しようとする課題】
本発明はかかる問題点に鑑みてなされたもので、記憶維持時間を短縮せずに書き込み時間を短縮することが可能な、半導体素子および半導体素子の製造方法を提供する事を目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために本願発明の半導体素子は、半導体基板上に、キャリアを蓄積させてデータを記憶させる電荷蓄積層を有し、前記半導体基板と前記電荷蓄積層との間に、前記半導体基板側から前記電荷蓄積層側への電子の注入が、前記電荷蓄積層側から前記半導体基板側への電子の注入よりも容易である異方性トンネル層を有することを特徴とする。
【０００７】
前記半導体基板側から前記電荷蓄積層側への電子の注入が、前記電荷蓄積層側から前記半導体基板側への電子の注入よりも容易である異方性トンネル層を有することによって、ゲート電極に電圧を印加した書き込み時は電子を流しやすいので、書き込み時間を短くすることが可能であり、記憶維持状態の時には電子を輸送しにくいので、記憶維持時間を長くすることが可能となる。シリコンリッチな酸化シリコン（ＳｉＯ_ｘ）層と酸化シリコン（ＳｉＯ_２）層との積層構造であるＳｉＯ_ｘ／ＳｉＯ_２構造は、ＳｉＯ_ｘからＳｉＯ_２方向には電子が流れやすいが、逆方向には電子が流れ難いという電子注入の容易さの異方性を持つため、異方性トンネル層として用いることが出来る。
【０００８】
また、本願発明の半導体素子は、前記異方性トンネル層と前記半導体基板との間に、さらに極薄酸化膜が形成されていることを特徴とする。
【０００９】
極薄酸化膜が半導体基板と第１のトンネル絶縁膜との間に存在して、両層の界面状態を整えることによって、第１のトンネル絶縁膜（ＳｉＯ_ｘ）が直接ＦＥＴのチャンネル領域と接した場合に、ＳｉＯ_ｘの特性に依存するようなＳｉＯ_ｘとＳｉとの界面の影響うけ、ＦＥＴ動作の動作特性が劣化することを防止することが可能となる。
【００１０】
また、上記課題を解決するために本願発明の半導体素子の製造方法は、半導体基板上に異方性トンネル層を形成する工程と、前記異方性トンネル層上に電荷蓄積層を形成する工程と、を有することを特徴とする。さらに前記異方性トンネル層を形成する前に、前記半導体基板上に極薄酸化膜を形成する工程を有する。
【００１１】
これにより、半導体基板上にダイオード効果を有するトンネル絶縁膜が形成され、書き込み時間が短縮されかつ記憶保持時間が長期化された半導体素子を製造することが可能となる。また、極薄酸化膜を半導体基板と異方性トンネル層との間に形成することができるため、動作特性が劣化することを防止することが可能な半導体素子を製造することが可能となる。
【００１２】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明に係る半導体素子および半導体素子の製造方法について図面を参照して詳細に説明する。なお、本発明は、以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、説明においては半導体素子を一つだけ記載して説明を行うが、半導体基板上には図示した半導体素子が複数形成されているものとする。
【００１３】
図１は本願発明の半導体素子の構造を模式的に示す断面図であり、浮遊ゲート層が多層膜によって構成されるＭＩＳＦＥＴ（ｍｅｔａｌ　ｉｎｓｕｌａｔｏｒｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）型素子である。図１に示すように半導体基板１上には、ソース領域２とドレイン領域３が形成され、半導体基板１上に第１のトンネル絶縁膜４が３〜５ｎｍ積層され、第１のトンネル絶縁膜４上に第２のトンネル絶縁膜５が１〜５ｎｍ積層され、第２のトンネル絶縁膜５上に電荷蓄積層６が３〜２０ｎｍ積層され、電荷蓄積層６上にブロッキング絶縁膜７が５〜１０ｎｍ積層され、ブロッキング絶縁膜７上にゲート電極８が形成されている。
【００１４】
半導体基板１は、ｐ型シリコンなどの半導体材料からなる基板である。ソース領域２およびドレイン領域３は、ｎ型ドーパント例えば燐、砒素などのイオン注入などの方法でゲート電極と自己整合的に形成されている。ソース領域２とドレイン領域３の間の半導体基板１の表面部分がチャンネル領域となる。図示を省略しているが、ソース領域２およびドレイン領域３には開口部が形成されて電極の取出しが行われている。
【００１５】
第１のトンネル絶縁膜４は、シリコンリッチな酸化シリコン（ＳｉＯ_ｘ）であり、ＳｉＯ_ｘのｘの範囲は０．２＜ｘ＜１．８である。第１のトンネル絶縁膜４には、微細なＳｉの塊であるＳｉクラスタ９が析出している。
【００１６】
第２のトンネル絶縁膜５は典型的にはＳｉＯ_２であり、書き込みの場合即ちゲート電極８に正電圧を印加した場合、第１のトンネル絶縁膜４であるシリコンリッチなシリコン酸化膜であるＳｉＯ_ｘ側から電子を蓄積する層である電荷蓄積層６へトンネル効果によって電子を導入するトンネル絶縁膜として働く。ゲート電極８に負電圧を印加した場合、逆方向へのトンネル効果によって電荷蓄積層６から電子を減少させるトンネル絶縁膜として働く。ゲート電極８に対して印加せず、電荷蓄積層６の記憶維持状態の時は電荷蓄積層６から第１のトンネル絶縁膜４を通して半導体基板１へ電子が漏洩することを防ぐための絶縁膜として働く。
【００１７】
電荷蓄積層６は典型的な材料としてはトラップを含むＳｉＮ_ｘ層であり、電荷を蓄積する層として働く材料である。ブロッキング絶縁膜７はゲート電極８に電圧を印加した場合に、電荷が電荷蓄積層６からゲート電極８に漏洩することを防止する。典型的な材料としてはＳｉＯ_２である。またゲート電極８は、金属あるいはドープされたポリシリコン（ｄｏｐｅｄ　ｐｏｌｙ−Ｓｉ）である。
【００１８】
第１のトンネル絶縁膜４（ＳｉＯ_ｘ）と第２のトンネル絶縁膜５（ＳｉＯ_２）との組み合わせは、その両端に電圧を印加した場合に、第２のトンネル絶縁膜５から第１のトンネル絶縁膜４の方向には電子が流れ難く、逆に第１のトンネル絶縁膜４から第２のトンネル絶縁膜５へは電子が流れ易いというように、電子注入の容易さに異方性を持つ。この第１のトンネル絶縁膜４と第２のトンネル絶縁膜５の組み合わせを異方性トンネル層とする。
【００１９】
第１のトンネル絶縁膜４がＳｉＯ_ｘであり、第２のトンネル絶縁膜５がＳｉＯ_２である場合、即ち、ＳｉＯ_ｘ／ＳｉＯ_２構造である場合に、ＳｉＯ_２からＳｉＯ_ｘの方向には電子が流れ難く、逆にＳｉＯ_ｘからＳｉＯ_２へは電子が流れ易い性質を持つ事に関しては、以下に引用するＤ．Ｊ．ＤｉＭａｒｉａ等の論文，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５１（５９），２７２２（１９８０），Ａｐｐｌ．Ｐｙｓ．Ｌｅｔｔ．３７（１），６１（１９８０）．で明らかにされている。
【００２０】
Ｄ．Ｊ．ＤｉＭａｒｉａ等の論文を基に図２乃至図６を用いて、ＳｉＯ_ｘ／ＳｉＯ_２構造での電子注入の容易さの異方性について説明する。図２に実験に用いられたＳｉＯ_ｘ／ＳｉＯ_２構造を示す。Ｓｉである半導体基板２１上に、ＳｉＯ_２である絶縁膜２５とＳｉＯ_ｘで表される絶縁膜２４とが形成されている。また、絶縁膜２４上にはアルミニウム（Ａｌ）であるゲート電極２８が形成されている。半導体基板２１とゲート電極２８との間に電位差を生じさせるために、半導体基板２１とゲート電極２８には端子が接続されており、両端子に電圧を印加することでＳｉＯ_ｘ／ＳｉＯ_２構造に電流を流して、電流電圧特性（Ｉ−Ｖ特性）を測定した。絶縁膜２４はＳｉリッチな酸化シリコンであり、ＳｉＯ_２中に１００ÅオーダーのＳｉクラスタ２９が析出した構造となっている。
【００２１】
ＳｉＯ_ｘ／ＳｉＯ_２構造を半導体基板２１側に設けた場合の電流電圧特性（Ｉ−Ｖ特性）を図３に、ゲート電極２８側に設けた場合のＩ−Ｖ特性を図４に、半導体基板２１側とゲート電極２８側の両方に設けた場合のＩ−Ｖ特性を図５に示す。各図共に、横軸はゲート電極２８に印加される電圧の大きさを示し、縦軸は電流値を示している。
【００２２】
また、グラフ中において破線（Ｖｇ^＋）で示されるＩ−Ｖ特性は、ゲート電極２８にプラス電位を印加して、半導体基板２１側からゲート電極２８側に電子が流れる場合を示し、実線（Ｖｇ⁻）で示されるＩ−Ｖ特性は、ゲート電極２８にマイナス電位を印加して、ゲート電極２８側から半導体基板２１側に電子が流れる場合を示している。グラフ中の挿図は各層の配置を模式的に示したものである。灰色部分が１００Å厚の絶縁膜２４（ＳｉＯ_ｘ）であり、斜線部が半導体基板２１（Ｓｉ）であり、黒部分がＡｌで形成されたゲート電極２８であり、無色部分が３００Å厚の絶縁膜２５（ＳｉＯ_２）である。
【００２３】
図３に示されたＩ−Ｖ特性からは同一電流値の場合にはＶｇ^＋＜Ｖｇ⁻がわかり、図４に示されたＩ−Ｖ特性からは同一電流値の場合にはＶｇ^＋＞Ｖｇ⁻であることがわかる。同じＳｉ基板側からの電子注入で比較すると、図３Ｖｇ^＋と図４Ｖｇ^＋のＩ−Ｖ特性の同じ電流値では、図３Ｖｇ^＋＜図４Ｖｇ^＋であることがわかる。したがってＳｉＯ_ｘ／ＳｉＯ_２構造はＳｉＯ_ｘからＳｉＯ_２方向には電子を流し易いが逆方向には電子を流し難い事がわかる。
【００２４】
ＳｉＯ_ｘ／ＳｉＯ_２構造が電子注入の容易さの異方性を示す理由として、考えられているモデルを図６のポテンシャル図に示して説明する。絶縁膜２４のＳｉＯ_ｘ層中にはＳｉクラスタ２９が析出していて、電子はＳｉクラスタ間をダイレクトトンネルで移動する。従ってＳｉＯ_ｘ層はＳｉＯ_２層と比べると抵抗がかなり低くなる。ＳｉＯ_ｘ／ＳｉＯ_２構造の全体としての電子の流れ易さは主に二層の界面付近で決まり、界面付近のＳｉクラスタからＳｉＯ_２への電子の注入はＦＮ（Ｆｏｗｌｅｒ　Ｎｏｒｄｈｅｉｍ）トンネルであると考えられる。Ｓｉクラスタ２９（またはドット）の外形は曲面をもっている、換言すると、尖っているのでＳｉが平面として存在するよりも電界が集中する領域が存在する。その為Ｓｉクラスタ２９の表面付近のＳｉＯ_２の電界強度は平均電界強度より高くなっている。以上に述べた理由によって、Ｓｉクラスタ２９から絶縁膜２５（ＳｉＯ_２）への電子注入効率が高くなると考えられる。
【００２５】
ＳｉＯ_ｘ／ＳｉＯ_２構造はＳｉＯ_ｘからＳｉＯ_２方向には電子が流れやすいが、逆方向には電子が流れ難いという電子注入の容易さの異方性を持つ。これによって、ゲート電極に正電圧を印加した書き込み時は電子を流しやすいので、書き込み時間を短くすることが可能であり、記憶維持状態の時には電子を逆方向に輸送しにくいので、記憶維持時間を長くすることが可能となる。
【００２６】
次に上述した構造の半導体素子を製造する方法について、図７を用いて説明する。まず、図７（ａ）に示すように、ｐ型のシリコン単結晶の半導体基板１をＬＯＣＯＳ（ｌｏｃａｌ　ｏｘｉｄａｔｉｏｎ　ｏｆ　ｓｉｌｉｃｏｎ）などによって素子分離を行い、ＰＥＣＶＤ（ｐｌａｓｍａ　ｅｎｈａｎｃｅｄ　ｃｈｅｍｉｃａｌ　ｖａｐ　ｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法によって、非化学量論的組成のＳｉＯ_ｘを半導体基板１の基板主面に３〜５ｎｍ程度堆積させて第１のトンネル絶縁膜４を形成する。次に、ＣＶＤ法によってＳｉＯ_２を第１のトンネル絶縁膜４上に１〜５ｎｍ程度堆積させて第２のトンネル絶縁膜５を形成する。
【００２７】
続いて図７（ｂ）に示すように、ＬＰＣＶＤ（ｌｏｗ　ｐｒｅｓｓｕｒｅ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法によって第２のトンネル絶縁膜５上にＳｉＮ_ｘ（Ｓｉ_３Ｎ_４）を３〜２０ｎｍ程度堆積させて電荷蓄積層６を形成する。さらにＣＶＤ法によってＳｉＯ_２を電荷蓄積層６上に５〜１０ｎｍ程度堆積させてブロッキング絶縁膜７を形成する。次いでブロッキング絶縁膜７上にＡｌまたはドープされたポリシリコン（ｄｏｐｅｄ　ｐｏｌｙ−ｓｉｌｉｃｏｎ）を堆積させてゲート電極８を形成する。
【００２８】
次に図７（ｃ）に示すように、窒素雰囲気中で例えば３００℃から１１００℃で一時間程の熱処理を加える。この熱処理によって第１のトンネル絶縁膜４では、ＳｉＯ_ｘ膜は相分離して図４に模式的に示したように数ナノメートル程度のＳｉクラスタ９が析出する。
【００２９】
図７（ｄ）はゲート多層膜のパターンニングを示しており、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）などの方法によって、Ｓｉクラスタ９を含有する第１のトンネル絶縁膜４、第２のトンネル絶縁膜５、電荷蓄積層６、ブロッキング絶縁膜７およびゲート電極８は同じサイズに切断される。
【００３０】
図７（ｅ）では、イオン注入法などによって、半導体基板１の表面に例えば燐や砒素などのｎ型ドーパントを導入し、ゲート電極８と自己整合的にソース領域２およびドレイン領域３が形成される。次いで全面にＣＶＤ法によって絶縁膜を形成し、それをＲＩＥなどによってエッチングすることで側壁にサイドウォールが形成される（図示せず）。最後に、ソース領域２およびドレイン領域３を開口して図示しない電極を所要のパターンで取り付けてメモリセルを完成する。
【００３１】
［第２の実施の形態］
【００３２】
次に、本発明に係る半導体素子および半導体素子の製造方法について他の実施の形態を図面を参照して詳細に説明する。なお、本実施の形態と上述した第１の実施の形態との相違点は、半導体基板と第１のトンネル絶縁膜との間に極薄酸化膜が形成されている点だけである。また、本願発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、説明においては半導体素子を一つだけ記載して説明を行うが、半導体基板上には図示した半導体素子が複数形成されているものとする。
【００３３】
図８は本願発明の半導体素子の構造を模式的に示す断面図であり、浮遊ゲート層が多層膜によって構成されるＭＩＳＦＥＴ（ｍｅｔａｌ　ｉｎｓｕｌａｔｏｒｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）型素子である。図８に示すように半導体基板３１上には、ソース領域３２とドレイン領域３３が形成され、半導体基板３１上に極薄酸化膜４０が２ｎｍ程度形成され、極薄酸化膜４０上に第１のトンネル絶縁膜３４が３〜５ｎｍ積層され、第１のトンネル絶縁膜３４上に第２のトンネル絶縁膜３５が１〜５ｎｍ積層され、第２のトンネル絶縁膜３５上に電荷蓄積層３６が３〜２０ｎｍ積層され、電荷蓄積層３６上にブロッキング絶縁膜３７が５〜１０ｎｍ積層され、ブロッキング絶縁膜３７上にゲート電極３８が形成されている。
【００３４】
半導体基板３１は、ｐ型シリコンなどの半導体材料からなる基板である。ソース領域３２およびドレイン領域３３は、ｎ型ドーパント例えば燐、砒素などのイオン注入などの方法でゲート電極と自己整合的に形成されている。ソース領域３２とドレイン領域３３の間の半導体基板３１の表面部分がチャンネル領域となる。図示を省略しているが、ソース領域３２およびドレイン領域３３には開口部が形成されて電極の取出しが行われている。
【００３５】
極薄酸化膜４０は典型的にはＳｉＯ_２である。極薄酸化膜４０はＦＥＴのチャンネル領域と第１のトンネル絶縁膜３４との界面状態を整えるものであり、従来のドットメモリのトンネル絶縁膜とは用途が異なっており、半導体基板３１（Ｓｉ）から第１のトンネル絶縁膜３４（ＳｉＯ_ｘ）へのキャリアの輸送の妨げにならない程度十分に薄い膜（例えば２ｎｍ以下）とする。換言すると、ダイレクトトンネルによってキャリアが過大な抵抗無く輸送される程度十分薄い膜とする。
【００３６】
第１のトンネル絶縁膜３４は、シリコンリッチな酸化シリコン（ＳｉＯ_ｘ）であり、ＳｉＯ_ｘの組成はｘの範囲が０．２＜ｘ＜１．８である。第１のトンネル絶縁膜３４には、微細なＳｉの塊であるＳｉクラスタ３９が析出している。
【００３７】
第２のトンネル絶縁膜３５は典型的にはＳｉＯ_２であり、書き込みの場合即ちゲート電極３８に正電圧を印加した場合、第１のトンネル絶縁膜３４であるＳｉＯ_ｘ側から電子を蓄積する層である電荷蓄積層３６へトンネル効果によって電子を導入するトンネル絶縁膜として働く。ゲート電極３８に負電圧を印加した場合、逆方向へのトンネル効果によって電荷蓄積層３６から電子を減少させるトンネル絶縁膜として働く。ゲート電極３８に対して印加せず、電荷蓄積層３６の記憶維持状態の時は電荷蓄積層３６から第１のトンネル絶縁膜３４を通して半導体基板３１へ電子が漏洩することを防ぐための絶縁膜として働く。
【００３８】
電荷蓄積層３６は典型的な材料としてはトラップを含むＳｉＮ_ｘ層であり、電荷を蓄積する層として働く材料である。ブロッキング絶縁膜３７はゲート電極３８に電圧を印加した場合に、電荷が電荷蓄積層３６からゲート電極３８に漏洩することを防止する。典型的な材料としてはＳｉＯ_２である。またゲート電極３８は、金属あるいはドープされたポリシリコン（ｄｏｐｅｄ　ｐｏｌｙ−Ｓｉ）である。
【００３９】
第１のトンネル絶縁膜３４（ＳｉＯ_ｘ）と第２のトンネル絶縁膜３５（ＳｉＯ_２）との組み合わせは、その両端に電圧を印加した場合に、第２のトンネル絶縁膜３５から第１のトンネル絶縁膜３４の方向には電子が流れ難く、逆に第１のトンネル絶縁膜３４から第２のトンネル絶縁膜３５へは電子が流れ易いというように、電子注入の容易さに異方性を持つ。この第１のトンネル絶縁膜４４と第２のトンネル絶縁膜４４の組み合わせを異方性トンネル層とする。
【００４０】
ＳｉＯ_ｘ／ＳｉＯ_２構造はＳｉＯ_ｘからＳｉＯ_２方向には電子が流れやすいが、逆方向には電子が流れ難いという電子注入の容易さの異方性を持つ。これによって、ゲート電極に電圧を印加した書き込み時は電子を流しやすいので、書き込み時間を短くすることが可能であり、記憶維持状態の時には電子を輸送しにくいので、記憶維持時間を長くすることが可能となる。
【００４１】
また、極薄酸化膜４０が半導体基板３１と第１のトンネル絶縁膜３４との間に存在して、両層の界面状態を整えることによって、第１のトンネル絶縁膜３４（ＳｉＯ_ｘ）が直接ＦＥＴのチャンネル領域と接した場合に、ＳｉＯ_ｘの特性に依存するようなＳｉＯ_ｘとＳｉとの界面の影響うけ、ＦＥＴ動作の動作特性が劣化することを防止することが可能となる。
【００４２】
次に上述した構造の半導体素子を製造する方法について、図９を用いて説明する。まず、図９（ａ）に示すように、ｐ型のシリコン単結晶の半導体基板３１をＬＯＣＯＳ（ｌｏｃａｌ　ｏｘｉｄａｔｉｏｎ　ｏｆ　ｓｉｌｉｃｏｎ）などによって素子分離を行い、熱酸化法によって半導体基板３１上にＳｉＯ_２膜である極薄酸化膜４０を２ｎｍ程度形成する。次にＰＥＣＶＤ（ｐｌａｓｍａ　ｅｎｈａｎｃｅｄ　ｃｈｅｍｉｃａｌ　ｖａｐ　ｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法によって、非化学量論的組成のＳｉＯ_ｘを極薄酸化膜４０上に３〜５ｎｍ程度堆積させて第１のトンネル絶縁膜３４形成する。次に、ＣＶＤ法によってＳｉＯ_２を第１のトンネル絶縁膜３４上に１〜５ｎｍ程度堆積させて第２のトンネル絶縁膜３５を形成する。
【００４３】
続いて図９（ｂ）に示すように、ＬＰＣＶＤ（ｌｏｗ　ｐｒｅｓｓｕｒｅ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法によって第２のトンネル絶縁膜３５上にＳｉＮ_ｘを３〜２０ｎｍ程度堆積させて電荷蓄積層３６を形成する。さらにＣＶＤ法によってＳｉＯ_２を電荷蓄積層３６上に５〜１０ｎｍ程度堆積させてブロッキング絶縁膜３７を形成する。次いでブロッキング絶縁膜３７上にＡｌまたはドープされたポリシリコン（ｄｏｐｅｄ　ｐｏｌｙ−ｓｉｌｉｃｏｎ）を堆積させてゲート電極３８を形成する。
【００４４】
次に図９（ｃ）に示すように、窒素雰囲気中で例えば３００℃から１１００℃で一時間程の熱処理を加える。この熱処理によって第１のトンネル絶縁膜３４では、ＳｉＯ_ｘ膜は相分離して図４に模式的に示したように数ナノメートル程度のＳｉクラスタ３９が析出する。
【００４５】
図９（ｄ）はゲート多層膜のパターンニングを示しており、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）などの方法によって、極薄酸化膜４０、Ｓｉクラスタ３９を含有する第１のトンネル絶縁膜３４、第２のトンネル絶縁膜３５、電荷蓄積層３６、ブロッキング絶縁膜３７およびゲート電極３８は同じサイズに切断される。
【００４６】
図９（ｅ）では、イオン注入法などによって、半導体基板３１の表面に例えば燐や砒素などのｎ型ドーパントを導入し、ゲート電極３８と自己整合的にソース領域３２およびドレイン領域３３が形成される。次いで全面にＣＶＤ法によって絶縁膜を形成し、それをＲＩＥなどによってエッチングすることで側壁にサイドウォールが形成される（図示せず）。最後に、ソース領域３２およびドレイン領域３３を開口して図示しない電極を所要のパターンで取り付けてメモリセルを完成する。
【００４７】
【発明の効果】
ＳｉＯ_ｘ／ＳｉＯ_２構造はＳｉＯ_ｘからＳｉＯ_２方向には電子が流れやすいが、逆方向には電子が流れ難いという電子注入の容易さの異方性を持つ。これによって、ゲート電極に電圧を印加した書き込み時は電子を流しやすいので、書き込み時間を短くすることが可能であり、記憶維持状態の時には電子を輸送しにくいので、記憶維持時間を長くすることが可能となる。
【００４８】
極薄酸化膜が半導体基板と第１のトンネル絶縁膜との間に存在して、両層の界面状態を整えることによって、第１のトンネル絶縁膜（ＳｉＯ_ｘ）が直接ＦＥＴのチャンネル領域と接した場合に、ＳｉＯ_ｘの特性に依存するようなＳｉＯ_ｘとＳｉとの界面の影響うけ、ＦＥＴ動作の動作特性が劣化することを防止することが可能となる。
【図面の簡単な説明】
【図１】第１の実施の形態におけるＭＩＳＦＥＴ型半導体素子の構造を示す模式断面図である。
【図２】Ｄ．Ｊ．ＤｉＭａｒｉａ等によるＳｉＯ_ｘ／ＳｉＯ_２積層構造のＩ−Ｖ特性を測定するための実験を模式的に示す図である。
【図３】半導体基板側にＳｉＯ_ｘ／ＳｉＯ_２積層構造を設けた場合のＩ−Ｖ特性を示すグラフである。
【図４】ゲート電極側にＳｉＯ_ｘ／ＳｉＯ_２積層構造を設けた場合のＩ−Ｖ特性を示すグラフである。
【図５】半導体基板側とゲート電極側の両方にＳｉＯ_ｘ／ＳｉＯ_２積層構造を設けた場合のＩ−Ｖ特性を示すグラフである。
【図６】ＳｉＯ_ｘ／ＳｉＯ_２積層構造が電子注入の容易さの異方性を示す理由を示すモデル図である。
【図７】第１の実施の形態におけるＭＩＳＦＥＴ型半導体素子の製造方法を示す工程図である。
【図８】第２の実施の形態におけるＭＩＳＦＥＴ型半導体素子の構造を示す模式断面図である。
【図９】第２の実施の形態におけるＭＩＳＦＥＴ型半導体素子の製造方法を示す工程図である。
【図１０】従来のＭＯＮＯＳ型不揮発性記憶素子の構造を示す模式断面図である。
【符号の説明】
１，２１，３１，５１　　半導体基板
２，３２，５２　　ソース領域
３，３３，５３　　ドレイン領域
４，３４　　　　第１のトンネル絶縁膜
５，３５　　　　第２のトンネル絶縁膜
２４，２５　　　　絶縁膜
５５　　　　　　トンネル絶縁膜
６，３６，５６　　電荷蓄積層
７，３７，５７　　ブロッキング絶縁膜
８，２８，３８，５８　　ゲート電極
９，２９，３９　　シリコンクラスタ
４０　　　　　　極薄酸化膜

Claims (25)

1. 半導体基板上に、キャリアを蓄積させてデータを記憶させる電荷蓄積層を有し、
   前記半導体基板と前記電荷蓄積層との間に、前記半導体基板側から前記電荷蓄積層側へのキャリアの注入が、前記電荷蓄積層側から前記半導体基板側へのキャリアの注入よりも容易である異方性トンネル層を有することを特徴とする半導体素子。
2. 前記異方性トンネル層と前記半導体基板との間に、さらに極薄酸化膜が形成されていることを特徴とする請求項１記載の半導体素子。
3. 前記異方性トンネル層は、第１のトンネル絶縁膜と第２のトンネル絶縁膜の組み合わせによって形成されていることを特徴とする請求項１記載の半導体素子。
4. 前記第１のトンネル絶縁膜は、シリコンリッチな酸化シリコンで構成されていることを特徴とする請求項３記載の半導体素子。
5. 前記シリコンリッチな酸化シリコンの組成は、ＳｉＯ_ｘ（０．２＜ｘ＜１．８）で表されることを特徴とする請求項４記載の半導体素子。
6. 前記第１のトンネル絶縁膜中に、微細なシリコンクラスタが析出していることを特徴とする請求項４記載の半導体素子。
7. 前記第２のトンネル絶縁膜は、酸化シリコンによって構成されていることを特徴とする請求項３記載の半導体素子。
8. 前記電荷蓄積層は、窒化シリコンによって構成されていることを特徴とする請求項１記載の半導体素子。
9. 前記極薄酸化膜は酸化シリコンによって構成されていることを特徴とする請求項２記載の半導体素子。
10. ソース領域とドレイン領域が形成された半導体基板上に、第１のトンネル絶縁膜が形成され、
    前記第１のトンネル絶縁膜上に第２のトンネル絶縁膜が形成され、
    前記第２のトンネル絶縁膜上に電荷蓄積層が形成され、
    前記電荷蓄積層上にブロッキング絶縁膜が形成され、
    前記ブロッキング絶縁膜上にゲート電極が形成されていることを特徴とする半導体素子。
11. 前記第１のトンネル絶縁膜はシリコンリッチな酸化シリコンで構成され、前記第２のトンネル絶縁膜は酸化シリコンで構成され、前記電荷蓄積層は窒化シリコンで構成され、前記ブロッキング絶縁膜は酸化シリコンで構成されていることを特徴とする請求項１０記載の半導体素子。
12. 前記シリコンリッチな酸化シリコンの組成は、ＳｉＯ_ｘ（０．２＜ｘ＜１．８）で表されることを特徴とする請求項１１記載の半導体素子。
13. 前記第１のトンネル絶縁膜中に、微細なシリコンクラスタが析出していることを特徴とする請求項１１記載の半導体素子。
14. ソース領域とドレイン領域が形成された半導体基板上に、酸化シリコンである極薄絶縁膜が形成され、
    前記極薄絶縁膜上に第１のトンネル絶縁膜が形成され、
    前記第１のトンネル絶縁膜上に第２のトンネル絶縁膜が形成され、
    前記第２のトンネル絶縁膜上に電荷蓄積層が形成され、
    前記電荷蓄積層上にブロッキング絶縁膜が形成され、
    前記ブロッキング絶縁膜上にゲート電極が形成されていることを特徴とする半導体素子。
15. 前記極薄絶縁膜は酸化シリコンで構成され、前記第１のトンネル絶縁膜はシリコンリッチな酸化シリコンで構成され、前記第２のトンネル絶縁膜は酸化シリコンで構成され、前記電荷蓄積層は窒化シリコンで構成され、前記ブロッキング絶縁膜は酸化シリコンで構成されていることを特徴とする請求項１４記載の半導体素子。
16. 前記シリコンリッチな酸化シリコンの組成は、ＳｉＯ_ｘ（０．２＜ｘ＜１．８）で表されることを特徴とする請求項１５記載の半導体素子。
17. 前記第１のトンネル絶縁膜中に、微細なシリコンクラスタが析出していることを特徴とする請求項１５記載の半導体素子。
18. 半導体基板上に異方性トンネル層を形成する工程と、
    前記異方性トンネル層上に電荷蓄積層を形成する工程と、
    を有することを特徴とする半導体素子の製造方法。
19. 前記異方性トンネル層を形成する前に、前記半導体基板上に極薄酸化膜を形成する工程を有することを特徴とする請求項１８記載の半導体素子の製造方法。
20. 前記異方性トンネル層を形成する工程は、さらに第１のトンネル絶縁膜を形成する工程と、第２のトンネル絶縁膜を形成する工程とを有することを特徴とする請求項１８記載の半導体素子の製造方法。
21. 前記第１のトンネル絶縁膜を形成した後に、不活性ガス雰囲気中で熱処理を行う工程を有することを特徴とする請求項２０記載の半導体素子の製造方法。
22. 前記第１のトンネル絶縁膜を形成する工程は、ＣＶＤ法によってシリコンリッチな酸化シリコンを積層するものであることを特徴とする請求項２０記載の半導体素子。
23. 前記第２のトンネル絶縁膜を形成する工程は、ＣＶＤ法によって酸化シリコンを積層するものであることを特徴とする請求項２０記載の半導体素子の製造方法。
24. 前記電荷蓄積層を形成する工程は、ＣＶＤ法によって窒化シリコンを積層するものであることを特徴とする請求項１８記載の半導体素子の製造方法。
25. 前記極薄酸化膜を形成する工程は、熱酸化法によって前記半導体基板表面に酸化シリコンを形成するものであることを特徴とする請求項１９記載の半導体素子の製造方法。

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