JP2004064084A - 拡張されたプレートラインを有する強誘電体メモリ素子及びその製造法 - Google Patents

Abstract

【課題】強誘電体メモリ素子及びその製造方法を提供する。
【解決手段】この素子は半導体基板上に形成された下部層間絶縁膜、下部層間絶縁膜上に配置された複数の強誘電体キャパシタ、及び強誘電体キャパシタの側壁に配置された水素防止スペーサを含む。この結果物の上部には上部層間絶縁膜が配置され、上部層間絶縁膜内には複数のプレートラインが配置される。この時に、プレートラインの各々は互いに隣合う少なくとも二つの強誘電体キャパシタの上部面と接触する。強誘電体キャパシタの側壁は半導体基板の上部面に対して垂直な側壁を有することが望ましい。この素子の製造方法は下部層間絶縁膜が形成された半導体基板上に複数の強誘電体キャパシタを形成し、強誘電体キャパシタの側壁に水素防止スペーサを形成した後に、その結果物上に上部層間絶縁膜及び複数のプレートラインを形成する段階を含む。
【選択図】図６

Description

　本発明は半導体装置及びその製造方法に関するものであり、特に拡張されたプレートラインを有する強誘電体メモリ素子及びその製造方法に関するものである。

　半導体素子のうち強誘電体メモリ素子は電源が供給されなくても、前状態のデータ（ｐｒｅｖｉｏｕｓ　ｄａｔａ）を保管する不揮発特性を有する。これに加えて、強誘電体メモリ素子は、ＤＲＡＭ及びＳＲＡＭのように低電源電圧で動作する特性を有する。したがって、強誘電体メモリ素子はスマートカード（ｓｍａｒｔ　ｃａｒｄ）などに広く使用することができる有力な候補として脚光を浴びている。

　図１乃至図４は従来の強誘電体メモリ素子を製造する方法を説明するための断面図である。

　図１を参照すれば、半導体基板１１の所定の領域に素子分離膜１３を形成して活性領域を限定する。前記活性領域及び素子分離膜１３を横切る複数の絶縁されたゲート電極１５、すなわちワードラインを形成する。次に、前記ゲート電極１５の間の活性領域に不純物イオンを注入してソース／ドレイン領域１７ｓ、１７ｄを形成する。前記ソース／ドレイン領域１７ｓ、１７ｄが形成された結果物の全面に第１下部層間絶縁膜１９を形成する。前記第１下部層間絶縁膜１９をパターニングして前記ソース領域１７ｓを露出させるストレージノードコンタクトホールを形成する。次に、前記ストレージノードコンタクトホール内にコンタクトプラグ２１を形成する。

　図２を参照すれば、前記コンタクトプラグ２１を有する半導体基板の全面に２次元的に配列された強誘電体キャパシタ３２を形成する。前記各強誘電体キャパシタ３２は順次に積層された下部電極２７、強誘電体膜パターン２９及び上部電極３１で構成される。前記下部電極２７の各々は前記コンタクトプラグ２１を覆う。前記強誘電体キャパシタ３２を有する半導体基板の全面に第１上部層間絶縁膜３３を形成する。次に、前記第１上部層間絶縁膜３３上に前記ゲート電極１５と平行な複数のメインワードライン３５を形成する。前記各メインワードライン３５は通常４個のゲート電極１５を制御する。

　この時に、前記上部電極３１及び下部電極２７は通常に白金族金属を使用して形成する。この場合に、前記強誘電体キャパシタ３２の側壁は一般的に垂直に形成することができない。すなわち、前記強誘電体キャパシタ３２は、図示したように、傾いた側壁を有する。

　図３及び図４を参照すれば、前記メインワードライン３５を有する半導体基板の全面に第２上部層間絶縁膜３７を形成する。前記第２上部層間絶縁膜３７及び第１上部層間絶縁膜３３をパターニングして前記上部電極３１を露出させるビアホール３９を形成する。この時に、前記各ビアホール３９の縦横比（ａｓｐｅｃｔ　ｒａｔｉｏ）を減少させるために、湿式エッチング工程及び乾式エッチング工程を使うこともできる。この場合に、図３に示したように、前記ビアホール３９は傾いた上部側壁３９ａを有する。続いて、前記ビアホール３９を覆う複数のプレートライン４１を形成する。前記プレートライン４１は前記メインワードライン３５と平行に配置される。

　前記ビアホール３９の縦横比を減少させるための他の方法として、前記ビアホール３９の直径を増加させることもできる。しかし、このような方法は、前記プレートライン４１と前記メインワードライン３５とが短絡（ｓｈｏｒｔ）する問題を誘発する可能性がある。なぜなら、強誘電体メモリ素子の集積度が増加することによって、前記ビアホール３９を前記上部電極３１に正確に整列させることが難しくなっている。これに加えて、前記ビアホール３９と、ここに隣接した前記メインワードライン３５との間の間隔ｓはますます減少する。したがって、前記ビアホール３９の直径の増加、または正確な整列に失敗した場合に、前記ビアホール３９を通じて前記メインワードライン３５が露出する。これは上記した短絡を誘発する原因になる（図４参照）。

　一方、前記ビアホール３９を前記上部電極３１に正確に整列することが難しくなる問題は、前記強誘電体膜パターン２９にエッチング損傷を誘発する原因になる。このようなエッチング損傷は前記強誘電体キャパシタ３２の傾いた側壁にまた他の原因を有する。すなわち、フォトリソグラフィ工程での正確ではない整列により前記ビアホール３９が前記強誘電体キャパシタ３２の傾いた側壁を露出させる場合に、前記ビアホール３９の形成のためのエッチング工程は前記強誘電体膜パターン２９にエッチング損傷を誘発する。なぜなら、前記ビアホール３９の形成のためのエッチング工程は前記プレートライン４１と前記上部電極３１との間の断線を予防するために、過度エッチングの方法で実施されるためである。これを予防するためには、前記強誘電体キャパシタ３２の側壁を垂直に形成することが必要である。

　本発明の課題は、プレートラインと上部電極との間のコンタクト面積を極大化させ、かつプレートラインとメインワードラインとの間の絶縁特性を確保することができる強誘電体メモリ素子を提供することにある。

　本発明の他の課題は、垂直な側壁の強誘電体キャパシタを含む強誘電体メモリ素子を提供することにある。

　本発明のまた他の課題は、プレートラインと上部電極との間のコンタクト面積を極大化させ、かつプレートラインとメインワードラインとの間の絶縁特性を確保することができる強誘電体メモリ素子の製造方法を提供することにある。

　本発明のまた他の課題は、強誘電体膜パターンがエッチング損傷されることを予防することができる強誘電体メモリ素子の製造方法を提供することにある。

　前記課題を解決するために、本発明は垂直な側壁の強誘電体キャパシタとこれら強誘電体キャパシタの上部面に直接的に接触する拡張されたプレートラインとを有する強誘電体メモリ素子を提供する。この素子は、半導体基板上に形成された下部層間絶縁膜と、前記下部層間絶縁膜上に配置された複数の強誘電体キャパシタと、前記強誘電体キャパシタの側壁に配置された複数の水素防止スペーサと、を含む。前記強誘電体キャパシタは行方向及び列方向に沿って２次元的に配列される。前記水素防止スペーサを有する半導体基板の全面には上部層間絶縁膜が配置され、前記上部層間絶縁膜内には複数のプレートラインが配置される。この時に、前記プレートラインの各々は互いに隣合う少なくとも二つの前記強誘電体キャパシタの上部面と接触する。

　前記強誘電体キャパシタは順次に積層された下部電極、強誘電体膜パターン及び上部電極を含む。この時に、前記プレートラインは互いに隣合う少なくとも二つの行上に配列された前記上部電極と直接的に接触する。望ましくは、前記強誘電体キャパシタの側壁は前記半導体基板の上部面に対して７０°乃至９０°の傾斜を有する。これによって、先の説明の強誘電体キャパシタの傾いた側壁に原因を有する前記強誘電体膜パターンのエッチング損傷の問題を最小化することができる。

　このように、強誘電体キャパシタの側壁を垂直に形成するためには、前記下部電極及び上部電極はルテニウムＲｕ及びルテニウム酸化物のうちから選択された少なくとも一つの物質であることが望ましい。また、前記強誘電体膜パターンはＰｂＴｉＯ_３をシード層（ｓｅｅｄ　ｌａｙｅｒ）として使用して形成されたＰＺＴ（Ｐｂ、Ｚｒ、ＴｉＯ_３）であることが望ましい。前記水素防止スペーサはＴｉＯ_２、Ａｌ_２Ｏ_３、ＺｒＯ_２及びＣｅＯ_２のうちから選択された少なくとも一つの物質であり、前記プレートラインはルテニウムＲｕ、白金Ｐｔ、イリジウムＩｒ、ロジウムＲｈ、オスミウムＯｓ及びパラジウムＰｄで構成される白金族金属及び前記白金族金属の酸化物のうちから選択された少なくとも一つの物質であることが望ましい。

　前記プレートラインは互いに隣合う少なくとも二つの行上に配列された前記強誘電体キャパシタの上部面と直接的に接触する局部プレートラインであり得る。この時に、前記局部プレートラインは前記上部層間絶縁膜により覆われる。

　または、前記プレートラインは前記上部層間絶縁膜を貫通するスリット型ビアホールを通じて互いに隣合う少なくとも二つの行上に配列された前記強誘電体キャパシタの上部面と直接的に接触するメインプレートラインであり得る。

　または、前記プレートラインは前記上部層間絶縁膜により覆われた局部プレートラインと、前記局部プレートラインの上部面と直接的に接触するメインプレートラインとを含むこともできる。前記局部プレートラインは互いに隣合う少なくとも二つの行上に配列された前記強誘電体キャパシタの上部面と直接的に接触する。また、前記メインプレートラインは前記上部層間絶縁膜を貫通するスリット型ビアホールを通じて前記局部プレートラインに連結される。この時に、前記局部プレートラインと前記メインプレートラインとの間には前記上部層間絶縁膜を介在させることもできる。

　前記プレートラインは前記水素防止スペーサの側壁及び前記下部層間絶縁膜の上部面を覆うように配置させることもできる。または前記プレートラインと前記下部層間絶縁膜との間には絶縁膜パターンをさらに介在させることもでき、前記絶縁膜パターンは前記上部層間絶縁膜であり得る。これに加えて、前記上部層間絶縁膜内にはメインワードラインをさらに配置させることが望ましい。

　前記他の課題を解決するために、本発明は強誘電体キャパシタの側壁を垂直にパターニングし、これら強誘電体キャパシタの上部面に直接的に接触する拡張されたプレートラインを形成する段階を含む強誘電体メモリ素子の製造方法を提供する。この方法は、半導体基板上に下部層間絶縁膜を形成し、前記下部層間絶縁膜上に複数の強誘電体キャパシタを形成した後に、前記強誘電体キャパシタの側壁に水素防止スペーサを形成する段階を含む。この時に、前記強誘電体キャパシタは行方向及び列方向に沿って２次元的に配列される。以後、前記水素防止スペーサを有する半導体基板の全面に、上部層間絶縁膜及び複数のプレートラインを形成する。この時に、前記プレートラインは前記上部層間絶縁膜内で前記行方向と平行に配置される。また、前記プレートラインの各々は互いに隣合う少なくとも二つの行上に配列された前記強誘電体キャパシタの上部面と直接的に接触する。

　前記複数の強誘電体キャパシタを形成する段階は前記下部層間絶縁膜上に下部絶縁膜、強誘電体膜及び上部電極膜を順次に形成した後に、前記上部電極膜、前記強誘電体膜及び前記下部絶縁膜を連続してパターニングする段階を含む。これによって、前記下部層間絶縁膜上には前記行方向及び前記列方向に沿って２次元的に配列された複数の下部電極が形成され、前記下部電極上には複数の強誘電体膜パターンが形成され、前記強誘電体膜パターン上には複数の上部電極が形成される。この時に、前記強誘電体キャパシタはその側壁が７０°乃至９０°の傾斜を有するようにパターニングすることが望ましい。このために、前記下部絶縁膜及び前記上部電極膜は各々ルテニウム及びルテニウム酸化物のうちから選択された少なくとも一つの物質で形成する。また、前記上部電極膜、強誘電体膜及び下部絶縁膜をパターニングする段階は、酸素含有プラズマを使用して異方性エッチングの方法でエッチングすることが望ましい。

　一方、前記強誘電体膜は、ＰＺＴ（Ｐｂ、Ｚｒ、ＴｉＯ_３）、ＳｒＴｉＯ_３、ＢａＴｉＯ_３、（Ｂａ、Ｓｒ）ＴｉＯ_３、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３及びＢｉ_４Ｔｉ_３Ｏ_１２のうちから選択された一つの物質で形成する。この時に、前記強誘電体膜はＰｂＴｉＯ_３をシード層として使用して、化学的溶液積層（ｃｈｅｍｉｃａｌ　ｓｏｌｕｔｉｏｎ　ｄｅｐｏｓｉｔｉｏｎ、ＣＳＤ）方法で形成することが望ましい。

　前記水素防止スペーサを形成する段階は、前記強誘電体キャパシタが形成された半導体基板の全面に水素防止膜をコンフォマルに形成した後に、前記強誘電体キャパシタの上部面が露出するまで前記水素防止膜を異方性エッチングする段階を含む。この時に、前記水素防止膜はＴｉＯ_２、Ａｌ_２Ｏ_３、ＺｒＯ_２及びＣｅＯ_２のうちから選択された少なくとも一つの物質で形成する。

　前記プレートラインを形成する段階は、前記水素防止スペーサが形成された半導体基板の全面に下部プレート膜を形成した後に、前記下部プレート膜をパターニングして前記行方向と平行な複数の局部プレートラインを形成する段階を含むことができる。この時に、前記各局部プレートラインは互いに隣合う少なくとも二つの行上に配列された前記強誘電体キャパシタの上部面と直接的に接触する。一方、前記下部プレート膜を形成する前に、前記水素防止スペーサが形成された半導体基板の全面に絶縁膜を形成した後に、前記上部電極が露出するまで前記絶縁膜を平坦化させる段階をさらに含むことができる。これによって、前記強誘電体キャパシタの間のギャップ領域は絶縁膜パターンで満たされる。

　一方、前記局部プレートラインを形成した後に、前記局部プレートラインを含む半導体基板の全面に第１上部層間絶縁膜及び第２上部層間絶縁膜を順次に形成することが望ましい。以後、前記第２及び第１上部層間絶縁膜を順次にパターニングして前記局部プレートラインを露出させ、前記行方向と平行なスリット型ビアホールを形成した後に、前記スリット型ビアホールを覆うメインプレートラインを形成する。

　前記上部層間絶縁膜及び前記プレートラインを形成するまた他の方法は、前記水素防止スペーサが形成された半導体基板の全面に第１及び第２上部層間絶縁膜を順次に積層／パターニングしてスリット型ビアホールを形成した後に、前記スリット型ビアホールを覆うメインプレートラインを形成する段階を含むこともできる。この時に、前記スリット型ビアホールは前記強誘電体キャパシタの上部面を露出させ、前記行方向と平行である。また、前記スリット型ビアホールは前記強誘電体キャパシタの間の前記下部層間絶縁膜の上部面を露出させるか、前記水素防止スペーサの間に前記第１上部層間絶縁膜を残すように形成することもできる。

　本発明によれば、一つのプレートラインがセルアレイ領域内に互いに隣合う少なくとも二つの行上に配列された複数の強誘電体キャパシタの上部電極と直接的に接触する。これによって、強誘電体メモリ素子の集積度を増加させると同時に、それの信頼性を向上させることが可能である。

　また、本発明によれば、強誘電体キャパシタの側壁を垂直にパターニングすることができる。これによって、プレートラインと強誘電体キャパシタの下部電極とを絶縁させる水素防止スペーサを形成する間、強誘電体膜パターンが損傷する問題は最小化される。その結果、強誘電体メモリ素子の信頼性を向上させることができる。

　以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底で、完全になるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されるものである。また層が他の層または基板の上にあると言及される場合に、それは他の層または基板上に直接形成され得るもの、またはそれらの間に第３の層が介在され得るものである。

　図５は本発明による強誘電体メモリ素子のセルアレイ領域の一部分を示す平面図であり、図６乃至図８は各々本発明の第１乃至第３実施の形態による強誘電体メモリ素子を説明するための斜視図である。

　図５及び図６を参照すれば、半導体基板５１の所定の領域に素子分離膜５３が配置される。前記素子分離膜５３は２次元的に配列された複数の活性領域５３ａを限定する。前記活性領域５３ａ及び素子分離膜５３を横切って複数の絶縁されたゲート電極５７、すなわち複数のワードラインが配置される。前記ゲート電極５７は行方向ｙ軸と平行である。前記活性領域５３ａの各々は前記一対のゲート電極５７と交差する。これによって、前記各活性領域５３ａは三つの部分で分けられる。前記一対のゲート電極５７の間の活性領域５３ａに共通ドレーン領域６１ｄが形成され、前記共通ドレーン領域６１ｄの両側の活性領域５３ａにソース領域６１ｓが形成される。したがって、前記ゲート電極５７及び前記活性領域５３ａが交差する地点にセルトランジスタが形成される。結果的に、セルトランジスタは列方向（ｘ軸）及び行方向（ｙ軸）に沿って２次元的に配列される。

　前記セルトランジスタを有する半導体基板の全面は下部層間絶縁膜７４によって覆われる。前記下部層間絶縁膜７４内に前記ワードライン５７の上部を横切る複数のビットライン７１が配置される。前記ビットライン７１の各々はビットラインコンタクトホール７１ａを通じて前記共通ドレイン領域６１ｄと電気的に接続される。前記ソース領域６１ｓは前記下部層間絶縁膜７４を貫通するストレージノードコンタクトホール７５ａにより露出される。前記ストレージノードコンタクトホール７５ａの上部の側壁は傾いたプロファイルを有することが望ましい。前記ストレージノードコンタクトホール７５ａは各々コンタクトプラグ７５により満たされる。結果的に、図６に示したように、前記コンタクトプラグ７５の上部の直径はそれの下部の直径よりも大きい。

　前記コンタクトプラグ７５を有する半導体基板の全面に前記列方向（ｘ軸）及び前記行方向（ｙ軸）に沿って２次元的に配列された複数の強誘電体キャパシタ（８２、図５のＣＰ）が配置される。この時に、前記強誘電体キャパシタ８２の側壁は前記半導体基板５１の上部面に対して垂直、または直角に近い傾斜（例えば、７０°乃至９０°の傾斜）を有することが望ましい。また、前記強誘電体キャパシタ８２の各々は順次に積層された下部電極７７、強誘電体膜パターン７９及び上部電極８１で構成される。前記下部電極７７は各々前記コンタクトプラグ７５上に位置する。結果的に、前記下部電極７７は前記コンタクトプラグ７５を通じて前記ソース領域６１Ｓと電気的に接続される。この時に、前記下部電極７７及び前記上部電極８１は各々ルテニウムＲｕ及び二酸化ルテニウムＲｕＯ_２のうちから選択された少なくとも一つの物質であることが望ましい。または前記下部電極７７及び前記上部電極８１は白金Ｐｔ、イリジウムＩｒ、ロジウムＲｈ、オスミウムＯｓ及びこれらの酸化物のうちから選択された少なくとも一つの物質であり得る。

　一方、前記強誘電体膜パターン７９はＰｂＴｉＯ_３をシード層として使用して形成されたＰＺＴ（Ｐｂ、Ｚｒ、ＴｉＯ_３）であることが望ましい。この時に、前記ＰＺＴ（Ｐｂ、Ｚｒ、ＴｉＯ_３）に代えてＰｂ（Ｚｒ、Ｔｉ）Ｏ_３、ＳｒＴｉＯ_３、ＢａＴｉＯ_３、（Ｂａ、Ｓｒ）ＴｉＯ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３及びＢｉ_４Ｔｉ_３Ｏ_１２のうちから選択された一つの物質を使用することもできる。前記ＰｂＴｉＯ_３をシード層として使用することによって、前記強誘電体膜パターン７９の厚さを１００ｎｍ以下に減少させることが可能である。このように前記強誘電体膜パターン７９の厚さが減少する場合に、前記強誘電体キャパシタ８２の側壁を垂直に形成することが容易である。

　前記強誘電体キャパシタ８２の側壁には水素防止スペーサ８３ａが配置される。前記水素防止スペーサ８３ａはチタン酸化膜ＴｉＯ_２、アルミニウム酸化膜Ａｌ_２Ｏ_３、ジルコニウム酸化膜ＺｒＯ_２及びセリウム酸化膜ＣｅＯ_２のうちから選択された少なくとも一つの物質からなることが望ましい。したがって、前記強誘電体膜パターン７９の内部に水素原子が浸透することを防止することができる。前記強誘電体膜パターン７９内に水素原子が注入されれば、強誘電体膜パターン７９の信頼性が低下する。例えば、ＰＺＴ（Ｐｂ、Ｚｒ、ＴｉＯ_３）膜のような強誘電体膜内に水素原子が注入されれば、前記ＰＺＴ膜内の酸素原子と前記水素原子とが反応してＰＺＴ膜内に酸素空孔（ｏｘｙｇｅｎ　ｖａｃａｎｃｙ）が生成される。このような酸素空孔は強誘電体の分極特性（ｐｏｌａｒｉｚａｔｉｏｎ　ｃｈａｒａｔｅｒｉｓｔｉｃ）を低下させる。その結果、強誘電体メモリ素子の誤動作が誘発される。

　また、前記水素原子が強誘電体膜パターンと上／下部電極との間の界面に捕獲される場合に、強誘電体キャパシタの漏洩電流特性が低下する。結論的に、前記水素防止スペーサ８３ａは前記強誘電体キャパシタ８２の特性及び信頼性を向上させる。先の説明のように、前記強誘電体キャパシタ８２は垂直な側壁を有するように形成されるので、図４で説明した前記強誘電体膜パターン７９が損傷される問題は最小化することができる。

　前記強誘電体キャパシタ８２上に複数の局部プレートライン（８７、図５のＰＬ）が配置される。前記局部プレートライン８７は前記行方向（ｙ軸）と並行に配置され、前記水素防止スペーサ８３ａの側壁及び前記下部層間絶縁膜７４の上部面を覆う。また、前記局部プレートライン８７の各々は互いに隣合う少なくとも二つの行上に配列された前記強誘電体キャパシタ８２を覆う。結果的に、前記局部プレートライン８７は互いに隣合う少なくとも二つの行上に配列された前記上部電極８１と直接的に接触する。しかし、前記水素防止スペーサ８３ａにより前記局部プレートライン８７と前記下部電極７７とは絶縁される。前記局部プレートライン８７を有する半導体基板の全面は上部層間絶縁膜により覆われる。ここで、前記上部層間絶縁膜は順次に積層された第１及び第２上部層間絶縁膜８９、９３を含むことができる。

　これに加えて、前記第１及び第２上部層間絶縁膜８９、９３の間に複数のメインワードライン（ｍａｉｎ　ｗｏｒｄ　ｌｉｎｅ：９１）を介在させることができる。前記メインワードライン９１の各々は一般的にデコーダを通じて４個のワードライン５７を制御する。また、前記メインワードライン９１の間の前記上部層間絶縁膜内にメインプレートライン９７を配置させることができる。前記メインプレートライン９７は前記上部層間絶縁膜を貫通するスリット型ビアホール９５を通じて前記局部プレートライン８７と電気的に接続される。前記スリット型ビアホール９５は前記行方向（ｙ軸）と平行である。図６に示したように、前記スリット型ビアホール９５の幅は背景技術でのビアホール（図３の９）の直径よりも大きい。

　前記局部プレートライン８７及び前記メインプレートライン９７はプレートラインを構成し、これらは直接接触する。この時に、前記プレートラインは前記メインプレートライン９７のみで構成することもでき、これは以下の第３実施の形態でさらに詳細に説明する。前記プレートラインはルテニウムＲｕ、白金Ｐｔ、イリジウムＩｒ、ロジウムＲｈ、オスミウムＯｓ及びパラジウムＰｄなどのような白金族金属及び前記白金族金属の酸化物のうちから選択された少なくとも一つの物質であることが望ましく、通常に半導体装置に使用される金属膜からなることもできる。

　また、このような第１実施の形態の変形例として、図１６に示したように、前記局部プレートライン８７と前記メインプレートライン９７との間には第１上部層間絶縁膜パターン８９ａを介在させることもできる。この時に、前記第１上部層間絶縁膜パターン８９ａは前記局部プレートライン８７により覆われた前記水素防止スペーサ８３ａの間のギャップ領域を満たす。

　図７は本発明の第２実施の形態による強誘電体メモリ素子を説明するための斜視図である。本発明の第２実施の形態において、セルトランジスタ、下部層間絶縁膜、上部層間絶縁膜、コンタクトプラグ、強誘電体キャパシタ及び水素防止スペーサは図６で説明された本発明の第１実施の形態のそれらと同一の構造を有する。したがって、これらに対する詳細な説明は省略する。

　図５及び図７を参照すれば、前記水素防止スペーサ８３ａの外側壁により形成されたギャップ領域は絶縁膜パターン８５ａで満たされる。すなわち、前記絶縁膜パターン８５ａは前記局部プレートライン８７と前記下部層間絶縁膜７４との間に介在される。これによって、前記絶縁膜パターン８５ａ及び前記水素防止スペーサ８３ａは前記下部電極７７と前記局部プレートライン８７とを電気的に絶縁させる。この時に、前記絶縁膜パターン８５ａは水素含量が少なくて、伸張ストレス（ｔｅｎｓｉｌｅ　ｓｔｒｅｓｓ）が少ない酸化膜であることが望ましい。また、前記絶縁膜パターン８５ａと前記強誘電体キャパシタ８２とは同一の高さの上部面を有することが望ましい。

　図８は本発明の第３実施の形態による強誘電体メモリ素子を説明するための斜視図である。本発明の第３実施の形態において、セルトランジスタ、下部層間絶縁膜、上部層間絶縁膜、コンタクトプラグ、強誘電体キャパシタ及び水素防止スペーサは図６で説明された本発明の第１実施の形態のそれらと同一の構造を有する。したがって、これらに対する詳細な説明は省略する。

　図５及び図８を参照すれば、図６で説明した本発明の第１実施の形態と比べる時に、隣接した二つの上部電極８１の上部面に直接接触するメインプレートライン９７が配置される。すなわち、このような実施の形態は第１実施の形態で説明した局部プレートラインが配置されない場合に該当する。

　前記メインプレートライン９７下であり、かつ前記水素防止スペーサ８３ａの間である所に形成されたギャップ領域は第１上部層間絶縁膜パターン８９ｂで満たされる。すなわち、前記第１上部層間絶縁膜パターン８９ｂは前記メインプレートライン９７と前記下部層間絶縁膜７４との間に介在される。前記第１上部層間絶縁膜パターン８９ｂは前記第１上部層間絶縁膜８９と同一の物質であることが望ましい。または前記第１上部層間絶縁膜パターン８９ｂは図７で説明された絶縁膜パターン８５ａであり得る。

　このような第３実施の形態の変形例として、図１８に示したように、前記第１上部層間絶縁膜パターン８９ｂが配置されない実施の形態が可能である。すなわち、前記メインプレートライン９７は前記下部層間絶縁膜７４の上部面を覆う。この時に、前記メインプレートライン９７は隣接した二つの上部電極８１の上部面と直接接触し、これらの間に配置された前記水素防止スペーサ８３ａの外側壁を覆う。

　次に、本発明による強誘電体メモリ素子の製造方法を説明する。

　図９乃至図１４は図５のＩ−Ｉ′によって本発明の第１実施の形態による強誘電体メモリ素子の製造方法を説明するための断面図である。

　図９を参照すれば、半導体基板５１の所定の領域に素子分離膜５３を形成して複数の活性領域５３ａを限定する。前記活性領域を有する半導体基板の全面にゲート絶縁膜、ゲート導電膜及びキャッピング絶縁膜を順次に形成する。前記キャッピング絶縁膜、ゲート導電膜及びゲート絶縁膜を連続してパターニングして前記活性領域及び素子分離膜５３の上部を横切る複数の平行なゲートパターン６０を形成する。前記ゲートパターン６０の各々は順次に積層されたゲート絶縁膜パターン５５、ゲート電極５７及びキャッピング絶縁膜パターン５９で構成される。ここで、前記活性領域の各々は前記一対のゲート電極５７と交差する。前記ゲート電極５７はワードラインに該当する。

　前記ゲートパターン６０及び前記素子分離膜５３をイオン注入マスクとして使用して前記活性領域に不純物イオンを注入する。その結果、前記各活性領域に三つの不純物領域が形成される。これら三つの不純物領域のうち、中間の不純物領域は共通ドレイン領域６１ｄに該当し、残りの不純物領域はソース領域６１ｓに該当する。これによって、前記各活性領域に一対のセルトランジスタが形成される。結果的に、前記セルトランジスタは前記半導体基板５１に行方向及び列方向に沿って２次元的に配列される。次に、前記ゲートパターン６０の側壁に通常の方法を使用してスペース６３を形成する。

　図１０を参照すれば、前記スペーサ６３を有する半導体基板の全面に第１下部層間絶縁膜６５を形成する。前記第１下部層間絶縁膜６５をパターニングして前記ソース／ドレイン領域６１ｓ、６１ｄを露出させるパッドコンタクトホールを形成する。前記パッドコンタクトホール内に通常の方法を使用してストレージノードパッド６７ｓ及びビットラインパッド６７ｄを形成する。前記ストレージノードパッド６７ｓは前記ソース領域６１ｓと接続され、前記ビットラインパッド６７ｄは前記共通ドレイン領域６１ｄと接続される。前記パッド６７ｓ、６７ｄを有する半導体基板の全面に第２下部層間絶縁膜６９を形成する。前記第２下部層間絶縁膜６９をパターニングして前記ビットラインパッド６７ｄを露出させるビットラインコンタクトホール（図５の７１ａ）を形成する。前記ビットラインコンタクトホールを覆う複数の平行なビットライン７１を形成する。前記ビットライン７１は前記ワードライン５７の上部を横切る。

　図１１を参照すれば、前記ビットライン７１を有する半導体基板の全面に第３下部層間絶縁膜７３を形成する。前記第１乃至第３下部層間絶縁膜６５、６９、７３は下部層間絶縁膜７４を構成する。次に、前記第２及び第３下部層間絶縁膜６９、７３をパターニングして前記ストレージノードパッド６７ｓを露出させるストレージノードコンタクトホール（図５の７５ａ）を形成する。前記ストレージノードコンタクトホールはそれの上部の直径を増加させるために、湿式エッチング工程及び乾式エッチング工程を使用して形成することができる。これによって、前記ストレージノードコンタクトホールの上部の側壁は図示したように、傾いたプロファイルを有することができる。これは後続工程で形成される下部電極と前記ソース領域６１ｓとの間の電気的な抵抗を減少させるためである。前記ストレージノードコンタクトホール内にコンタクトプラグ７５を形成する。

　図１２を参照すれば、前記コンタクトプラグ７５及び前記下部層間絶縁膜７４上に下部絶縁膜、強誘電体膜及び上部電極膜を順次に形成する。前記上部電極膜、強誘電体膜及び下部絶縁膜を連続してパターニングして行方向及び列方向に沿って２次元的に配列された複数の強誘電体キャパシタ（８２、図５のＣＰ）を形成する。前記強誘電体キャパシタ８２の各々は順次に積層された下部電極７７、強誘電体膜パターン７９及び上部電極８１を含む。前記下部電極７７は各々前記コンタクトプラグ７５と接触する。結果的に、前記強誘電体キャパシタ８２は各々前記ソース領域６１ｓと電気的に接続される。

　この時に、前記強誘電体キャパシタ８２は前記半導体基板５１の上部面に対して垂直、または直角に近い傾斜（例えば、７０°乃至９０°の傾斜）を有するようにパターニングする。このために、前記下部電極７７及び前記上部電極８１は各々ルテニウムＲｕ及び二酸化ルテニウムＲｕＯ_２のうちから選択された少なくとも一つの物質であることが望ましい。この場合に、前記エッチング工程は酸素含有プラズマを使用する異方性エッチングの方法を使用することが望ましい。前記酸素含有プラズマを使用して前記ルテニウムＲｕ及び二酸化ルテニウムＲｕＯ_２をエッチングすれば、揮発性の四酸化ルテニウムＲｕＯ_４が形成される。これによって、前記強誘電体キャパシタ８２の側壁が傾くようにパターニングされる現象は最小化することができる。一方、前記上部電極８１及び前記下部電極７７は各々白金Ｐｔ、イリジウムＩｒ、ロジウムＲｈ、オスミウムＯｓ及びこれらの酸化物のうちから選択された少なくとも一つの物質であり得る。

　前記強誘電体膜パターン７９はＰｂＴｉＯ_３をシード層として使用して形成したＰＺＴ（Ｐｂ、Ｚｒ、ＴｉＯ_３）であることが望ましい。この時に、前記ＰＺＴ（Ｐｂ、Ｚｒ、ＴｉＯ_３）に代えてＰｂ（Ｚｒ、Ｔｉ）Ｏ_３、ＳｒＴｉＯ_３、ＢａＴｉＯ_３、（Ｂａ、Ｓｒ）ＴｉＯ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３及びＢｉ_４Ｔｉ_３Ｏ_１２のうちから選択された少なくとも一つの物質を使用することもできる。記強誘電体膜を形成する方法をさらに詳細に説明すれば、前記ＰＺＴ及びＰｂＴｉＯ_３薄膜は化学的溶液積層ＣＳＤ方法を使用して形成する。前記化学的溶液積層工程は前駆体としてｌｅａｄ　ａｃｅｔａｔｅ［Ｐｂ（ＣＨ_３ＣＯ_２）_２　３Ｈ_２Ｏ］、ｚｉｒｃｏｎｉｕｍ　ｎ−ｂｕｔｏｘｉｄｅ［Ｚｒ（ｎ−ＯＣ_４Ｈ_９）_４］及びｔｉｔａｎｉｕｍ　ｉｓｏｐｒｅｐｏｘｉｄｅ［Ｔｉ（ｉ−ＯＣ_３Ｈ_７）_４］を使用し、ソルベントとして２−ｍｅｔｈｏｘｙｅｔｈａｎｏｌ［ＣＨ_３ＯＣＨ_２ＣＨ_２ＯＨ］を使用することが望ましい。前記ＰＺＴ及びＰｂＴｉＯ_３薄膜はスピンコーティングの方法で積層された後に、おおよそ２００℃の温度でベーク（ｂａｋｅ）する段階を通じて形成することが望ましい。これに加えて、前記結果物は酸素雰囲気で５００℃乃至６７５℃の温度で実施される急速熱工程ＲＴＰを通じて熱処理されることが望ましい。このような方法を通じて形成された強誘電体膜パターン７９は改善された強誘電性を有する。このような特性の改善は前記強誘電体膜パターン７９の厚さを減少させることができるマージンを提供し、その結果、前記強誘電体キャパシタ８２の厚さを減少させることができる。前記強誘電体キャパシタ８２の厚さが減少する場合に、前記強誘電体キャパシタ８２の側壁を垂直にパターニングすることが容易になる長所がある。上記した方法を通じて形成された前記強誘電体膜パターン７９及び前記強誘電体キャパシタ８２は各々１００ｎｍ以下及び４００ｎｍ以下の厚さで形成することができる。

　前記強誘電体キャパシタ８２を含む半導体基板の全面に水素防止膜を形成する。前記水素防止膜はチタン酸化膜ＴｉＯ_２、アルミニウム酸化膜Ａｌ_２Ｏ_３、ジルコニウム酸化膜ＺｒＯ_２及びセリウム酸化膜ＣｅＯ_２のうちから選択された少なくとも一つの物質で形成することが望ましい。前記強誘電体キャパシタ８２の上部面が露出するまで、前記水素防止膜を異方性エッチングすることによって、前記強誘電体キャパシタ８２の側壁に配置される水素防止スペーサ８３ａを形成する。前記強誘電体キャパシタ８２が前記半導体基板５１の上部面に対して垂直な側壁で形成されるので、前記水素防止膜は通常のスペーサ形態でパターニングされる。これによって、後続工程で使用される水素原子が前記強誘電体膜パターン７９の内部に浸透することを最小化することができる。前記強誘電体膜パターン７９内に水素原子が注入されれば、分極特性及び漏洩電流特性のような強誘電体キャパシタ８２の特性が低下する。結果的に、前記水素防止スペーサ８３ａは強誘電体キャパシタ８２の特性を向上させる。

　図１３を参照すれば、前記水素防止スペーサ８３ａを含む半導体基板の全面に下部プレート膜を形成する。前記下部プレート膜をパターニングして前記ワードライン５７と平行な複数の局部プレートライン（ｌｏｃａｌ　ｐｌａｔｅ　ｌｉｎｅｓ：８７、図５のＰＬ）を形成する。すなわち、前記複数の局部プレートライン８７は行方向（図５のｙ軸）と平行である。前記局部プレートライン８７の各々は互いに隣合う二つの行に沿って配列された複数の上部電極８１と直接的に接触する。また、前記局部プレートライン８７は前記水素防止スペーサ８３ａの外側壁及びこれらの間に露出された前記下部層間絶縁膜７４の上部面を覆う。この時に、前記局部プレートライン８７と前記下部電極７７とはこれらの間に介在された前記水素防止スペーサ８３ａにより絶縁される。また、前記下部プレート膜はルテニウムＲｕ、白金Ｐｔ、イリジウムＩｒ、ロジウムＲｈ、オスミウムＯｓ及びパラジウムＰｄのような白金族金属及び前記白金族金属の酸化物のうちから選択された少なくとも一つの物質であり得る。

　前記局部プレートライン８７を有する半導体基板の全面に上部層間絶縁膜を形成する。前記上部層間絶縁膜は第１及び第２上部層間絶縁膜８９、９３を順次に積層させて形成する。前記第２上部層間絶縁膜９３を形成する前に、前記第１部層間絶縁膜８９上に複数の平行なメインワードライン９１を形成することもできる。通常に、一つのメインワードライン９１はデコーダを通じて四つのワードライン５７を制御する。

　図１４を参照すれば、前記上部層間絶縁膜をパターニングして前記局部プレートライン８７を露出させるスリット型ビアホール９５を形成する。前記スリット型ビアホール９５は前記メインワードライン９１の間に形成されて前記メインワードライン９１と平行である。前記スリット型ビアホール９５は図示したように従来の技術に比べて広い幅を有する。それにもかかわらず、前記スリット型ビアホール９５とこれと隣接した前記メインワードライン９１との間の間隔Ａを従来の技術に比べて大きく維持することができる。したがって、前記スリット型ビアホール９５の縦横比をさらに減少させるために、前記スリット型ビアホール９５を湿式エッチング工程及び乾式エッチング工程を使用して形成しても、前記メインワードライン９１の露出する確率は従来の技術に比べて、顕著に減少する。結果的に、前記メインワードライン９１の露出なく、前記スリット型ビアホール９５の縦横比を従来の技術に比べて顕著に減少させることができることはもちろん、前記局部プレートライン８７の露出面積を極大化させることができる。

　次に、前記スリット型ビアホール９５が形成された結果物の全面に金属膜のような上部プレート膜を形成する。この時に、前記スリット型ビアホール９５の縦横比が顕著に低くて、前記上部プレート膜は優れたステップカバレッジを示す。前記上部プレート膜をパターニングして前記スリット型ビアホール９５を覆うメインプレートライン９７を形成する。この時に、前記局部プレートライン８７及び前記メインプレートライン９７はプレートラインを構成する。しかし、前記プレートラインは局部プレートラインまたはメインプレートラインのみで構成することもできる。

　図１５及び図１６は各々本発明の第２実施の形態及び第３実施の形態による強誘電体メモリ素子の製造方法を説明するための断面図である。また、図１６及び図１８は各々第１及び第３実施の形態の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。図９乃至図１４で説明された第１実施の形態と比べる時に、下の説明の実施の形態は図９乃至図１２で説明された段階を共通的に含む。また、このような実施の形態で、上部層間絶縁膜及びメインワードラインを形成する段階は前記第１実施の形態で説明された方法を同一に適用することができることは当業者に自明である。したがって、これらに対する具体的な説明は省略する。

　図１５を参照すれば、第１実施の形態と比べる時に、本発明の第２実施の形態は前記下部プレート膜を形成する前に絶縁膜を形成し、これを平坦化することによって、絶縁膜パターン８５ａを形成する段階をさらに含む場合に該当する。

　これをより詳細に説明すれば、前記水素防止スペーサ８３ａを含む半導体基板の全面に絶縁膜を形成する。前記絶縁膜は水素の含量が少ない物質であり、かつストレスを誘発しない物質であることが望ましい。前記上部電極８１の上部面が露出するまで前記絶縁膜を平坦化エッチングして絶縁膜パターン８５ａを形成する。この時に、前記平坦化エッチングは前記上部電極８１及び前記水素防止スペーサ８３ａに対してエッチング選択比を有するエッチングレシピで実施する。これによって、前記絶縁膜パターン８５ａは前記水素防止スペーサ８３ａにより形成されるギャップ領域を満たす。この時に、前記絶縁膜パターン８５ａは前記強誘電体キャパシタ８２よりも低い上部面を有することもできる。

　前記絶縁膜パターン８５ａを含む半導体基板の全面に下部プレート膜を形成した後に、パターニングして局部プレートライン８７を形成する。前記パターニング工程は前記絶縁膜パターン８５ａまたは前記水素防止スペーサ８３ａに対してエッチング選択性を有するエッチングレシピを使用して実施する。前記局部プレートライン８７の各々は互いに隣合う二つの行に沿って配列された複数の上部電極８１と直接的に接触する。また、前記局部プレートライン８７はこれら上部電極８１の間に介在された前記絶縁膜パターン８５ａの上部面を覆う。以後、前記メインプレートライン９７を形成するまでの段階は先の説明した第１実施の形態と同一である。

　図１６を参照すれば、第１実施の形態と比べる時に、このような変形例は前記スリット型ビアホール９５の形成のためのエッチング工程を局部プレートライン８７の最上部面が露出するまで実施することを特徴とする。

　これをより詳細に説明すれば、図１３の説明の方法により、局部プレートライン８７及び上部層間絶縁膜を形成する。前記上部層間絶縁膜をパターニングして前記局部プレートライン８７の最上部面は露出させるスリット型ビアホール９５を形成する。この時に、前記パターニング工程は前記水素防止スペーサ８３ａの間に前記局部プレートライン８７により囲まれた第１上部層間絶縁膜パターン８９ａが残存するように実施する。このような方法は、前記パターニング工程間、前記局部プレートライン８７の上部がエッチング損傷されることを最小化する。以後、第１実施の形態で説明された方法により、メインプレートライン９７を形成する。

　図１７及び図１８を参照すれば、第１実施の形態と比べる時に、本発明の第３実施の形態による強誘電体メモリ素子の製造方法は局部プレートライン（図１４の８７）を形成する段階を含まない。

　これをより詳細に説明すれば、前記水素防止スペーサ８３ａを含む半導体基板の上に、第１実施の形態で説明した方法により第１上部層間絶縁膜８９、メインワードライン９１及び第２上部層間絶縁膜９３を形成する。以後、前記上部層間絶縁膜９３、８９をパターニングして互いに隣合う二つの行に沿って配列された複数の上部電極８１の上部面は露出させるスリット型ビアホール９５を形成する。

　本発明の第３実施の形態によれば、前記スリット型ビアホール９５は前記水素防止スペーサ８３ａの間に前記第１上部層間絶縁膜８９を残すようにパターニングする（図１７参照）。これによって、前記水素防止スペーサ８３ａの間には第１上部層間絶縁膜パターン８９ｂが介在される。一方、その変形例によれば、前記スリット型ビアホール９５は前記下部層間絶縁膜７４の上部面まで露出させる（図１８参照）。このような変形例のために、前記水素防止スペーサ８３ａ及び前記第１上部層間絶縁膜８９は互いにエッチング選択性を有する物質で形成する。

　以後、前記スリット型ビアホール９５が形成された結果物の全面に上部プレート膜を形成する。前記上部プレート膜をパターニングして前記スリット型ビアホール９５を覆うメインプレートライン９７を形成する。この時に、前記メインプレートライン９７は互いに隣合う二つの行に沿って配列された複数の上部電極８１と直接接触する。

従来の強誘電体メモリ素子を製造する方法を示す工程断面図である。 従来の強誘電体メモリ素子を製造する方法を示す工程断面図である。 従来の強誘電体メモリ素子を製造する方法を示す工程断面図である。 従来の強誘電体メモリ素子を製造する方法を示す工程断面図である。 本発明の望ましい実施の形態による強誘電体メモリ素子の製造方法を示す平面図である。 本発明による強誘電体メモリ素子の実施の形態を示す斜視図である。 本発明による強誘電体メモリ素子の実施の形態を示す斜視図である。 本発明による強誘電体メモリ素子の実施の形態を示す斜視図である。 本発明の一実施の形態による強誘電体メモリ素子の製造方法を説明するために、図５のＩ−Ｉ′に沿って見える断面を示す工程断面図である。 本発明の一実施の形態による強誘電体メモリ素子の製造方法を説明するために、図５のＩ−Ｉ′に沿って見える断面を示す工程断面図である。 本発明の一実施の形態による強誘電体メモリ素子の製造方法を説明するために、図５のＩ−Ｉ′に沿って見える断面を示す工程断面図である。 本発明の一実施の形態による強誘電体メモリ素子の製造方法を説明するために、図５のＩ−Ｉ′に沿って見える断面を示す工程断面図である。 本発明の一実施の形態による強誘電体メモリ素子の製造方法を説明するために、図５のＩ−Ｉ′に沿って見える断面を示す工程断面図である。 本発明の一実施の形態による強誘電体メモリ素子の製造方法を説明するために、図５のＩ−Ｉ′に沿って見える断面を示す工程断面図である。 本発明の他の実施の形態及び変形例による強誘電体メモリ素子の製造方法を説明するために、図５のＩ−Ｉ′に沿って見える断面を示す工程断面図である。 本発明の他の実施の形態及び変形例による強誘電体メモリ素子の製造方法を説明するために、図５のＩ−Ｉ′に沿って見える断面を示す工程断面図である。 本発明の他の実施の形態及び変形例による強誘電体メモリ素子の製造方法を説明するために、図５のＩ−Ｉ′に沿って見える断面を示す工程断面図である。 本発明の他の実施の形態及び変形例による強誘電体メモリ素子の製造方法を説明するために、図５のＩ−Ｉ′に沿って見える断面を示す工程断面図である。

符号の説明

　５１　　　半導体基板
　７４　　　下部層間絶縁膜
　８２　　　強誘電体キャパシタ
　８３ａ　　　水素防止スペーサ
　８９，９３　　　上部層間絶縁膜
　９７　　　プレートライン
　７７　　　下部電極
　７９　　　強誘電体膜パターン
　８１　　　上部電極
　８７　　　局部プレートライン
　９７　　　メインプレートライン
　９５　　　スリット型ビアホール

Claims (32)

1. 　半導体基板上に形成された下部層間絶縁膜と、
   　前記下部層間絶縁膜上に行方向及び列方向に沿って２次元的に配列された複数の強誘電体キャパシタと、
   　前記強誘電体キャパシタの側壁に配置された複数の水素防止スペーサと、
   　前記水素防止スペーサを有する半導体基板の全面に積層された上部層間絶縁膜と、
   　前記上部層間絶縁膜内に配置された複数のプレートラインと、を含み、
   　前記プレートラインの各々は互いに隣合う少なくと二つの前記強誘電体キャパシタの上部面と接触していることを特徴とする強誘電体メモリ素子。
2. 　前記強誘電体キャパシタの側壁は前記半導体基板の上部面に対して７０°乃至９０°の傾斜を有することを特徴とする請求項１に記載の強誘電体メモリ素子。
3. 　前記強誘電体キャパシタは順次に積層された下部電極、強誘電体膜パターン及び上部電極を含み、前記プレートラインは互いに隣合う少なくとも二つの行上に配列された前記上部電極と直接的に接触していることを特徴とする請求項１に記載の強誘電体メモリ素子。
4. 　前記下部電極及び上部電極はルテニウムＲｕ及びルテニウム酸化物のうちから選択された少なくとも一つの物質からなることを特徴とする請求項３に記載の強誘電体メモリ素子。
5. 　前記強誘電体膜パターンはＰｂＴｉＯ_３をシード層として使用して形成されたＰＺＴ（Ｐｂ、Ｚｒ、ＴｉＯ_３）であることを特徴とする請求項３に記載の強誘電体メモリ素子。
6. 　前記強誘電体膜パターンはＳｒＴｉＯ_３、ＢａＴｉＯ_３、（Ｂａ、Ｓｒ）ＴｉＯ_３、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３及びＢｉ_４Ｔｉ_３Ｏ_１２のうちから選択された一つの物質であることを特徴とする請求項３に記載の強誘電体メモリ素子。
7. 　前記水素防止スペーサはＴｉＯ_２、Ａｌ_２Ｏ_３、ＺｒＯ_２及びＣｅＯ_２のうちから選択された少なくとも一つの物質からなることを特徴とする請求項１に記載の強誘電体メモリ素子。
8. 　前記プレートラインはルテニウムＲｕ、白金Ｐｔ、イリジウムＩｒ、ロジウムＲｈ、オスミウムＯｓ及びパラジウムＰｄで構成される白金族金属及び前記白金族金属の酸化物のうちから選択された少なくとも一つの物質からなることを特徴とする請求項１に記載の強誘電体メモリ素子。
9. 　前記プレートラインは互いに隣合う少なくとも二つの行上に配列された前記強誘電体キャパシタの上部面と直接的に接触する局部プレートラインであり、前記局部プレートラインは前記上部層間絶縁膜により覆われていることを特徴とする請求項１に記載の強誘電体メモリ素子。
10. 　前記プレートラインは前記上部層間絶縁膜を貫通するスリット型ビアホールを通じて互いに隣合う少なくとも二つの行上に配列された前記強誘電体キャパシタの上部面と直接的に接触するメインプレートラインであることを特徴とする請求項１に記載の強誘電体メモリ素子。
11. 　前記プレートラインは、
    　互いに隣合う少なくとも二つの行上に配列された前記強誘電体キャパシタの上部面と直接的に接触し、前記上部層間絶縁膜により覆われた局部プレートラインと、
    　前記上部層間絶縁膜を貫通するスリット型ビアホールを通じて前記局部プレートラインの上部面と直接的に接触するメインプレートラインと、を含むことを特徴とする請求項１に記載の強誘電体メモリ素子。
12. 　前記局部プレートラインと前記メインプレートラインとの間には前記上部層間絶縁膜が介在されていることを特徴とする請求項１１に記載の強誘電体メモリ素子。
13. 　前記プレートラインは前記水素防止スペーサの側壁及び前記下部層間絶縁膜の上部面を覆うことを特徴とする請求項１に記載の強誘電体メモリ素子。
14. 　前記プレートラインと前記下部層間絶縁膜との間に介在された絶縁膜パターンをさらに含むことを特徴とする請求項１に記載の強誘電体メモリ素子。
15. 　前記絶縁膜パターンは前記上部層間絶縁膜であることを特徴とする請求項１４に記載の強誘電体メモリ素子。
16. 　前記上部層間絶縁膜内に配置されたメインワードラインをさらに含むことを特徴とする請求項１に記載の強誘電体メモリ素子。
17. 　半導体基板上に下部層間絶縁膜を形成する段階と、
    　前記下部層間絶縁膜上に行方向及び列方向に沿って２次元的に配列された複数の強誘電体キャパシタを形成する段階と、
    　前記強誘電体キャパシタの側壁に水素防止スペーサを形成する段階と、
    　前記水素防止スペーサを有する半導体基板の全面に積層された上部層間絶縁膜と、前記上部層間絶縁膜内に前記行方向と一並行に配置された複数のプレートラインとを形成する段階と、を含み、
    　前記プレートラインの各々は互いに隣合う少なくとも二つの行上に配列された前記強誘電体キャパシタの上部面と直接的に接触することを特徴とする強誘電体メモリ素子の製造方法。
18. 　前記複数の強誘電体キャパシタを形成する段階は、
    　前記下部層間絶縁膜上に下部絶縁膜、強誘電体膜及び上部電極膜を順次に形成する段階と、
    　前記上部電極膜、前記強誘電体膜及び前記下部絶縁膜を連続してパターニングして前記行方向及び前記列方向に沿って２次元的に配列された複数の下部電極、前記下部電極上に積層された複数の強誘電体膜パターン、及び前記強誘電体膜パターン上に積層された複数の上部電極を形成する段階と、を含むことを特徴とする請求項１７に記載の強誘電体メモリ素子の製造方法。
19. 　前記強誘電体キャパシタの側壁は７０°乃至９０°の傾斜を有するように形成することを特徴とする請求項１７に記載の強誘電体メモリ素子の製造方法。
20. 　前記下部絶縁膜及び前記上部電極膜は各々ルテニウム及びルテニウム酸化物のうちから選択された少なくとも一つの物質で形成することを特徴とする請求項１８に記載の強誘電体メモリ素子の製造方法。
21. 　前記上部電極膜、強誘電体膜及び下部絶縁膜をパターニングする段階は、前記強誘電体キャパシタが垂直な側壁を有するように、酸素含有プラズマを使用した異方性エッチングの方法で実施することを特徴とする請求項２０に記載の強誘電体メモリ素子の製造方法。
22. 　前記強誘電体膜はＰＺＴ（Ｐｂ、Ｚｒ、ＴｉＯ_３）、ＳｒＴｉＯ_３、ＢａＴｉＯ_３、（Ｂａ、Ｓｒ）ＴｉＯ_３、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３及びＢｉ_４Ｔｉ_３Ｏ_１２のうちから選択された一つの物質で形成し、前記強誘電体膜はＰｂＴｉＯ_３をシード層として使用して形成することを特徴とする請求項１８に記載の強誘電体メモリ素子の製造方法。
23. 　前記強誘電体膜を形成する段階はｌｅａｄ　ａｃｅｔａｔｅ　［Ｐｂ（ＣＨ_３ＣＯ_２）_２　３Ｈ_２Ｏ］、ｚｉｒｃｏｎｉｕｍ　ｎ−ｂｕｔｏｘｉｄｅ［Ｚｒ（ｎ−ＯＣ_４Ｈ_９）_４］及びｔｉｔａｎｉｕｍ　ｉｓｏｐｒｏｐｏｘｉｄｅ［Ｔｉ（ｉ−ＯＣ_３Ｈ_７）_４］を前駆体として使用し、２−ｍｅｔｈｏｘｙｅｔｈａｎｏｌ　［ＣＨ_３ＯＣＨ_２ＣＨ_２ＯＨ］をソルベントとして使用する化学的溶液積層ＣＳＤ方法で実施することを特徴とする請求項１８に記載の強誘電体メモリ素子の製造方法。
24. 　前記水素防止スペーサを形成する段階は、
    　前記強誘電体キャパシタが形成された半導体基板の全面に水素防止膜をコンフォマルに形成する段階と、
    　前記強誘電体キャパシタの上部面が露出するまで前記水素防止膜を異方性エッチングする段階と、を含み、
    　前記水素防止膜はＴｉＯ_２、Ａｌ_２Ｏ_３、ＺｒＯ_２及びＣｅＯ_２のうちから選択された少なくとも一つの物質で形成することを特徴とする請求項１７に記載の強誘電体メモリ素子の製造方法。
25. 　前記プレートラインを形成する段階は、
    　前記水素防止スペーサが形成された半導体基板の全面に下部プレート膜を形成する段階と、
    　前記下部プレート膜をパターニングして前記行方向と平行な複数の局部プレートラインを形成する段階と、を含み、
    　前記各局部プレートラインは互いに隣合う少なくとも二つの行上に配列された前記強誘電体キャパシタの上部面と直接的に接触することを特徴とする請求項１７に記載の強誘電体メモリ素子の製造方法。
26. 　前記下部プレート膜を形成する前に、
    　前記水素防止スペーサが形成された半導体基板の全面に絶縁膜を形成する段階と、
    　前記上部電極が露出するまで前記絶縁膜を平坦化させ、前記強誘電体キャパシタの間のギャップ領域を満たす絶縁膜パターンを形成する段階と、をさらに含むことを特徴とする請求項２５に記載の強誘電体メモリ素子の製造方法。
27. 　前記局部プレートラインを形成した後に、
    　前記局部プレートラインを含む半導体基板の全面に第１上部層間絶縁膜及び第２上部層間絶縁膜を順次に形成する段階をさらに含むことを特徴とする請求項２５に記載の強誘電体メモリ素子の製造方法。
28. 　前記第２及び第１上部層間絶縁膜を順次にパターニングして、前記局部プレートラインを露出させ、前記行方向と平行なスリット型ビアホールを形成する段階と、
    　前記スリット型ビアホールを覆うメインプレートラインを形成する段階と、をさらに含むことを特徴とする請求項２７に記載の強誘電体メモリ素子の製造方法。
29. 　前記上部層間絶縁膜及び前記プレートラインを形成する段階は、
    　前記水素防止スペーサが形成された半導体基板の全面に第１及び第２上部層間絶縁膜を順次に形成する段階と、
    　前記第２及び第１上部層間絶縁膜を順次にパターニングして、前記強誘電体キャパシタの上部面を露出させ、前記行方向と平行なスリット型ビアホールを形成する段階と、
    　前記スリット型ビアホールを覆うメインプレートラインを形成する段階と、を含むことを特徴とする請求項１７に記載の強誘電体メモリ素子の製造方法。
30. 　前記スリット型ビアホールは前記強誘電体キャパシタの間の前記下部層間絶縁膜の上部面を露出させることを特徴とする請求項２９に記載の強誘電体メモリ素子の製造方法。
31. 　前記スリット型ビアホールを形成する段階は前記水素防止スペーサの間に前記第１上部層間絶縁膜を残すように実施することを特徴とする請求項２９に記載の強誘電体メモリ素子の製造方法。
32. 　前記上部層間絶縁膜を形成する段階は前記上部層間絶縁膜内に配置されるメインワードラインを形成する段階をさらに含むことを特徴とする請求項１７に記載の強誘電体メモリ素子の製造方法。

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