JPH0794600A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 良好な耐リーク特性および耐圧特性を有する
キャパシタを得る。 【構成】 シリコン基板３１の表面にはソース／ドレイ
ン領域２５を揺するトランスファゲートトランジスタ３
０が形成されている。このソース／ドレイン領域２５
と、層間絶縁膜４１に形成されたコンタクトホール４１
ａを埋込むプラグ層４３ａを通じて接続されるように下
部電極層１が形成されている。少なくとも下部電極層１
の側壁面を露出するように下部電極層上には強誘電体層
を含むキャパシタ絶縁層３が形成されている。下部電極
層１の側壁面を含む露出表面を覆うように層間絶縁膜４
１の上部表面上にサイドウォールスペーサ形状を有する
側壁絶縁膜１１ａが形成されている。この側壁絶縁膜１
１ａとキャパシタ絶縁層３とを介在して下部電極層１を
覆うように上部電極層５が形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にキャパシタの電極間に介在する誘
電体膜に高誘電率材料を用いた半導体装置およびその製
造方法に関するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器の目
覚ましい普及によって、半導体記憶装置の需要が急速に
拡大している。また機能的には、大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に伴なって、半導体記憶装置の高集積化および高速応答
性あるいは高信頼性に関する技術開発が進められてい
る。

【０００３】半導体記憶装置の中で、記憶情報のランダ
ムな入出力が可能なものとしてＤＲＡＭ（Dynamic Rand
om Access Memory）が一般的に知られている。このＤＲ
ＡＭは、多数の記憶情報を蓄積する記憶領域であるメモ
リセルアレイと、外部との入出力に必要な周辺回路とか
ら構成されている。

【０００４】以下、このＤＲＡＭの構成について説明す
る。図３３は、一般的なＤＲＡＭの構成を示すブロック
図である。図３３を参照して、ＤＲＡＭ３５０は、メモ
リセルアレイ３５１と、ロウアンドカラムアドレスバッ
ファ３５２と、ロウデコーダ３５３と、カラムデコーダ
３５４と、センスリフレッシュアンプ３５５と、データ
インバッファ３５６と、データアウトバッファ３５７
と、クロックジェネレータ３５８とを備えている。

【０００５】メモリセルアレイ３５１は記憶情報のデー
タ信号を蓄積する役割をなす。ロウアンドカラムアドレ
スバッファ３５２は、単位記憶回路を構成するメモリセ
ルを選択するためのアドレスバッファ信号を外部から受
ける役割をなす。ロウデコーダ３５３およびカラムデコ
ーダ３５４はアドレスバッファ信号を解読することによ
ってメモリセルを指定する役割をなす。センスリフレッ
シュアンプ３５５は、指定されたメモリセルに蓄積され
た信号を増幅して読出す役割をなす。データインバッフ
ァ３５６およびデータアウトバッファ３５７は、データ
を入力または出力する役割をなす。クロックジェネレー
タ３５８はクロック信号を発生する役割をなす。

【０００６】このように構成されるＤＲＡＭの半導体チ
ップ上において、メモリセルアレイ３５１は大きな面積
を占めている。また、このメモリセルアレイ３５１に
は、単位記憶情報を蓄積するためのメモリセルがマトリ
ックス状に複数個配列されて形成されている。すなわ
ち、通常、メモリセルは、１個のＭＯＳ（Metal Oxide
Semiconductor ）トランジスタと、これに接続された１
個のキャパシタとから構成されている。このメモリセル
は、１トランジスタ１キャパシタ型のメモリセルとして
広く知られている。このような構成を有するメモリセル
は構造が簡単なためメモリセルアレイの集積度を向上さ
せることが容易であり、大容量のＤＲＡＭに広く用いら
れている。

【０００７】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分けることができ
る。この中でもスタックトタイプキャパシタは、その構
成上、キャパシタの電極間対向面積を増大させることが
容易である。それゆえ、半導体装置の集積化に伴い素子
が微細化された場合でも、キャパシタ容量を確保するこ
とが容易である。このことより、半導体記憶装置への集
積化に伴ってスタックトタイプのキャパシタが多く用い
られるようになった。

【０００８】図３４は、従来のスタックトタイプキャパ
シタを備えたＤＲＡＭの断面構造図である。図３４を参
照して、シリコン基板３３１の表面には、各素子を電気
的に分離するための分離酸化膜３３３が形成されてい
る。また分離酸化膜３３３の下側領域には、チャネルス
トッパ領域３３５が形成されている。このように、分離
酸化膜３３３とチャネルストッパ領域３３５とにより電
気的に分離されたシリコン基板３３１の表面にＤＲＡＭ
のメモリセルが形成されている。このメモリセルは、１
つのトランスファゲートトランジスタ３３０と、１つの
キャパシタ３２０とを有している。

【０００９】このトランスファゲートトランジスタ３３
０は、ゲート酸化膜３２１と、ゲート電極３２３と、１
対のソース／ドレイン領域３２５とを有している。シリ
コン基板３３１の表面には、互いに所定の間隔を介して
１対のソース／ドレイン領域３２５が形成されている。
このソース／ドレイン領域３２５は、ＬＤＤ（Lightly
Doped Drain ）構造を有している。すなわち、ソース／
ドレイン領域３２５は、比較的低濃度の不純物領域３２
５ａと比較的高濃度の不純物領域３２５ｂとの２層構造
よりなっている。この１対のソース／ドレイン領域３２
５に挟まれる領域上には、ゲート酸化膜３２１を介在し
てゲート電極３２３が形成されている。このゲート電極
３２３の表面を覆うように絶縁膜３２７が形成されてい
る。

【００１０】このトランスファゲートトランジスタ３３
０を覆うように、かつ１対のソース／ドレイン領域３２
５の一部表面を露出するように絶縁膜３２９が形成され
ている。この絶縁膜３２９より露出する１対のソース／
ドレイン領域３２５のいずれか一方と接するようにキャ
パシタ３２０が形成されている。

【００１１】このキャパシタ３２０は、下部電極層３１
３と、キャパシタ絶縁層３１５と、上部電極層３１７と
を有している。下部電極層（ストレージノード）３１３
は、１対のソース／ドレイン領域３２５のいずれか一方
の表面と接し、かつ絶縁膜３２９上に延在して形成され
ている。この下部電極層の表面上を覆うように、主にシ
リコン酸化物よりなるキャパシタ絶縁層３１５が形成さ
れている。さらに、このキャパシタ絶縁層３１５を介在
して下部電極層３１３を覆うように上部電極層（セルプ
レート）３１７が形成されている。このキャパシタ絶縁
層３１５を挟む下部電極層３１３と上部電極層３１７と
の対向領域において電荷が蓄積される。

【００１２】キャパシタ３２０を覆うようにシリコン基
板３３１の表面全面に層間絶縁膜３０１が形成されてい
る。この層間絶縁膜３０１には、コンタクトホール３０
１ａが形成されている。このコンタクトホール３０１ａ
は、１対のソース／ドレイン領域３２５のいずれか他方
の表面に達している。コンタクトホール３０１ａを通じ
てソース／ドレイン領域３２５と接するように層間絶縁
膜３０１上にはビット線３３７が形成されている。

【００１３】ビット線３３７は、多結晶シリコン層３３
７ａと、タングステンシリサイド層３３７ｂとを有して
いる。すなわち多結晶シリコン層３３７ａとタングステ
ンシリサイド層３３７ｂとが順次積層して形成されるこ
とによりビット線３３７が構成されている。このビット
線３３７を覆うように絶縁膜３１９が形成されている。

【００１４】図３４に示すスタックトタイプのキャパシ
タを有するメモリセルは、上述したように構成上の特徴
から高集積化に適している。

【００１５】しかしながら、ＤＲＡＭの高集積化を推し
進めた場合、メモリセルサイズの縮小が余儀なくされ
る。このメモリセルサイズの縮小に伴って、キャパシタ
の平面的な占有面積も同時に縮小される。このように平
面占有面積が減少した場合、その減少の割合にほぼ比例
して下部電極層３１３の表面領域は減少し、これに伴っ
てキャパシタ３２０の電極間対向面積も減少する。すな
わち、キャパシタに蓄えられる電荷量（１ビットのメモ
リセルに蓄えられる電荷量）が低下することになる。こ
の１ビットのメモリセルに蓄えられる電荷量が一定値よ
り低下した場合、記憶領域としてのＤＲＡＭの動作が不
安定なものとなり、信頼性が低下する。

【００１６】係るＤＲＡＭの動作の不安定化を防止する
ため、限られた平面占有面積内においてキャパシタの容
量を増加させる必要がある。キャパシタ容量を増加させ
る手段として、これまでに、キャパシタ絶縁層の薄膜
化、キャパシタ絶縁層の誘電率の増加、などが検討さ
れてきた。

【００１７】に示したキャパシタ絶縁層の薄膜化は、
通常、キャパシタ絶縁層としてシリコン酸化膜を使用す
る限り限界に達している。このため、シリコン酸化膜よ
りなるキャパシタ絶縁層を用いてキャパシタ容量を増加
させるためには、キャパシタ形状を筒型、フィン型など
の複雑形状にする必要がある。しかしながら、このよう
な複雑形状を有するキャパシタを製造する場合、その製
造方法が極めて煩雑になるという問題点がある。

【００１８】そこで、最近では、特にに示したキャパ
シタ誘電率の増加に関する開発が盛んに進められてい
る。キャパシタ絶縁層の誘電率を増加させるためには、
高い誘電率を有する材料、いわゆる高誘電率材料をキャ
パシタ絶縁層に採用する方法がある。この高誘電率材料
は、一般にシリコン酸化膜の数倍から数百倍の誘電率を
有する。このため、この高誘電率材料をキャパシタ絶縁
層に用いることにより、キャパシタの形状を単純形状に
維持したまま、容易に容量の増加を図ることが可能とな
る。

【００１９】なお、この高誘電率材料と呼ばれる材料の
一例としては、酸化タンタル（Ｔａ ₂ Ｏ₅ ）、チタン酸
ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン
鉛（ＰＬＺＴ）、チタン酸ストロンチウム（ＳＴＯ）、
チタン酸バリウム（ＢＴＯ）、ＳＴなどが挙げられる。

【００２０】以下、この高誘電率材料をキャパシタ絶縁
層とするキャパシタを有するＤＲＡＭのメモリセル構造
を従来の半導体装置として図を用いて説明する。

【００２１】図３５は、従来の半導体装置の構成を概略
的に示す断面図である。図３５を参照して、シリコン基
板４３１の分離酸化膜４３３とチャネルストッパ領域４
３５とにより分離された領域には、複数個のＤＲＡＭの
メモリセルが形成されている。このメモリセルは、トラ
ンスファゲートトランジスタ４３０と、キャパシタ４１
０とを有する１トランジスタ１キャパシタ型のメモリセ
ルである。

【００２２】トランスファゲートトランジスタ４３０
は、ゲート酸化膜４２１と、ゲート電極４２３と、１対
のソース／ドレイン領域４２５とを有している。シリコ
ン基板４３１の表面には、互いに所定の間隔を介して１
対のソース／ドレイン領域４２５が形成されている。こ
のソース／ドレイン領域４２５は、ＬＤＤ構造を有して
いる。すなわち、比較的低濃度の不純物領域４２５ａと
比較的高濃度の不純物領域４２５ｂとの２層構造よりソ
ース／ドレイン領域４２５が形成されている。この１対
のソース／ドレイン領域４２５に挟まれる領域上には、
ゲート酸化膜４２１を介在してゲート電極４２３が形成
されている。このゲート電極４２３の表面を覆うように
絶縁膜４２７が形成されている。

【００２３】トランスファゲートトランジスタ４３０を
構成する１対のソース／ドレイン領域４２５のいずれか
一方に接するように、ビット線４３７が絶縁膜４２７上
に延在して形成されている。このビット線４３７とトラ
ンスファゲートトランジスタ４３０とを覆うようにシリ
コン基板４３１の表面全面に層間絶縁膜４４１が形成さ
れている。ビット線４３７は、この層間絶縁膜４４１に
よりその表面が覆われることによって、埋込みビット線
とされている。

【００２４】層間絶縁膜４４１には、コンタクトホール
４４１ａが形成されている。このコンタクトホール４４
１ａは、１対のソース／ドレイン領域４２５のいずれか
他方の表面に達している。このコンタクトホール４４１
ａ内を充填するようにプラグ層４４３ａが形成されてい
る。このプラグ層４４３ａには、不純物が注入された多
結晶シリコン（以下、ドープト多結晶シリコンとする）
が用いられている。このプラグ層４４３ａを通じてソー
ス／ドレイン領域４２５と電気的に接続されるようにキ
ャパシタ４１０が形成されている。

【００２５】キャパシタ４１０は、下部電極層４０１
と、キャパシタ絶縁層４０３と、上部電極層４０５とを
有している。このキャパシタ４１０のキャパシタ絶縁層
４０３には、上述したとおり、たとえばＰＺＴよりなる
高誘電率材料が用いられている。また、このＰＺＴなら
びにＰＬＺＴは、白金（Ｐｔ）上に形成した際に最も大
きい比誘電率を示す。それゆえ、下部電極層４０１に
は、多くの場合白金が用いられている。

【００２６】この下部電極層４０１は、バリア層４１３
を介在してプラグ層４４３ａと電気的に接続されるよう
に、かつ層間絶縁膜４０１の表面上を延在するように形
成されている。なお、このバリア層４１１は、プラグ層
４４３ａ内の不純物が層間絶縁膜４０１へ拡散するのを
防止し、かつ層間絶縁膜４４１と下部電極層４０１との
密着性を向上させる役割をなしている。この下部電極層
４０１の表面上を覆うようにＰＺＴなどの高誘電率材料
よりなるキャパシタ絶縁層４０３が形成されている。ま
たこのキャパシタ絶縁層４０３を介在して下部電極層４
０１を覆うように上部電極層４０５が形成されている。
キャパシタ４１０を覆うように絶縁膜４４５が形成され
ている。

【００２７】次に、上述した従来の半導体装置の製造方
法について説明する。図３６〜図４５は、従来の半導体
装置の製造方法を工程順に示す概略断面図である。まず
図３６を参照して、シリコン基板４３１の表面にＬＯＣ
ＯＳ（LocalOxidation of Silicon）法などにより分離
酸化膜４３３が形成される。またこの際、同時に分離酸
化膜４３３の下側領域にチャネルストッパ領域４３５が
形成される。

【００２８】そしてシリコン基板４３１の表面上にゲー
ト酸化膜４２１を介在してゲート電極４２３が形成され
る。このゲート電極４２３などをマスクとしてイオン注
入を施すことにより、比較的低濃度の不純物領域４２５
ａが形成される。ゲート電極４２３を覆うように絶縁膜
４２７が形成される。この絶縁膜４２７などをマスクと
してイオン注入を施すことにより比較的高濃度の不純物
領域４２５ｂが形成される。この比較的低濃度と高濃度
の不純物領域４２５ａと４２５ｂとにより、ソース／ド
レイン領域４２５が形成される。このようにしてトラン
スファゲートトランジスタ４３０が形成される。

【００２９】１対のソース／ドレイン領域４２５のいず
れか一方と接するように埋込みビット線４３７が絶縁膜
４２７上に延在するように形成される。この埋込みビッ
ト線４３７とトランスファゲートトランジスタ４３０を
覆うように、シリコン酸化膜４４１ｂがＣＶＤ（Chamia
l Vapor Deposition）法によりシリコン基板４３１の表
面全面に形成される。このシリコン酸化膜４４１ｂの表
面上に表面の平坦化のためレジスト膜４４１ｃが形成さ
れる。このレジスト膜４４１ｃは、ＳＯＧ（Spin Or Gl
ass ）膜を塗布することによって形成された膜であって
もよい。この後、レジスト膜４４１ｃおよびシリコン酸
化膜４４１ｂが点線で示す位置までエッチバックされ
る。

【００３０】図３７を参照して、このエッチバックによ
り、その表面がほぼ平坦なシリコン酸化膜４４１が得ら
れる。

【００３１】図３８を参照して、シリコン酸化膜４４１
の表面全面にフォトレジスト４５１が塗布され、露光処
理などにより所望の形状にパターニングされる。このパ
ターニングにより、ソース／ドレイン領域４２５の上方
にホールパターン４５１ａを有するレジストパターン４
５１が形成される。このレジストパターン４５１をマス
クとしてシリコン酸化膜４４１に異方性エッチングが施
される。このエッチングにより、シリコン酸化膜４４１
には、ソース／ドレイン領域４２５の一部表面を露出す
るコンタクトホール４４１ａが形成される。この後レジ
ストパターン４５１が除去される。

【００３２】図３９を参照して、コンタクトホール４４
１ａ内を充填するようにシリコン酸化膜４４１の表面全
面にドープト多結晶シリコン膜４４３がＣＶＤ法により
５００〜８０００Åの膜厚で形成される。このドープト
多結晶シリコン膜４４３に、少なくともシリコン酸化膜
４４１の表面が露出するまでエッチバックが施される。

【００３３】図４０を参照して、このエッチバックはシ
リコン酸化膜４４１表面上のエッチング残渣を完全に除
去するため、ドープト多結晶シリコン膜４４３の膜厚の
約２０〜３０％のオーバーエッチングが施される。この
エッチバックにより、層間絶縁膜４４１のコンタクトホ
ール４４１ａ内を埋込むプラグ層４４３ａが形成され
る。

【００３４】図４１を参照して、プラグ層４４３ａの上
部表面に接するように層間絶縁膜４４１の表面全面にス
パッタ法によってＴｉ（チタン）／ＴｉＮ（窒化チタ
ン）／Ｔｉ（チタン）よりなるバリア層４１３が形成さ
れる。また、このバリア層４１３の表面全面に白金層４
０１がスパッタ法によって形成される。

【００３５】図４２を参照して、所望の形状にパターニ
ングされたレジストパターン４５３が白金層４０１の部
分表面上に形成される。このレジストパターン４５３を
マスクとして白金層４０１とバリア層４１３が順次エッ
チング除去される。これにより、白金よりなる下部電極
層４０１が形成される。この後、レジストパターン４５
３が、酸素プラズマを用いたアッシングにより除去され
る。

【００３６】図４３を参照して、このアッシングによ
り、下部電極層４０１の上部表面が露出する。

【００３７】図４４を参照して、下部電極層４０１の表
面を覆うように、たとえばＰＺＴなどの高誘電率材料よ
りなるキャパシタ絶縁層４０３がスパッタ法により形成
される。

【００３８】なお、このＰＺＴなどよりなるキャパシタ
絶縁膜４０３は、一般には、スパッタ法により形成され
るが、ＣＶＤ法により形成することも可能である。

【００３９】図４５を参照して、高誘電率材料よりなる
キャパシタ絶縁層４０３を介在して下部電極層４０１を
覆うように、たとえば白金よりなる上部電極層４０５が
スパッタ法により形成される。これにより下部電極層４
０１とキャパシタ絶縁層４０３と上部電極層４０５とか
らなるキャパシタ４１０が形成される。またキャパシタ
４１０を覆うように絶縁膜４４５がＣＶＤ法により形成
される。

【００４０】なお、上記の製造工程において、図４４に
示すプロセスでキャパシタ絶縁層４０３をスパッタ法で
はなくＣＶＤ法で製造した場合には、図４６に示すよう
な半導体装置が形成される。図４６を参照して、ＣＶＤ
法により形成されるキャパシタ絶縁層４０３ａは、スパ
ッタ法で形成される膜に比較して段差被覆性（ステップ
カバレッジ）が良好である。

【００４１】

【発明が解決しようとする課題】上記のようにキャパシ
タ絶縁層として高誘電率材料を用いた従来の半導体装置
は構成され、かつ製造される。また上述したようにキャ
パシタ形状を単純形状に維持したまま容易にキャパシタ
容量の増大を図ることができるため、このようなキャパ
シタは、たとえば２５６ＭＤＲＡＭに代表される高集積
記憶素子に用いることが有望視されている。

【００４２】しかしながら、従来の半導体装置およびそ
の製造方法では、下部電極層４０１がパターニングされ
た後にキャパシタ絶縁層４０３が形成される。このた
め、キャパシタ４１０を構成する下部電極層４０１と上
部電極層４０５との間で耐圧特性および耐リーク特性が
悪化するという問題点があった。以下、その問題点につ
いてキャパシタ絶縁層４０３を（１）スパッタ法により
形成する場合、（２）ＣＶＤ法で形成する場合に分けて
説明する。

【００４３】（１）スパッタ法により形成する場合 （ｉ）図４５を参照して、下部電極層４０１が層間絶縁
膜４４１上で所望の形状にパターニングされて形成され
る。このため、下部電極層４０１の上部表面と層間絶縁
膜４４１の上部表面とにより段差が構成される。このよ
うに段差が生じた表面上にスパッタ法のような段差被覆
性の悪い方法によりキャパシタ絶縁層４０３が形成され
る。それゆえ、キャパシタ絶縁層４０３は、段差の下端
部（Ｓ部）において膜厚が小さくなる。キャパシタ絶縁
層４０３の膜厚が部分的にでも小さくなった場合、この
膜厚の小さい部分（Ｓ部）において下部電極層４０１と
上部電極層４０５との間でリーク電流が増大し、所定の
耐圧を確保することが困難となる。すなわち、下部電極
層４０１と上部電極層４０５との間で良好な耐リーク特
性および耐圧特性を得ることができない。

【００４４】（ｉｉ）また、図４７を参照して、下部電
極層４０１がパターニングされた後に、キャパシタ絶縁
層４０３が形成される場合には、キャパシタ絶縁層４０
３は下部電極層４０１と層間絶縁膜４４１とに接して形
成されることになる。すなわち、キャパシタ絶縁層４０
３は、白金よりなる下部電極層４０１に接してその上に
形成される部分４０３ａと、層間絶縁膜４４１に接して
その上に形成される部分４０３ｂとを有することとな
る。

【００４５】一般に、ＰＺＴならびにＰＬＺＴのごとき
鉛を含む高誘電率材料については、シリコン酸化膜上に
形成された場合ペロブスカイト構造が得難く、白金上に
形成された場合ペロブスカイト構造が得やすいことが知
られている。

【００４６】また本願発明者らは、実験の結果、ＰＺＴ
ならびにＰＬＺＴについては、ペロブスカイト構造を多
く含むほど、その耐リーク特性が良好であることを見出
した。以下、その実験の方法ならびにその結果について
述べる。

【００４７】まず、図４８に示す構造を有するサンプル
（Ａ）、（Ｂ）を２つ作成し、準備した。

【００４８】図４８は、サンプルの構造を示す概略断面
図である。図４８を参照して、サンプル５１０は、シリ
コン基板５０１と、そのシリコン基板５０１上に順に積
層されたシリコン酸化膜（ＳｉＯ₂ ）５０３と、白金
（Ｐｔ）層５０５と、高誘電率材料よりなる膜５０７
（以下、高誘電率材料膜とする）と、パターニングされ
た白金層５０９とを有している。ここで高誘電率材料膜
５０７は、ＰＺＴとＰｂＴｉＯ₃ との２層構造を有し、
その上層のＰＺＴが１５０ｎｍの膜厚を有し、下層のＰ
ｂＴｉＯ₃ が４ｎｍの膜厚を有している。

【００４９】ここで、流量６０ｓｃｃｍのＴｉ（チタ
ン）を含む雰囲気中で下層のＰｂＴｉＯ₃ を成膜したも
のをサンプル（Ａ）とし、流量１８０ｓｃｃｍのＴｉを
含む雰囲気中で下層のＰｂＴｉＯ₃ を成膜したものをサ
ンプル（Ｂ）とした。

【００５０】図４９は、このサンプル（Ａ）と（Ｂ）と
の高誘電率材料膜５０７の表面状態を走査型電子顕微鏡
（ＳＥＭ）で観察した図である。図４９を参照して、高
誘電率材料膜５０７の表面の白い部分がペロブスカイト
構造を示している。この白い部分（ペロブスカイト構
造）がサンプル（Ａ）ではまばらに分布しているのに比
較して、サンプル（Ｂ）では密に分布している。すなわ
ち、サンプル（Ｂ）はサンプル（Ａ）に比較して多数の
ペロブスカイト構造を有している。また、このことは以
下のＸ線回折によっても確かめられた。

【００５１】図５０（ａ）、（ｂ）は、２つのサンプル
（Ａ）と（Ｂ）とにＸ線回折を行なったピーク強度比を
示す図である。図５０（ａ）、（ｂ）を参照して、横軸
が回折角度を示し、縦軸が強度を示している。サンプル
（Ａ）（図４９（ａ））では、ペロブスカイト構造でな
い部分に相当する３５度付近のピークに比較して、ペロ
ブスカイト構造を示す３０度付近のピーク強度が小さ
い。これに対して、サンプル（Ｂ）（図４９（ｂ））で
は、ペロブスカイト構造でない部分に相当する３５度付
近のピーク強度に比較して、ペロブスカイト構造を示す
３０度付近のピーク強度が大きい。すなわち、サンプル
（Ｂ）は、サンプル（Ａ）に比較して多くのペロブスカ
イト構造を有していることが確認された。

【００５２】このように準備されたサンプル（Ａ）、
（Ｂ）について、各々リーク電流を測定した。その測定
は、図４８を参照して、パターニングされた白金層５０
９に電圧を印加し、そのときに高誘電率材料膜５０７に
流れる電流値を測定することにより行なった。

【００５３】図５１は、上記の方法により測定したサン
プル（Ａ）と（Ｂ）の各リーク電流値を示す図である。
図５１を参照して、横軸がパターニングされた白金層５
０９に印加した電圧値であり、縦軸が高誘電率材料膜５
０７を流れる電流密度（いわゆるリーク電流密度）であ
る。この図５１より明らかなように、サンプル（Ａ）と
（Ｂ）とに同一電圧を印加した場合、サンプル（Ａ）の
方がサンプル（Ｂ）に比較してリーク電流値が高くなる
ことが判明した。

【００５４】上記の実験結果より、ペロブスカイト構造
を多数有するサンプル（Ｂ）は、ペロブスカイト構造の
少ないサンプル（Ａ）に比較してリーク電流が小さい、
すなわち耐リーク特性が良好であることが判明した。

【００５５】以上のことより、再び図４７を参照して、
キャパシタ絶縁層４０３において白金層４０１上に形成
された部分４０３ａでは、比較的多数のペロブスカイト
構造を有するため耐リーク特性は比較的良好である。こ
れに対して、層間絶縁膜４４１上に形成された部分４０
３ｂではペロブスカイト構造が比較的少ないため、良好
な耐リーク特性を得ることができない。このため、下部
電極層４０１と上部電極層４０５とに電荷が蓄積され、
キャパシタ絶縁層４０３に電圧が印加された状態では層
間絶縁膜４４１上に形成された部分４０３ｂにおいて電
極４０１と４０５との間でリークパス（リーク電流の流
れる経路：たとえば矢印Ａ方向に沿う経路）が形成され
やすくなる。従って、キャパシタ４１０全体として良好
な耐リーク特性と耐圧特性を得ることができない。

【００５６】上記（ｉ）、（ｉｉ）より、従来例では、
キャパシタ絶縁層４０３をスパッタ法で形成する場合、
優れた耐リーク特性および耐圧特性を有するキャパシタ
４１０を得ることはできない。

【００５７】（２）ＣＶＤ法により形成する場合 図４２と図４３を参照して、従来の半導体装置の製造方
法では、下部電極層４０１がパターニングされた後、レ
ジストパターン４５３が酸素プラズマによるアッシング
によって除去される。このアッシング時において、図５
２に示すように下部電極層４０１の上部表面が酸素プラ
ズマにより損傷４６１を受けて、汚染される。

【００５８】また、図４２を参照して、レジストパター
ン４５３は、一般に有機材料よりなり、カーボン、ハイ
ドロカーボンなどを含む。このため、レジストパターン
４５３が下部電極層４０１上に形成されると、このカー
ボン、ハイドロカーボンなどが上部電極層４０１表面に
吸着する。それゆえ、上記のアッシングによりレジスト
パターン４５３を除去しても、下部電極層４０１上のカ
ーボン、ハイドロカーボンなどを完全に除去することは
困難である。よって、図５２に示す下部電極層４０１の
上部表面上にカーボン、ハイドロカーボンなどの吸着物
４６３が部分的に残存することとなる。

【００５９】このように、下部電極層４０１上に損傷４
６１や吸着物４６３などが存在する状態でＣＶＤ法によ
りキャパシタ絶縁層が形成される。このＣＶＤ法によ
る、膜成長は下地膜の表面状態に非常に敏感である。こ
のため、清浄な白金表面に形成される場合に比較して、
汚染等をうけた白金表面にキャパシタ絶縁層がＣＶＤ法
により形成された場合、キャパシタ絶縁層４０３中にペ
ロブスカイト構造が少なくなる。結果として、キャパシ
タ絶縁層４０３中のペロブスカイト構造が少なくなるた
め、上述と同様の理由により、リーク電流が生じやすく
なり、電極４０１、４０５間で所定の耐圧を確保するこ
とが困難となる。すなわち、下部電極層４０１と上部電
極層４０５との間で良好な耐リーク特性および耐圧特性
を得ることができない。

【００６０】上記より、従来例では、キャパシタ絶縁層
４０３をＣＶＤ法で形成する場合、優れた耐リーク特性
および耐圧特性を有するキャパシタ４１０を得ることは
できない。

【００６１】本発明は、上記のような問題点を解決する
ためになされたもので、キャパシタを構成する下部電極
層と上部電極層との間で良好な耐リーク特性および耐圧
特性を得ることを目的とする。

【００６２】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、導電領域と、絶縁層と、下部電極層と、
キャパシタ絶縁層と、側壁絶縁層と、上部電極層とを備
えている。半導体基板は主表面を有している。導電領域
は半導体基板の主表面に形成されている。絶縁層は導電
領域を覆うように半導体基板の主表面上に形成され、か
つその上部表面から導電領域の表面に達する孔を有して
いる。下部電極層は、孔を通じて導電領域に電気的に接
続され、かつ絶縁層の上部表面上に形成されている。キ
ャパシタ絶縁層は、高誘電率材料を含み、下部電極層上
に形成されている。側壁絶縁層は、少なくとも下部電極
層の側壁を覆っている。上部電極層は、キャパシタ絶縁
層と側壁絶縁層との上に下部電極層を覆うように形成さ
れている。

【００６３】本発明の半導体装置の好ましい局面に従え
ば、側壁絶縁層は、絶縁層の上部表面上に形成され、か
つ上部表面から上方へ連続的に幅が小さくなるように延
びている。

【００６４】本発明の半導体装置の好ましい他の局面に
従えば、前記高誘電率材料は常誘電体である。

【００６５】本発明の半導体装置の好ましいさらに他の
局面に従えば、側壁絶縁層は、キャパシタ絶縁層の側壁
および上部表面を覆い、キャパシタ絶縁層の上部表面と
上部電極層との間に介在する。

【００６６】本発明の半導体装置の好ましいさらに他の
局面に従えば、側壁絶縁層の材料は、ＺｒＯ₂ 、ＴｉＯ
₂ 、Ｔａ₂ Ｏ₅ の群から選ばれる少なくとも１種よりな
る。

【００６７】本発明の半導体装置の製造方法は、以下の
工程を備えている。まず半導体基板の主表面に導電領域
が形成される。そして導電領域を覆うように、かつその
上部表面から導電領域の表面に達する孔を有する第１の
絶縁層が形成される。そして孔を通じて導電領域に電気
的に接続されるように、第１の絶縁層の上部表面上に下
部電極層が形成される。下部電極層上に高誘電率材料を
含むキャパシタ絶縁層が形成される。そしてキャパシタ
絶縁層上に所定の形状を有するマスクが形成される。そ
してマスクを用いてキャパシタ絶縁層と下部電極層とを
選択的に除去することによりパターニングし、下部電極
層の少なくとも側壁が露出される。そしてパターニング
された下部電極層とキャパシタ絶縁層とを覆うように第
１の絶縁層の上部表面上に第２の絶縁層が形成される。
そして第２の絶縁層を異方性エッチングすることによ
り、下部電極層の側壁を含む露出表面を覆うように側壁
絶縁層が形成される。そしてキャパシタ絶縁層と側壁絶
縁層との上に下部電極層を覆うように上部電極層が形成
される。

【００６８】本発明の半導体装置の製造方法の好ましい
局面に従えば、第２の絶縁層を異方性エッチングするこ
とにより、側壁絶縁層がキャパシタ絶縁層の側壁および
上部表面上に残存され、その側壁絶縁層上に上部電極層
が形成される。

【００６９】本発明の半導体装置の製造方法の好ましい
他の局面に従えば、側壁絶縁層が形成された後に下部電
極層に熱処理が施される工程がさらに備えられる。この
熱処理が施された後に上部電極層が形成される。

【００７０】

【作用】本発明の半導体装置では、キャパシタ絶縁層
は、下部電極層上にのみ形成されている。このため、絶
縁層と下部電極層とから構成される段差部上にキャパシ
タ絶縁層が存在することはない。よって、この段差部上
において、キャパシタ絶縁層の膜厚が薄くなったり、膜
切れが生じたりすることはない。したがって、キャパシ
タの機能は維持でき、良好な耐リーク特性および耐圧特
性を有するキャパシタを得ることが可能となる。

【００７１】また、キャパシタ絶縁層は、下部電極層上
にのみ形成されている。このため、このキャパシタ絶縁
層は比較的多数のペロブスカイト構造を有することとな
る。よって、電極間におけるリークパスの形成は抑制さ
れ、それゆえ良好な耐リーク特性および耐圧特性を有す
るキャパシタを得ることが可能となる。

【００７２】本発明の半導体装置の好ましい局面では、
少なくとも下部電極層の側壁を覆うように側壁絶縁層が
形成されている。また、この側壁絶縁層は絶縁層上から
上方へ延びる部分を有し、この上方へ延びる部分は、下
側部分ほどその幅が大きく、上側部分ほどその幅が小さ
くなるように形成されている。すなわち、側壁絶縁層は
順テーパ形状を有している。このため、側壁絶縁層によ
って絶縁層と下部電極層とから構成される段差の側壁が
なだらかな形状とされる。よって、たとえ上部電極層が
スパッタ法のような段差被覆性の悪い方法により形成さ
れた場合でも、この段差部においてキャパシタ絶縁層の
段差被覆性が改善される。また、側壁絶縁層は、下部電
極層と上部電極層とを絶縁する役割をもなす。

【００７３】本発明の半導体装置の好ましい他の局面で
は、キャパシタ絶縁層として常誘電体が用いられている
ため、強誘電体が用いられる場合に比較して、キャパシ
タの実効電荷量を大きく確保することができ、かつキャ
パシタ絶縁層の膜疲労も生じ難い。キャパシタの実効電
荷量を大きく確保できるため、キャパシタに蓄積された
データの読出時において誤動作が生じ難くなる。またキ
ャパシタ絶縁層の膜疲労も生じ難くなるため、キャパシ
タ電極間でリーク電流の発生も防止できる。

【００７４】本発明の半導体装置の好ましいさらに他の
局面では、側壁絶縁層がキャパシタ絶縁層の上部表面上
を覆っているため、キャパシタ絶縁層の上部表面にダメ
ージが与えられることは防止される。よって、かかるダ
メージに起因するキャパシタ電極間のリーク電流が増大
することは防止される。

【００７５】本発明の半導体装置の好ましいさらに他の
局面では、キャパシタ絶縁層の上部表面上を覆う側壁絶
縁層がＺｒＯ₂ などのシリコン窒化膜などより誘電率の
高い材料よりなってる。このため、キャパシタ電極間に
キャパシタ絶縁層以外に側壁絶縁層が介在しても、それ
ほどキャパシタ容量は低下せず、良好なキャパシタ容量
を維持することができる。

【００７６】本発明の半導体装置の製造方法では、下部
電極層をパターニングする前に、この下部電極層上にキ
ャパシタ絶縁層が形成される。このため、キャパシタ絶
縁層が形成される下部電極層の表面もしくは表面上に
は、下部電極層のパターニングにより生じる損傷やレジ
スト中の成分（カーボン、ハイドロカーボンなど）は存
在しない。よって、たとえば下地表面に敏感な成長法で
あるＣＶＤ法によりキャパシタ絶縁層が形成された場合
でも、下部電極層上において比較的ペロブスカイト構造
の多いキャパシタ絶縁層を得ることが可能となる。した
がって、耐リーク特性および耐圧特性に優れたキャパシ
タを形成することができる。

【００７７】また、下部電極層をパターニングする前
に、この下部電極層上にキャパシタ絶縁層が形成され
る。このため、絶縁層とパターニングされた下部電極層
とにより構成される段差部上にキャパシタ絶縁層が形成
されることはない。よって、この段差部上においてキャ
パシタ絶縁層の膜厚の薄い部分が生じたり、膜切れが生
じたりすることはない。それゆえ、良好な耐リーク特性
および耐圧特性を有するキャパシタを形成することがで
きる。

【００７８】さらに、下部電極層をパターニングする前
に、この下部電極層上にキャパシタ絶縁層が形成され
る。このため、キャパシタ絶縁層は下部電極層上にのみ
形成される。よって、たとえばスパッタ法でキャパシタ
絶縁層が形成される場合でも、絶縁層上に形成された部
分に比べて、比較的多数のペロブスカイト構造をキャパ
シタ絶縁層は有している。よって、電極間におけるリー
クパスの形成は抑制され、それゆえ良好な耐リーク特性
および耐圧特性を有するキャパシタを形成することがで
きる。

【００７９】本発明の半導体装置の製造方法の好ましい
局面では、第２の絶縁層を異方性エッチングする際にキ
ャパシタ絶縁層は第２の絶縁層から露出することはない
ため、キャパシタ絶縁層の上部表面にエッチングによる
ダメージが与えられることはない。このため、キャパシ
タ電極間に、このダメージによるリーク電流が生ずるこ
とは防止される。

【００８０】本発明の半導体装置の製造方法の好ましい
他の局面では、下部電極層に熱処理が施されるため、側
壁絶縁層の形成時に下部電極層の上部表面に導入された
ダメージは修復される。このため、キャパシタ電極間に
このダメージによるリーク電流が生ずることは防止され
る。

【００８１】

【実施例】以下、本発明の実施例について図を用いて説
明する。

【００８２】実施例１ 図１は、本発明の第１の実施例における半導体装置の構
成を概略的に示す断面図である。図１を参照して、シリ
コン基板３１の表面には、分離酸化膜３３が形成されて
いる。またこの分離酸化膜３３の下面に接するようにチ
ャネルストッパ領域３５が形成されている。この分離酸
化膜３３とチャネルストッパ領域３５とにより電気的に
分離されるシリコン基板３１の表面には、複数個のトラ
ンスファゲートトランジスタ３０が形成されている。

【００８３】トランスファゲートトランジスタ３０は、
ゲート酸化膜２１と、ゲート電極２３と、１対のソース
／ドレイン領域２５とを有している。シリコン基板３１
の表面には、１対のソース／ドレイン領域２５が所定の
間隔を介して形成されている。このソース／ドレイン領
域２５は、ＬＤＤ構造を有している。すなわちソース／
ドレイン領域２５は、比較的低濃度の不純物領域２５ａ
と比較的高濃度の不純物領域２５ｂとの２層構造により
形成されている。この１対のソース／ドレイン領域２５
に挟まれる領域上にゲート酸化膜２１を介在してゲート
電極２３が形成されている。このゲート電極２３の表面
を覆うように絶縁膜２７が形成されている。

【００８４】この絶縁膜２７の表面上に延在するよう
に、かつ１対のソース／ドレイン領域２５のいずれか一
方と接するようにビット線３７が形成されている。この
ビット線３７およびトランスファゲートトランジスタ３
０を被覆するようにシリコン酸化膜（ＳｉＯ₂ ）４１が
形成されている。この層間絶縁膜４１により覆われるこ
とによってビット線３７は埋込みビット線とされてい
る。

【００８５】層間絶縁膜４１には、その上部表面から１
対のソース／ドレイン領域２５のいずれか他方の一部表
面に達するコンタクトホール４１ａが形成されている。
このコンタクトホール４１ａを充填し、それによりソー
ス／ドレイン領域２５の表面と接するようにドープト多
結晶シリコンよりなるプラグ層４３ａが形成されてい
る。このプラグ層４３ａとバリア層１３とを通じてソー
ス／ドレイン領域２５と電気的に接続するようにキャパ
シタ１０が形成されている。

【００８６】バリア層１３は、チタン（Ｔｉ）／窒化チ
タン（ＴｉＮ）／チタン（Ｔｉ）の３層構造を有し、プ
ラグ層４３ａと接するように形成されている。バリア層
１３を構成する各膜の膜厚は、各々１００Å程度であ
る。このバリア層１３は、ドープト多結晶シリコンより
なるプラグ層４３ａから下部電極層１に不純物が拡散す
ることを防止し、かつ層間絶縁膜４１と下部電極層１と
の密着性を向上させる役割をなしている。

【００８７】キャパシタ１０は、下部電極層１と、キャ
パシタ絶縁層３と、上部電極層１９とを有している。下
部電極層１は、バリア層１３を介在して層間絶縁膜４１
の表面上に５００〜７００Åの膜厚で形成されている。
またこの下部電極層１は白金（Ｐｔ）よりなっている。
この下部電極層１の表面上にたとえばＰＺＴ、ＢＳＴ、
ＳＴ、ＰＺＴなどの高誘電率材料よりなるキャパシタ絶
縁層３が形成されている。このキャパシタ絶縁層３の膜
厚は、ＢＳＴを用いた場合には５００〜１０００Å程度
（なお、６００〜８００Å程度の膜厚がより好ましい）
であり、ＳＴを用いた場合には３００〜７００Å程度で
あり、ＰＺＴを用いた場合には１０００〜２０００Åで
ある。このキャパシタ絶縁層３と下部電極層１との側壁
は連続する面を形成している。

【００８８】なお、ＢＳＴ、ＳＴは常誘電体であり、そ
の誘電率εは各々３５０、２５０である。またＰＺＴは
強誘電体であり、その誘電率εは７００である。

【００８９】この下部電極層１とキャパシタ絶縁層３の
側壁を覆うように側壁絶縁層１１ａが層間絶縁膜４１上
に形成されている。この側壁絶縁層１１ａは、層間絶縁
膜４１の上部表面から連続的に幅Ｗ₁ が小さくなるよう
に上方へ延びて形成されている。すなわち、側壁絶縁層
１１ａの上側部分ほど下側部分に比較してその幅が小さ
くなるように形成されている。このキャパシタ絶縁層３
と側壁絶縁層１１ａとを介在して下部電極層１を覆うよ
うに上部電極層５が形成されている。この上部電極層５
は、たとえば白金よりなっていてもよく、またこれに限
られずドープト多結晶シリコンよりなっていてもよい。
このキャパシタ１０を被覆するように絶縁膜４５が形成
されている。

【００９０】次に、本実施例における半導体装置の製造
方法について説明する。図２〜図１１は、本発明の第１
の実施例における半導体装置の製造方法を工程順に示す
概略断面図である。

【００９１】まず図２を参照して、シリコン基板３１の
分離酸化膜３３とチャネルストッパ領域３５とにより分
離される領域に、ゲート酸化膜２１とゲート電極２３と
１対のソース／ドレイン領域２５とを有するトランスフ
ァゲートトランジスタ３０が形成される。またゲート電
極２３の表面を覆う絶縁膜２７の表面上に延在するよう
に、かつ１対のソース／ドレイン領域２５のいずれか一
方と接するようにビット線３７が形成される。このビッ
ト線３７は、たとえばドープト多結晶シリコン膜より形
成される。

【００９２】このビット線３７とトランスファゲートト
ランジスタ３０とを覆うようにシリコン基板３１の表面
全面に減圧ＣＶＤ法を用いてシリコン酸化膜４１が形成
される。このシリコン酸化膜４１の表面にＳＯＧ膜（図
示せず）が塗布され、その表面が比較的平坦とされる。
この後、ＳＯＧ膜とシリコン酸化膜４１とをエッチバッ
クし、それによりほぼ平坦な上部表面を有する層間絶縁
膜４１が形成される。

【００９３】図３を参照して、層間絶縁膜４１の表面全
面にフォトレジスト５１が塗布される。このフォトレジ
スト５１は、露光処理などによりソース／ドレイン領域
２５の上方にホールパターン５１ａを有するようにパタ
ーニングされる。このレジストパターン５１をマスクと
して層間絶縁膜４１に異方性エッチングが施される。こ
のエッチングにより層間絶縁膜４１には、ソース／ドレ
イン領域２５のいずれか他方の表面に達するコンタクト
ホール４１ａが形成される。またこのコンタクトホール
４１ａは、その開口径が０．２〜０．６μｍ程度で形成
される。この後、レジストパターン５１ａが除去され
る。

【００９４】図４を参照して、コンタクトホール４１ａ
を埋込むように、層間絶縁膜４１の表面全面にドープト
多結晶シリコン膜４３が３０００〜９０００Åの膜厚で
ＣＶＤ法により形成される。このドープト多結晶シリコ
ン膜４３にエッチバックが施される。

【００９５】このエッチングの条件は、たとえばガス
系：ＳＦ₆ 、ＳＦ₆ の流量：１００ｓｃｃｍ、ガス圧：
５００ｍＴｏｒｒ、ＲＦ電力：２００Ｗ、時間：１〜２
分である。また、この条件下でのドープト多結晶シリコ
ン膜４３のエッチング速度は４０００〜６０００Å／ｍ
ｉｎ．である。

【００９６】図５を参照して、上記のエッチングによ
り、少なくとも層間絶縁膜４１の上部表面が露出するま
でドープト多結晶シリコン膜４３は除去される。これに
より、コンタクトホール４１ａ内を充填し、それにより
ソース／ドレイン領域２５の表面と接するプラグ層４３
ａが形成される。

【００９７】図６を参照して、プラグ層４３ａの上部表
面と接するように層間絶縁膜４１の上部表面全面にバリ
ア層１３として、チタン層、窒化チタン層、チタン層の
３層が各々１００Å程度の膜厚で順次スパッタ法により
形成される。この後、最下層チタン層と層間絶縁膜４１
とのシリサイド化を行なうため、温度６５０℃で２０分
間、窒素（Ｎ₂ ）あるいはアルゴン（Ａｒ）の雰囲気下
で熱処理が施される。バリア層１３の表面全面に白金層
１が５００〜７００Åの膜厚でたとえばＣＶＤ法により
形成される。この後、バリア層１３を構成する最上層チ
タン層と下部電極層１の白金との合金化のため、温度６
５０℃で２０分間、窒素あるいはアルゴン雰囲気下で熱
処理が施される。

【００９８】なお、この合金化が施された白金よりなる
下部電極層１の表面上にさらに白金層を形成してもよ
い。

【００９９】図７を参照して、白金層１の表面全面にた
とえばＰＺＴ、ＢＳＴ、ＳＴ、ＰＺＴなどの高誘電率材
料よりなる層３が形成される。高誘電率材料にＰＺＴを
用いた場合、この高誘電率材料層３は、１０００〜２０
００Åの膜厚で、またＢＳＴあるいはＳＴを用いた場合
には各々５００〜１０００Å、３００〜７００ÅÅの膜
厚で形成される。この後、高誘電率材料としてＰＺＴを
スパッタ法により形成した場合には、ＰＺＴをペロブス
カイト化するための熱処理が高誘電率材料層３に施され
る。この熱処理の条件は、酸素（Ｏ₂ ）雰囲気中でたと
えば温度５５０℃では３時間、あるいは温度６５０℃で
は３０分間加熱される。

【０１００】図８を参照して、高誘電率材料層３の表面
上に、所望の形状にパターニングされたレジストパター
ン５３が形成される。このレジストパターン５３をマス
クとして高誘電率材料層３、白金層１およびバリア層１
３が順次異方性エッチングによりパターニングされる。
このパターニングにより、白金よりなる下部電極層１が
バリア層１３とプラグ層４３ａとを通じてソース／ドレ
イン領域２５と電気的に接続するように形成される。ま
たこのパターニングにより、下部電極層１の表面上に高
誘電率材料よりなるキャパシタ絶縁層３が形成される。
この下部電極層１とキャパシタ絶縁層３との側壁は実質
的に連続する面をなしている。この後、レジストパター
ン５３が除去される。

【０１０１】図９を参照して、下部電極層１とキャパシ
タ絶縁層３との表面全面を覆うようにシリコン酸化物あ
るいはシリコン窒化物よりなる絶縁膜１１が２０００〜
３０００Å程度の膜厚でＣＶＤ法により形成される。こ
の絶縁膜１１に、少なくともキャパシタ絶縁層３の表面
が露出するまで異方性エッチングが施される。

【０１０２】図１０を参照して、このエッチングによ
り、下部電極層１とキャパシタ絶縁層３との側壁を覆う
ように側壁絶縁層１１ａが形成される。

【０１０３】図１１を参照して、キャパシタ絶縁層３と
側壁絶縁層１１ａを介在して下部電極層１を覆うように
白金あるいはドープト多結晶シリコンよりなる上部電極
層５が形成される。これにより、下部電極層１とキャパ
シタ絶縁層３と上部電極層５とからなるキャパシタ１０
が形成される。このキャパシタ１０を覆うように絶縁膜
４５が形成される。

【０１０４】本実施例の半導体装置では、図１に示すよ
うに、下部電極層１とキャパシタ絶縁層３との側壁を覆
うように側壁絶縁層１１ａが形成されている。この側壁
絶縁層１１ａは層間絶縁膜４１の上部表面から上方へ延
びており、この上方へ延びる部分は、その下側部分ほど
幅Ｗが大きく、かつ上側部分ほどその幅Ｗが小さくなる
ように形成されている。すなわち、側壁絶縁層１１ａは
順テーパ形状を有しており、なだらかな表面を有してい
る。このため、側壁絶縁層１１ａによって、層間絶縁膜
４１とキャパシタ絶縁層３とから構成される段差の側壁
がなだらかな形状とされる。よって、たとえ上部電極層
５がスパッタ法のような段差被覆性の悪い方法により形
成された場合でも、この段差部上における上部電極層５
の段差被覆性が改善される。

【０１０５】また、キャパシタ絶縁層３は、下部電極層
１上にのみ形成されている。このため、従来例のように
層間絶縁膜４１と下部電極層１との上部表面から構成さ
れる段差部上にキャパシタ絶縁層３が存在することはな
い。よって、係る段差部上において、キャパシタ絶縁層
３の膜厚が薄くなったり、膜切れが生じたりすることは
ない。したがって、キャパシタ絶縁層３の膜厚が薄くな
ることによりキャパシタ１０の耐リーク特性および耐圧
特性が悪化することもない。また、キャパシタ絶縁層３
の膜切れが生じることにより、キャパシタ１０の機能が
維持できないという事態も生じない。したがって、良好
な耐リーク特性および耐圧特性を有するキャパシタ１０
を得ることが可能となる。

【０１０６】さらに、キャパシタ絶縁層３は、下部電極
層１の表面上にのみ形成されている。このため、たとえ
ばスパッタ法でキャパシタ絶縁層３が形成される場合で
も、層間絶縁膜４１上に形成される部分に比べて、キャ
パシタ絶縁層３は比較的多数のペロブスカイト構造を有
している。よって、上下電極１と５との間におけるリー
クパスの形成は抑制され、それゆえ良好な耐リーク特性
および耐圧特性を有するキャパシタを得ることが可能と
なる。

【０１０７】本実施例の半導体装置の製造方法では、図
７と図８に示すプロセスにおいて、、下部電極層１とキ
ャパシタ絶縁層３とが順次積層して形成された後、両層
１、３がパターニングされる。すなわち、従来の製造方
法のように下部電極層１を一旦パターニングした後にキ
ャパシタ絶縁層３が形成されることはない。

【０１０８】従来例のように下部電極層１をパターニン
グにより形成した後にキャパシタ絶縁層３をスパッタ法
で形成する場合には、層間絶縁膜４１と下部電極層１と
で構成される段差部上においてキャパシタ絶縁層３の膜
厚が薄くなったり膜切れを起こしたりする。

【０１０９】しかし、下部電極層１のパターニング前に
キャパシタ絶縁層３が形成されるため、キャパシタ絶縁
層３はほぼ平坦な表面を有する白金層１上に形成され
る。このため、層間絶縁膜４１と下部電極層１とで構成
される段差部上にキャパシタ絶縁層３が分布することは
ない。よって、キャパシタ絶縁層３の膜厚が薄くなった
り、膜切れが生じることによるキャパシタ１０の耐リー
ク特性および耐圧特性の劣化は生じない。したがって、
耐リーク特性および耐圧特性に優れたキャパシタ１０を
製造することができる。

【０１１０】さらに、従来例のように下部電極層１をパ
ターニングした後に、キャパシタ絶縁層３をスパッタ法
で形成する場合には、キャパシタ絶縁層３は層間絶縁膜
４１上に形成される部分を有する。この層間絶縁膜４１
上に形成された部分は、下部電極層１上に形成された部
分よりペロブスカイト構造が少ない。このため、上下電
極１、５間でリークパスが形成されやすく、キャパシタ
４１０の耐リーク特性などの劣化を生じていた。

【０１１１】しかし、本実施例では下部電極層１のパタ
ーニング前にキャパシタ絶縁層３が形成されるため、キ
ャパシタ絶縁層３は下部電極層１上にのみ形成され、層
間絶縁膜４１上に形成されることはない。よって、キャ
パシタ絶縁層３は全体的にペロブスカイト構造を比較的
多数含む膜質となり、上下電極１、５間においてリーク
パスは形成され難くなる。したがって、耐リーク特性お
よび耐圧特性に優れたキャパシタ１０を製造することが
できる。

【０１１２】さらに、従来例のように下部電極層１をパ
ターニングするときには上述したように、下部電極層１
の表面に酸素プラズマによる損傷が与えられたり、レジ
スト中の成分（カーボンなど）が吸着したりする。この
ため、キャパシタ絶縁層３をＣＶＤ法のように下地層の
表面状態に敏感な方法で形成すると、キャパシタ絶縁層
３においてペロブスカイト構造が得がたい。ゆえに、キ
ャパシタ１０の耐リーク特性および耐圧特性が劣化して
いた。

【０１１３】しかし、本実施例では下部電極層１のパタ
ーニング前にキャパシタ絶縁層３が形成されるため、下
部電極層１の表面に損傷が与えられたり、レジスト中の
成分が吸着することはない。よって、ＣＶＤ法によりペ
ロブスカイト構造を比較的多数有するキャパシタ絶縁層
３を下部電極層１上に形成することができる。したがっ
て、耐リーク特性および耐圧特性に優れたキャパシタ１
０を製造することができる。

【０１１４】なお、本実施例においては、図１に示すよ
うに側壁絶縁層１１ａは、バリア層１３と下部電極層１
とキャパシタ絶縁層３との厚みの和とほぼ同じ高さを有
している。しかしながら、側壁絶縁層１１ａは、少なく
とも下部電極層１の側壁を覆っていればよいため、図１
２に示す側壁絶縁層１１１ａのようにバリア層１３と下
部電極層１と上部電極層３との膜厚の和より低い高さで
あってもよい。

【０１１５】なお、本実施例においては、図９および図
１０で示す側壁絶縁層１１ａは、全面に形成されたシリ
コン窒化膜１１に２０〜３０％のオーバーエッチングを
施すことにより形成される。このオーバーエッチングの
際にキャパシタ絶縁層３の上部表面にダメージが与えら
れる。このキャパシタ絶縁層３に与えられたダメージに
より、キャパシタ電極１および５間に電圧が印加された
場合、リーク電流が生じてしまう。このため、側壁絶縁
層１１ａの形成時にキャパシタ絶縁層３にダメージが与
えられることを防止する必要がある。その方法として、
たとえば以下の実施例２および実施例３に述べる２つの
方法がある。

【０１１６】実施例２ 側壁絶縁層１１ａをシリコン窒化膜もしくはシリコン酸
化膜で形成する場合には、図１０に示すように側壁絶縁
層１１ａが形成された後、アニール処理を施す方法があ
る。このアニール処理の具体的条件として、たとえば５
００℃の温度で酸素（Ｏ₂ ）雰囲気中において１０〜３
０秒間ランプアニールを施す方法がある。また５００〜
６００℃の温度で酸素雰囲気中において３０分間炉内ア
ニールする方法もある。これにより、キャパシタ絶縁層
３に与えられたダメージは回復し、キャパシタ電極１お
よび５間に電圧が印加されてもリーク電流の発生は防止
される。

【０１１７】実施例３ 側壁絶縁層１１ａの材料にＺｒＯ₂ （酸化ジルコニウ
ム），ＴｉＯ₂ （酸化チタン），Ｔａ₂ Ｏ₅ （酸化タン
タル）を用いる場合には、以下の方法によることが好ま
しい。

【０１１８】図１３および図１４は、本発明の第３の実
施例における半導体装置の製造方法を工程順に示す概略
断面図である。図１３を参照して、下部電極層１とキャ
パシタ絶縁層３とが形成された後、表面全面にＺｒ
Ｏ₂ 、ＴｉＯ₂ もしくはＴａ₂ Ｏ ₅ よりなる層が形成さ
れる。キャパシタ絶縁層３の表面が露出しないように、
このＺｒＯ₂ などよりなる層の全面に異方性エッチング
が施される。これにより、下部電極層１の側壁を覆うと
ともにキャパシタ絶縁層３の上部表面をも覆う、側壁絶
縁層１１ｄがＺｒＯ₂ などにより形成される。

【０１１９】この後、第１の実施例と同様の後工程を経
ることにより図１４に示す構成が得られる。

【０１２０】本実施例の方法によれば、側壁絶縁層１１
ｄの形成時において、キャパシタ絶縁層３の表面が露出
しないようにエッチングが施される。このため、キャパ
シタ絶縁層３の上部表面がこのエッチングによりダメー
ジを受けることがなく、ゆえにキャパシタ電極１および
５間に電圧が印加された場合でも、リーク電流の発生が
抑制される。

【０１２１】また、側壁絶縁層１１ｄの材料であるＺｒ
Ｏ₂ 、ＴｉＯ₂ もしくはＴａ₂ Ｏ₅の誘電率εは、各々
１２．５〜１８．０、２０．０、８５．８〜１７０．０
であり、シリコン酸化膜（誘電率ε＝３．９）やシリコ
ン窒化膜（誘電率ε＝７．４）に比較して高い。このた
め、キャパシタ絶縁層３の上部表面を覆うように側壁絶
縁層１１ｄを残存させることにより、キャパシタ電極１
および５間に側壁絶縁層１１ｄが介在してもキャパシタ
の容量は高く維持される。

【０１２２】これに対して、仮に側壁絶縁層１１ｄにシ
リコン酸化膜もしくはシリコン窒化膜を用いてキャパシ
タ絶縁層３の上部表面に残存させた場合には、シリコン
窒化膜もしくはシリコン酸化膜は比誘電率が非常に小さ
いためキャパシタ容量を高く維持することは困難にな
る。

【０１２３】このように、側壁絶縁層１１ｄにＺｒ
Ｏ₂ 、ＴｉＯ₂ もしくはＴａ₂ Ｏ₅ を用いたことによ
り、キャパシタ容量を高く維持することができるという
効果が得られる。

【０１２４】変形例１ 上述した本発明の第１の実施例における半導体装置およ
びその製造方法においては、耐リーク特性および耐圧特
性に優れたキャパシタを製造することができる。しかし
ながら、上記の製造方法では、下部電極層１と上部電極
層５とが電気的に接続されるおそれがある。以下、その
ことについて詳細に説明する。

【０１２５】第１の実施例の製造方法においては、図８
に示す工程でレジストパターン５３をマスクとして下部
電極層１がパターニングされる。この下部電極層１の白
金をエッチングする際に、一旦エッチング除去された白
金が、図１５に示すように、下部電極層１とキャパシタ
絶縁層３とレジストパターン５３との側壁に再度付着す
ることがある。この状態でレジストパターン５３が除去
される。

【０１２６】図１６を参照して、レジストパターン５３
が除去されると、下部電極層１の側壁に接して、かつ上
方へ延びる白金層１ａが残存される。この白金層１ａ
は、キャパシタ絶縁層３の上部表面と連続した表面を有
するように物理的・機械的方法によって除去可能であ
り、具体的にはウォータージェットなどの手法により除
去可能である。

【０１２７】図１７を参照して、上記の物理的・機械的
方法により、この白金層１ａは、キャパシタ絶縁層３の
上部表面より上側に延びる部分のみ折れて、それより下
側の部分は下部電極層１の側壁に接続された状態で残存
される。

【０１２８】図１８を参照して、このように下部電極層
１の側壁に接続された残存白金層１ａが存在する状態
で、上記の実施例と同様の後工程によりキャパシタ１０
を構成すると、この残存白金層１ａにより下部電極層１
と上部電極層５とが相互に接続されてしまう。すなわ
ち、下部電極層１の側壁に上部電極層５との絶縁のため
に側壁絶縁膜１１ａを設けているにもかかわらず、下部
電極層１と上部電極層５とがＰ部において電気的に接続
されてしまう。この場合、キャパシタ１０の機能を維持
することはできず、メモリセルの記憶および消去の動作
が行なえなくなる。

【０１２９】上記の下部電極層１と上部電極層５とが電
気的に接続されてしまうという問題を改善するための本
発明の第１の変形例を以下に説明する。

【０１３０】図１９〜図２４は、本発明の第１の変形例
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図１９を参照して、ここまでの工程は上
記の図７に示す工程とほぼ同様であるためその説明は省
略する。この後、キャパシタ絶縁層３の表面全面にシリ
コン酸化膜１５が形成される。

【０１３１】図２０を参照して、シリコン酸化膜１５の
表面上に所望の形状にパターニングされたレジストパタ
ーン５３が形成される。このレジストパターン５３をマ
スクとしてシリコン酸化膜１５と、キャパシタ絶縁層３
と、白金層１と、バリア層１３とが順次エッチングによ
りパターニングされる。このエッチング時において、特
に白金層１のパターニングの際に上述と同様にしてレジ
ストパターン５３とシリコン酸化膜１５とキャパシタ絶
縁層３と白金層１との側壁に側壁白金層１ａが形成され
る。この後レジストパターン５３が除去される。

【０１３２】図２１を参照して、レジストパターンの除
去により、シリコン酸化膜１５の表面が露出し、かつシ
リコン酸化膜１５の上部表面より上方へ延びる側壁白金
層１ａが残存する。この側壁白金層１ａのシリコン酸化
膜１５より上側部分は、ウォータージェットなどの物理
的・機械的方法により容易に除去可能である。

【０１３３】図２２を参照して、この物理的・機械的方
法により、下部電極層１の側壁に接続され、かつシリコ
ン酸化膜１５の上部表面とほぼ同じ高さを有する側壁残
存白金層１ａが残存される。この後、ウェハ表面に、５
０℃〜７０℃の温度で王水処理によるウエットエッチン
グが施される。

【０１３４】図２３を参照して、このウエットエッチン
グでは、白金はエッチングされやすいが、シリコン酸化
膜はほとんどエッチングされない。よって、このウエッ
トエッチングにより、側壁残存白金層のみが除去される
こととなる。すなわち、このウエットエッチング時にお
いて、シリコン酸化膜１５はキャパシタ絶縁層３等を保
護する役割をなす。

【０１３５】図２４を参照して、この後、上述した実施
例と同様の後工程により側壁絶縁膜１１ａが形成され
る。さらに、この側壁絶縁膜１１ａとキャパシタ絶縁層
３とシリコン酸化膜１５とを介在して下部電極層１を覆
うように白金もしくはドープト多結晶シリコンよりなる
上部電極層５が形成される。これにより、キャパシタ１
０が形成される。

【０１３６】本発明の第１の変形例では、キャパシタ絶
縁層３上にシリコン酸化膜１５がさらに設けられる。こ
のため、キャパシタ絶縁層３にエッチングによるダメー
ジを与えることなく、下部電極層１の側壁に接する側壁
残存白金層１ａをウエットエチングで除去することがで
きる。よって、キャパシタ１０の性能に影響を与えるこ
となく、下部電極層１と上部電極層５とが側壁残存白金
層１ａにより電気的に接続することは防止される。

【０１３７】なお、第１の変形例では、キャパシタ絶縁
層３の保護膜１５としてシリコン酸化膜を用いている
が、これに限られるものではなく、側壁残存白金層１ａ
のエッチングによる除去時において、ほとんどエッチン
グ除去されることのない材料であれば採用することがで
きる。

【０１３８】変形例２ また第１および第２の実施例においては、下部電極層１
とキャパシタ絶縁層３との側壁は連続した表面を構成し
ている。しかしながら、下部電極層１とキャパシタ絶縁
層３の側壁は連続した表面を有していなくてもよく、下
部電極層１の側壁とキャパシタ絶縁層３の側壁とにより
段差が構成されていてもよい。以下、下部電極層１とキ
ャパシタ絶縁層３との側壁により段差が構成される場合
を本発明の第２の変形例として説明する。

【０１３９】図２５〜図３０は、本発明の第２の変形例
における半導体装置の製造方法を工程順に示す概略断面
図である。

【０１４０】第２の変形例の製造方法は、図２５に示す
工程までは従来の製造方法と同様の工程を経る。図２５
を参照して、下部電極層１がパターニングされた後、レ
ジストパターンのみが除去される。

【０１４１】次に図２６を参照して、表面全面にフォト
レジスト５３ｃが０．５μｍ以下の膜厚となるように塗
布される。このフォトレジスト５３ｃに全面エッチバッ
クが施される。

【０１４２】図２７を参照して、このエッチバックによ
り、下部電極層１の上部表面が露出するようにレジスト
パターン５３ｄが残存される。このレジストパターン５
３ｄの上部表面は、下部電極層１の上部表面とほぼ連続
した表面となる。

【０１４３】図２８を参照して、表面全面にたとえばＢ
ＳＴ、ＳＴ、ＰＺＴなどの高誘電率材料よりなる層３ｄ
が形成される。高誘電率材料にＰＺＴを用いた場合、１
０００〜２０００Åの膜厚で、またＢＳＴあるいはＳＴ
を用いた場合、各々５００〜１０００Å、３００〜７０
０Åの膜厚で高誘電率材料層３が形成される。

【０１４４】図２９を参照して、高誘電率材料層３の表
面上に、下部電極層１の平面寸法より大きく、それによ
り下部電極層１の領域上を覆うレジストパターン５３ｅ
が露光・現像により形成される。このレジストパターン
５３ｅをマスクとして高誘電率材料層３ｄに異方性エッ
チングが施されることにより、下部電極層１の平面寸法
より大きく、それにより下部電極層１の領域上を覆う高
誘電率材料よりなるキャパシタ絶縁層３ｄが形成され
る。この後、レジストパターン５３ｄおよび５３ｅが除
去される。

【０１４５】図３０を参照して、キャパシタ絶縁層３ｄ
および層間絶縁膜４１上を覆うように白金などよりなる
上部電極層５ｄがスパッタ法により形成される。この
際、下部電極層１の側壁と上部電極層５ｄとの間には空
洞９０が形成される。この空洞９０により、下部電極層
１と上部電極層５ｄが電気的に接続されることが防止さ
れる。

【０１４６】上記のプロセスを経て形成されることによ
り、下部電極層１の側壁とキャパシタ絶縁層３ｅの側壁
とが段差を構成するようなキャパシタ構造を得ることが
できる。

【０１４７】なお、本発明の実施例１、２および変形例
１、２においては、キャパシタ絶縁層３に用いられる高
誘電率材料として、ＰＺＴなどの強誘電体膜、もしくは
ＢＳＴ、ＳＴなどの常誘電体膜が用いられるが、キャパ
シタ絶縁層に用いる場合には、以下の理由により強誘電
体膜より常誘電体膜の方が好ましい。

【０１４８】図３１は、キャパシタ構造を模式的に示す
概略断面図である。図３１を参照して、キャパシタ絶縁
層２０３として常誘電体もしくは強誘電体を用いて、下
部電極層２０１と上部電極層２０５との間に電圧Ｖを印
加した場合のキャパシタ容量Ｑを測定すると図３２に示
すようになる。

【０１４９】図３２は、キャパシタ絶縁層として常誘電
体もしくは強誘電体を用いた場合のキャパシタ電極間の
印加電圧Ｖとキャパシタ容量Ｑとの関係を示すグラフで
ある。図３２を参照して、キャパシタ絶縁層に常誘電体
膜を用いた場合、印加電圧Ｖ−容量Ｑ曲線はほぼ直線と
なる。つまり、印加電圧Ｖと容量Ｑとは、ほぼ比例の関
係にある。

【０１５０】これに対して、キャパシタ絶縁層に強誘電
体膜を用いた場合には、印加電圧Ｖ−容量Ｑ曲線は履歴
曲線となる。すなわち、キャパシタ電極間に電圧Ｖを印
加し始める際には、電圧Ｖ＝０、容量Ｑ＝０から曲線Ｃ
₁ に沿って容量Ｑが増加する。ところがキャパシタ電極
間の印加電圧Ｖを減少させていくと、曲線Ｃ₂ に沿って
容量Ｑが減少し、電圧Ｖが０になってもキャパシタ電極
間に容量Ｑ₂ が残留する。

【０１５１】以上の印加電圧Ｖ−容量Ｑの特性より、キ
ャパシタ絶縁層に常誘電体膜を用いた場合は強誘電体膜
を用いた場合に比べて、 （１） キャパシタの実効電荷量を大きく確保できる （２） 膜疲労が生じない という利点を有する。以下、その利点について詳細に説
明する。

【０１５２】（１） 実効電荷について キャパシタ絶縁層に常誘電体膜を用いた場合、キャパシ
タの印加電圧Ｖ−容量Ｑ曲線はほぼ直線となる。このた
め、キャパシタ電極間に電圧Ｖ_CC／２を印加すると、容
量Ｑ₁ が得られ、この後にキャパシタ電極間の印加電圧
を０にすると容量も０となる。このため、キャパシタの
実効電荷量（実際のキャパシタの動作時に使われる電荷
量）はＱ₁ −０＝Ｑ₁ となる。

【０１５３】これに対して、キャパシタ絶縁層に強誘電
体膜を用いた場合、キャパシタの印加電圧Ｖ−容量Ｑ曲
線は履歴曲線となる。このため、キャパシタ電極間に電
圧Ｖ _CC／２を印加すると、容量Ｑ₁ が得られ、この後に
印加電圧を０にするとキャパシタに容量Ｑ₂ が残留す
る。このため、キャパシタの実効電荷量はＱ₁ −Ｑ₂ と
なり、キャパシタ絶縁層に常誘電体膜を用いた場合のキ
ャパシタの実効電荷量Ｑ ₁ より低くなる。キャパシタの
実効電荷量が小さくなると、データの読出が困難とな
り、ＩＣの誤動作が引起こされる。

【０１５４】以上より、キャパシタ絶縁層に常誘電体膜
を用いると、強誘電体膜を用いた場合よりも、キャパシ
タの実効電荷を大きく確保でき、安定した動作を実現す
ることができる。

【０１５５】（２） 膜疲労について キャパシタの印加電圧Ｖ−容量Ｑ曲線が履歴曲線となる
場合、キャパシタ絶縁層に膜疲労が生じる。この膜疲労
が生じることは、たとえば、H.M.Duiker et al. “Fati
gue and Seitching in ferroelectric memories Theory
and experiment ” J.Appl.Phys.68(11),1 December 1
990 pp.5783-5791、またはR.Moazzami et al. “ENDURA
NCE PROPERTIES OF FERROELECTRIC PZT THIN FILMS” I
EDM 90 pp.417-420 に記載されている。

【０１５６】このため、キャパシタ絶縁層に強誘電体膜
を用いると、キャパシタ絶縁層に膜疲労が生じてしま
う。キャパシタ絶縁層に膜疲労が生じると、キャパシタ
電極間でリーク電流が生じやすくなってしまう。

【０１５７】これに対して、キャパシタ絶縁層に常誘電
体膜を用いるとキャパシタの印加電圧Ｖ−容量Ｑ曲線は
略直線であるため、キャパシタ絶縁層に膜疲労が生じに
くい。

【０１５８】したがって、キャパシタ絶縁層に常誘電体
膜を用いると、キャパシタ絶縁層に膜疲労が生じにくい
ためキャパシタ電極間でリーク電流が生じにくくなる。

【０１５９】なお、本発明の実施例および変形例におい
ては、バリア層としてチタン／窒化チタン／チタンの３
層構造のものについて説明したが、バリア層１３の構成
はこれに限られず、チタン単層もしくはチタン／窒化チ
タンの２層構造であってもよい。またチタン単層の場合
には、たとえば２００Åの膜厚でバリア層１３は形成さ
れる。さらに、バリア層１３はこれらの構成のものに限
られず、チタン、高融点金属またはそのシリサイド化物
もしくは酸化物ならびにそれらの合金であればよく、プ
ラグ層４３ａから不純物が下部電極層１へ拡散するのを
防止でき、かつ層間絶縁膜４１と下部電極層１との密着
性を向上させるものであればよい。

【０１６０】また、下部電極層１として白金について説
明したが、これに限られるものではなく、パラジウムも
しくはＲｕＯ₂ よりなっていてもよい。

【０１６１】さらに、キャパシタ絶縁層３は、ＰＺＴ、
ＰＬＺＴ、ＢＳＴ、ＳＴなどについて説明したが、これ
に限られるものではなく、いわゆる高誘電率材料であれ
ば採用することができる。

【０１６２】加えて、上部電極層５に白金もしくはドー
プト多結晶シリコンを用いた場合について説明したが、
これに限られるものではなく、上部電極層５は、アルミ
ニウム、アルミニウム合金（ＡｌＳｉ、ＡｌＳｉＣｕな
ど）、チタン（Ｔｉ）、窒化チタン（ＹｉＮ）、タング
ステン（Ｗ）などであってよい。また、上部電極層５は
単層構造に限られずたとえば窒化チタン／白金などの積
層構造を有していてもよい。

【０１６３】なお、本発明の第１および第２の実施例に
おいて、キャパシタ絶縁層３はスパッタ法およびＣＶＤ
法のいずれで形成しても耐リーク特性および耐圧特性に
優れたキャパシタ１０を得ることができる。一般にＣＶ
Ｄ法による成膜速度は１５０〜２００Å／分であり、ま
たスパッタ法による成膜速度は２５〜３０Å／分であ
る。このため、成膜速度の点を鑑みれば、本発明の実施
例におけるキャパシタ絶縁層３はＣＶＤ法により形成す
ることが望ましい。

【０１６４】

【発明の効果】本発明の半導体装置では、キャパシタ絶
縁層は、下部電極層上にのみ形成されている。このた
め、キャパシタ絶縁層の膜厚が薄くなったり、膜切れが
生じたりすることはない。したがって、キャパシタの機
能を維持することができ、かつ良好な耐リーク特性およ
び耐圧特性を有するキャパシタを得ることが可能とな
る。

【０１６５】また、キャパシタ絶縁層は下部電極層上に
のみ形成されている。このため、たとえばスパッタ法で
キャパシタ絶縁層が形成される場合でも、絶縁層の上部
表面上に形成された部分に比べて、キャパシタ絶縁層は
比較的多数のペロブスカイト構造を有している。したが
って、良好な耐リーク特性および耐圧特性を有するキャ
パシタを得ることが可能となる。

【０１６６】本発明の半導体装置の好ましい局面では、
下部電極層の側壁を覆うように絶縁層の上部表面上に側
壁絶縁層が形成されている。また、この側壁絶縁層は絶
縁層の上部表面から上方へ延びる部分を有し、この上方
へ延びる部分は下側部分ほどその幅が大きく、上側部分
ほどその幅が小さくなるように形成されている。このた
め、この側壁絶縁層上に形成される上部電極層の段差被
覆性が改善される。

【０１６７】本発明の半導体装置の好ましい他の局面で
は、キャパシタの実行電荷を大きく確保できるため、キ
ャパシタに蓄積されたデータの読出において誤動作が生
じ難くなる。またキャパシタ絶縁層の膜疲労も生じ難く
なるため、キャパシタ電極間でリーク電流の発生も防止
できる。

【０１６８】本発明の半導体装置の好ましいさらに他の
局面では、キャパシタ電極間のリーク電流が増大するこ
とは防止される。

【０１６９】本発明の半導体装置の好ましいさらに他の
局面では、良好なキャパシタ容量を維持することができ
る。

【０１７０】本発明の半導体装置の製造方法では、下部
電極層をパターニングする前に、この下部電極層上にキ
ャパシタ絶縁層が形成される。このため、たとえば下地
表面に敏感な成長法であるＣＶＤ法によりキャパシタ絶
縁層が形成されても、下部電極層上において比較的ペロ
ブスカイト構造を多く有するキャパシタ絶縁層を得るこ
とができる。したがって、耐リーク特性および耐圧特性
に優れたキャパシタを形成することができる。

【０１７１】また、下部電極層をパターニングする前
に、この下部電極層上にキャパシタ絶縁層が形成され
る。このため、キャパシタ絶縁層の膜厚の薄い部分が生
じたり、膜切れが生じたりすることはない。したがっ
て、耐リーク特性および耐圧特性に優れたキャパシタを
形成することができる。

【０１７２】本発明の半導体装置の製造方法の好ましい
局面では、キャパシタ絶縁層は第２の絶縁層が露出する
ことはないため、キャパシタ電極間にダメージによるリ
ーク電流が生ずることは防止される。

【０１７３】本発明の半導体装置の製造方法の好ましい
他の局面では、下部電極層に熱処理が施されるため、キ
ャパシタ電極間にダメージによるリーク電流が生ずるこ
とは防止される。

【図面の簡単な説明】

【図１】 本発明の第１の実施例における半導体装置の
構成を概略的に示す断面図である。

【図２】 本発明の第１の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。

【図３】 本発明の第１の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。

【図４】 本発明の第１の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。

【図５】 本発明の第１の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。

【図６】 本発明の第１の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。

【図７】 本発明の第１の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。

【図８】 本発明の第１の実施例における半導体装置の
製造方法の第７工程を示す概略断面図である。

【図９】 本発明の第１の実施例における半導体装置の
製造方法の第８工程を示す概略断面図である。

【図１０】 本発明の第１の実施例における半導体装置
の製造方法の第９工程を示す概略断面図である。

【図１１】 本発明の第１の実施例における半導体装置
の製造方法の第１０工程を示す概略断面図である。

【図１２】 本発明の第１の実施例における半導体装置
において、側壁絶縁膜の形状を変更した場合の構成を示
す概略断面図である。

【図１３】 本発明の第３の実施例における半導体装置
の製造方法の第１工程を示す概略断面図である。

【図１４】 本発明の第３の実施例における半導体装置
の製造方法の第２工程を示す概略断面図である。

【図１５】 下部電極層と上部電極層とが電気的に接続
される様子の第１工程を示す概略断面図である。

【図１６】 下部電極層と上部電極層とが電気的に接続
される様子の第２工程を示す概略断面図である。

【図１７】 下部電極層と上部電極層とが電気的に接続
される様子の第３工程を示す概略断面図である。

【図１８】 下部電極層と上部電極層とが電気的に接続
される様子の第４工程を示す概略断面図である。

【図１９】 本発明の第１の変形例における半導体装置
の製造方法の第１工程を示す概略断面図である。

【図２０】 本発明の第１の変形例における半導体装置
の製造方法の第２工程を示す概略断面図である。

【図２１】 本発明の第１の変形例における半導体装置
の製造方法の第３工程を示す概略断面図である。

【図２２】 本発明の第１の変形例における半導体装置
の製造方法の第４工程を示す概略断面図である。

【図２３】 本発明の第１の変形例における半導体装置
の製造方法の第５工程を示す概略断面図である。

【図２４】 本発明の第１の変形例における半導体装置
の製造方法の第６工程を示す概略断面図である。

【図２５】 本発明の第２の変形例における半導体装置
の製造方法の第１工程を示す概略断面図である。

【図２６】 本発明の第２の変形例における半導体装置
の製造方法の第２工程を示す概略断面図である。

【図２７】 本発明の第２の変形例における半導体装置
の製造方法の第３工程を示す概略断面図である。

【図２８】 本発明の第２の変形例における半導体装置
の製造方法の第４工程を示す概略断面図である。

【図２９】 本発明の第２の変形例における半導体装置
の製造方法の第５工程を示す概略断面図である。

【図３０】 本発明の第２の変形例における半導体装置
の製造方法の第６工程を示す概略断面図である。

【図３１】 キャパシタ絶縁層に常誘電体もしくは強誘
電体を用いた場合のキャパシタの構成を模式的に示す概
略断面図である。

【図３２】 キャパシタ絶縁層に常誘電体もしくは強誘
電体を用いた場合のキャパシタの印加電圧Ｖと容量Ｑと
の関係を示すグラフである。

【図３３】 一般的なＤＲＡＭのブロック図である。

【図３４】 従来のスタックトタイプのキャパシタを有
するＤＲＡＭのメモリセル構造を示す概略断面図であ
る。

【図３５】 従来の半導体装置の構成を概略的に示す断
面図である。

【図３６】 従来の半導体装置の製造方法の第１工程を
示す概略断面図である。

【図３７】 従来の半導体装置の製造方法の第２工程を
示す概略断面図である。

【図３８】 従来の半導体装置の製造方法の第３工程を
示す概略断面図である。

【図３９】 従来の半導体装置の製造方法の第４工程を
示す概略断面図である。

【図４０】 従来の半導体装置の製造方法の第５工程を
示す概略断面図である。

【図４１】 従来の半導体装置の製造方法の第６工程を
示す概略断面図である。

【図４２】 従来の半導体装置の製造方法の第７工程を
示す概略断面図である。

【図４３】 従来の半導体装置の製造方法の第８工程を
示す概略断面図である。

【図４４】 従来の半導体装置の製造方法の第９工程を
示す概略断面図である。

【図４５】 従来の半導体装置の製造方法の第１０工程
を示す概略断面図である。

【図４６】 従来の半導体装置の製造方法において、キ
ャパシタ絶縁層をＣＶＤ法により形成した場合の構成を
示す概略断面図である。

【図４７】 図３５におけるキャパシタ部を拡大して示
す概略断面図である。

【図４８】 実験に用いたサンプルの構造を概略的に示
す断面図である。

【図４９】 図４８に示すサンプルの強誘電体の表面形
状を走査型電子顕微鏡で観察した図である。

【図５０】 サンプル（Ａ）とサンプル（Ｂ）のＸ線回
折を行なった実験結果である。

【図５１】 サンプル（Ａ）とサンプル（Ｂ）とに生じ
るリーク電流を測定した実験結果である。

【図５２】 従来の半導体装置において、下部電極層表
面上において損傷および吸着が生じた様子を示す概略断
面図である。

【符号の説明】

１ 下部電極層、３ キャパシタ絶縁層、５ 下部電極
層、１０ キャパシタ、１１ａ 側壁絶縁層、２５ ソ
ース／ドレイン領域、３１ シリコン基板、４１ 層間
絶縁膜、４１ａ コンタクトホール、４３ａ プラグ
層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｃ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された導電領域と、 前記導電領域を覆うように前記半導体基板の主表面上に
   形成され、かつその上部表面から前記導電領域の表面に
   達する孔を有する絶縁層と、 前記孔を通じて前記導電領域に電気的に接続され、かつ
   前記絶縁層の上部表面上に形成された下部電極層と、 高誘電率材料を含み、前記下部電極層上に形成されたキ
   ャパシタ絶縁層と、 少なくとも前記下部電極層の側壁を覆うように形成され
   た側壁絶縁層と、 前記キャパシタ絶縁層と前記側壁絶縁層との上に前記下
   部電極層を覆うように形成された上部電極層とを備え
   た、半導体装置。
2. 【請求項２】 前記側壁絶縁層は、前記絶縁層の上部表
   面上に形成され、かつ前記上部表面から上方へ連続的に
   幅が小さくなるように延びている、請求項１に記載の半
   導体装置。
3. 【請求項３】 前記高誘電率材料は常誘電体である、請
   求項１に記載の半導体装置。
4. 【請求項４】 前記側壁絶縁層は、前記キャパシタ絶縁
   層の側壁および上部表面上を覆い、前記キャパシタ絶縁
   層の上部表面と前記上部電極層との間に介在する、請求
   項１に記載の半導体装置。
5. 【請求項５】 前記側壁絶縁層の材料は、ＺｒＯ₂ 、Ｔ
   ｉＯ₂ 、Ｔａ₂ Ｏ₅の群から選ばれる少なくとも１種よ
   りなる、請求項４に記載の半導体装置。
6. 【請求項６】 半導体基板の主表面に導電領域を形成す
   る工程と、 前記導電領域を覆うように、かつその上部表面から前記
   導電領域の表面に達する孔を有する第１の絶縁層を形成
   する工程と、 前記孔を通じて前記導電領域と電気的に接続されるよう
   に前記第１の絶縁層の上部表面上に下部電極層を形成す
   る工程と、 前記下部電極層上に高誘電率材料を含むキャパシタ絶縁
   層を形成する工程と、 前記キャパシタ絶縁層上に所定の形状を有するマスクを
   形成する工程と、 前記マスクを用いて前記キャパシタ絶縁層と前記下部電
   極層を選択的に除去することによりパターニングし、前
   記下部電極層の少なくとも側壁を露出させる工程と、 パターニングされた前記下部電極層と前記キャパシタ絶
   縁層とを覆うように前記第１の絶縁層の上部表面上に第
   ２の絶縁層を形成する工程と、 前記第２の絶縁層を異方性エッチングすることにより、
   前記下部電極層の側壁を覆うように側壁絶縁層を形成す
   る工程と、 前記キャパシタ絶縁層と前記側壁絶縁層との上に前記下
   部電極層を覆うように上部電極層を形成する工程とを備
   えた、半導体装置の製造方法。
7. 【請求項７】 前記第２の絶縁層を前記異方性エッチン
   グすることにより、前記側壁絶縁層が前記キャパシタ絶
   縁層の側壁および上部表面上に残存され、前記側壁絶縁
   層上に前記上部電極層が形成される、請求項６に記載の
   半導体装置の製造方法。
8. 【請求項８】 前記側壁絶縁層が形成された後に、前記
   下部電極層に熱処理を施す工程をさらに備え、 前記熱処理が施された後に、前記上部電極層が形成され
   る、請求項６に記載の半導体装置の製造方法。