JP2000114489A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 信頼性の高いスタックトキャパシタ型の半導
体装置を提供する。 【解決手段】 半導体基板１上にアクセストランジスタ
２、ビット線６、第１の層間絶縁膜４を形成した後、第
１の層間絶縁膜４の所定の領域に設けられたコンタクト
穴にアクセストランジスタ２と強誘電体キャパシタ９と
を電気的に接続するためのプラグ８を形成する。その
後、積層膜からなる下部電極１０と、強誘電体膜１１
と、第１の上部電極１４とを順に積層して加工形成す
る。その後、シリコン酸化膜等からなるサイドウォール
用絶縁膜１６をウエハ全面に形成した後、サイドウォー
ル用絶縁膜１６を全面異方性エッチングすることにより
サイドウォール１６Ｓを形成する。次に、Ｐｔ等からな
る第２の上部電極１７を加工形成することにより、強誘
電体キャパシタ９を形成する。
体装置を提供する。 【解決手段】 半導体基板１上にアクセストランジスタ
２、ビット線６、第１の層間絶縁膜４を形成した後、第
１の層間絶縁膜４の所定の領域に設けられたコンタクト
穴にアクセストランジスタ２と強誘電体キャパシタ９と
を電気的に接続するためのプラグ８を形成する。その
後、積層膜からなる下部電極１０と、強誘電体膜１１
と、第１の上部電極１４とを順に積層して加工形成す
る。その後、シリコン酸化膜等からなるサイドウォール
用絶縁膜１６をウエハ全面に形成した後、サイドウォー
ル用絶縁膜１６を全面異方性エッチングすることにより
サイドウォール１６Ｓを形成する。次に、Ｐｔ等からな
る第２の上部電極１７を加工形成することにより、強誘
電体キャパシタ９を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体膜を用いた
キャパシタを有する半導体装置およびその製造方法、特
にスタックトキャパシタ型メモリセルに関するものであ
る。
キャパシタを有する半導体装置およびその製造方法、特
にスタックトキャパシタ型メモリセルに関するものであ
る。
【０００２】
【従来の技術】近年、デジタル技術の進展、携帯機器の
高性能化が著しくなり、低消費電力かつ高速動作可能な
不揮発性半導体記憶装置の高集積化が強く市場から求め
られている。強誘電体材料は外部電解により与えられた
情報を構成原子の変位により高速に記憶し、かつ外部電
解をきっても情報を記憶し続ける特長を有するものであ
り、この強誘電体材料をキャパシタの誘電体膜に用いる
ことで優れた半導体装置を実現することができる。
高性能化が著しくなり、低消費電力かつ高速動作可能な
不揮発性半導体記憶装置の高集積化が強く市場から求め
られている。強誘電体材料は外部電解により与えられた
情報を構成原子の変位により高速に記憶し、かつ外部電
解をきっても情報を記憶し続ける特長を有するものであ
り、この強誘電体材料をキャパシタの誘電体膜に用いる
ことで優れた半導体装置を実現することができる。
【０００３】この強誘電体材料をキャパシタの誘電体膜
に用いたスタックトキャパシタ型メモリセル構造を有す
る高集積型半導体記憶装置（以下、強誘電体不揮発性半
導体記憶装置と称する。）は特開平６−１３２４８２号
公報、特開平９−１１６１２３号公報等に記載されてい
る。
に用いたスタックトキャパシタ型メモリセル構造を有す
る高集積型半導体記憶装置（以下、強誘電体不揮発性半
導体記憶装置と称する。）は特開平６−１３２４８２号
公報、特開平９−１１６１２３号公報等に記載されてい
る。
【０００４】以下、従来の強誘電体不揮発性半導体記憶
装置およびその製造方法について、図面を用いて説明す
る。
装置およびその製造方法について、図面を用いて説明す
る。
【０００５】図６に示すように、強誘電体不揮発性半導
体記憶装置は、半導体基板１上に形成されたアクセスト
ランジスタ２と、アクセストランジスタ２のソース部３
に、第１の層間絶縁膜４および第２の層間絶縁膜５に設
けられたコンタクトホールを介して電気的に接続された
ビット線６と、アクセストランジスタ２のドレイン部７
にプラグ８を介して電気的に接続された強誘電体キャパ
シタ９とから構成される。ここでは、強誘電体キャパシ
タ９の下部電極１０上に強誘電体膜１１が形成されてお
り、これらの側面には絶縁膜からなるサイドウォール１
２が設けられている。上部電極１３は強誘電体膜１１お
よびサイドウォール１２上にこれらを直接被覆するよう
に形成されている。
体記憶装置は、半導体基板１上に形成されたアクセスト
ランジスタ２と、アクセストランジスタ２のソース部３
に、第１の層間絶縁膜４および第２の層間絶縁膜５に設
けられたコンタクトホールを介して電気的に接続された
ビット線６と、アクセストランジスタ２のドレイン部７
にプラグ８を介して電気的に接続された強誘電体キャパ
シタ９とから構成される。ここでは、強誘電体キャパシ
タ９の下部電極１０上に強誘電体膜１１が形成されてお
り、これらの側面には絶縁膜からなるサイドウォール１
２が設けられている。上部電極１３は強誘電体膜１１お
よびサイドウォール１２上にこれらを直接被覆するよう
に形成されている。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来例において、サイドウォール１２は、強誘電体
キャパシタ９の下部電極１０および強誘電体膜１１をエ
ッチングにより形成し、サイドウォール１２となる絶縁
膜をＣＶＤ法で全面に堆積させた後、この絶縁膜の全面
を異方性エッチングすることにより、下部電極１０およ
び強誘電体膜１１の側面に形成される。しかし、このよ
うな方法を用いた場合、異方性エッチング時に、金属酸
化物である強誘電体膜１１が表面全面にわたり損傷を受
け、組成のずれや結晶構造の乱れが激しく生じる。
うな従来例において、サイドウォール１２は、強誘電体
キャパシタ９の下部電極１０および強誘電体膜１１をエ
ッチングにより形成し、サイドウォール１２となる絶縁
膜をＣＶＤ法で全面に堆積させた後、この絶縁膜の全面
を異方性エッチングすることにより、下部電極１０およ
び強誘電体膜１１の側面に形成される。しかし、このよ
うな方法を用いた場合、異方性エッチング時に、金属酸
化物である強誘電体膜１１が表面全面にわたり損傷を受
け、組成のずれや結晶構造の乱れが激しく生じる。
【０００７】例えば、強誘電体膜１１にＳｒＢｉ2Ｔａ2
Ｏ9膜を用い、絶縁膜からなるサイドウォール１２にシ
リコン酸化膜を用いた場合、シリコン酸化膜をＣＦ4等
のエッチングガスを用いて異方性エッチングを行った場
合、その異方性エッチングの完了時に、強誘電体膜１１
であるＳｒＢｉ2Ｔａ2Ｏ9膜の表面が露出することにな
るが、この際、強誘電体膜１１上にシリコン酸化膜が残
ってしまう場合がある。
Ｏ9膜を用い、絶縁膜からなるサイドウォール１２にシ
リコン酸化膜を用いた場合、シリコン酸化膜をＣＦ4等
のエッチングガスを用いて異方性エッチングを行った場
合、その異方性エッチングの完了時に、強誘電体膜１１
であるＳｒＢｉ2Ｔａ2Ｏ9膜の表面が露出することにな
るが、この際、強誘電体膜１１上にシリコン酸化膜が残
ってしまう場合がある。
【０００８】ここで、シリコン酸化膜が強誘電体膜１１
上に残ると、本来、上部電極１３／強誘電体膜１１／下
部電極１０の構成となるべきが、上部電極１３／シリコ
ン酸化膜／強誘電体膜１１／下部電極１０の構成にな
る。上部電極１３と下部電極１０間に印加した電圧は強
誘電体膜に直列に接続されるシリコン酸化膜にも分配さ
れ、強誘電体膜１１に印加される電圧が減少するために
強誘電体膜１１の分極反転が不十分になり、残留電荷量
が減少するという特性不良を生じる。このため、シリコ
ン酸化膜のエッチングに際してはシリコン酸化膜のエッ
チングレートのウエハ面内バラツキおよびシリコン酸化
膜の堆積量のウエハ面内バラツキに応じたオーバーエッ
チングが必要である。このオーバーエッチングの際、強
誘電体膜１１であるＳｒＢｉ2Ｔａ2Ｏ9膜の表面全体が
シリコン酸化膜のエッチングプラズマにさらされるため
酸素欠損を生じるとともに、ＢｉやＴａといった強誘電
体膜１１の主成分の原子の欠損も生じることが発明者の
実験で確認されている。
上に残ると、本来、上部電極１３／強誘電体膜１１／下
部電極１０の構成となるべきが、上部電極１３／シリコ
ン酸化膜／強誘電体膜１１／下部電極１０の構成にな
る。上部電極１３と下部電極１０間に印加した電圧は強
誘電体膜に直列に接続されるシリコン酸化膜にも分配さ
れ、強誘電体膜１１に印加される電圧が減少するために
強誘電体膜１１の分極反転が不十分になり、残留電荷量
が減少するという特性不良を生じる。このため、シリコ
ン酸化膜のエッチングに際してはシリコン酸化膜のエッ
チングレートのウエハ面内バラツキおよびシリコン酸化
膜の堆積量のウエハ面内バラツキに応じたオーバーエッ
チングが必要である。このオーバーエッチングの際、強
誘電体膜１１であるＳｒＢｉ2Ｔａ2Ｏ9膜の表面全体が
シリコン酸化膜のエッチングプラズマにさらされるため
酸素欠損を生じるとともに、ＢｉやＴａといった強誘電
体膜１１の主成分の原子の欠損も生じることが発明者の
実験で確認されている。
【０００９】この損傷はその後の熱処理などでは回復で
きないものであり、優れた電気的特性を有する強誘電体
キャパシタを作製することができない。この結果、信頼
性の高い強誘電体不揮発性半導体記憶装置を実現するこ
とができないという問題があった。
きないものであり、優れた電気的特性を有する強誘電体
キャパシタを作製することができない。この結果、信頼
性の高い強誘電体不揮発性半導体記憶装置を実現するこ
とができないという問題があった。
【００１０】本発明は、上記課題を解決するためになさ
れたものであり、サイドウォール形成のための絶縁膜の
全面異方性エッチング時においても強誘電体膜に損傷を
発生させず、強誘電体膜の電気的特性の劣化をなくすこ
とで、信頼性の高い半導体装置を実現することを目的と
する。
れたものであり、サイドウォール形成のための絶縁膜の
全面異方性エッチング時においても強誘電体膜に損傷を
発生させず、強誘電体膜の電気的特性の劣化をなくすこ
とで、信頼性の高い半導体装置を実現することを目的と
する。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に請求項１記載の発明は、上部電極および絶縁膜および
下部電極からなる容量素子を有する半導体装置におい
て、前記絶縁膜と前記上部電極間に絶縁膜用保護膜を有
し、少なくとも前記絶縁膜および前記絶縁膜用保護膜の
側部にサイドウォールが設けられていることを特徴とす
るものである。
に請求項１記載の発明は、上部電極および絶縁膜および
下部電極からなる容量素子を有する半導体装置におい
て、前記絶縁膜と前記上部電極間に絶縁膜用保護膜を有
し、少なくとも前記絶縁膜および前記絶縁膜用保護膜の
側部にサイドウォールが設けられていることを特徴とす
るものである。
【００１２】また本発明の請求項２記載の半導体装置
は、上部電極および下部電極間に介在する絶縁膜が強誘
電体膜からなる容量素子を有する半導体装置において、
前記強誘電体膜と前記上部電極間に強誘電体膜用保護膜
を有し、少なくとも前記強誘電体膜および前記強誘電体
膜用保護膜の側部にサイドウォールが設けられているこ
とを特徴とするものである。
は、上部電極および下部電極間に介在する絶縁膜が強誘
電体膜からなる容量素子を有する半導体装置において、
前記強誘電体膜と前記上部電極間に強誘電体膜用保護膜
を有し、少なくとも前記強誘電体膜および前記強誘電体
膜用保護膜の側部にサイドウォールが設けられているこ
とを特徴とするものである。
【００１３】これらの構成により、サイドウォール形成
時に第１の上部電極が強誘電体膜の表面を被覆している
ため、強誘電体膜の表面はプラズマにさらされることが
なく、優れた強誘電体特性および絶縁特性を有する強誘
電体キャパシタを得ることができる。また、この第１の
上部電極がサイドウォール形成時に損傷を受けても、第
２の上部電極が上部電極上に形成されているため、電極
性能も劣化することがない。
時に第１の上部電極が強誘電体膜の表面を被覆している
ため、強誘電体膜の表面はプラズマにさらされることが
なく、優れた強誘電体特性および絶縁特性を有する強誘
電体キャパシタを得ることができる。また、この第１の
上部電極がサイドウォール形成時に損傷を受けても、第
２の上部電極が上部電極上に形成されているため、電極
性能も劣化することがない。
【００１４】また本発明の請求項７記載の半導体装置の
製造方法は、下部電極、強誘電体膜および強誘電体用保
護膜を順次形成した後、異方性エッチングによりサイド
ウォールを少なくとも前記強誘電体膜および前記強誘電
体膜用保護膜の側部に形成し、前記サイドウォールおよ
び前記強誘電体用保護膜上に上部電極を形成することを
特徴とするものである。
製造方法は、下部電極、強誘電体膜および強誘電体用保
護膜を順次形成した後、異方性エッチングによりサイド
ウォールを少なくとも前記強誘電体膜および前記強誘電
体膜用保護膜の側部に形成し、前記サイドウォールおよ
び前記強誘電体用保護膜上に上部電極を形成することを
特徴とするものである。
【００１５】さらに本発明の請求項１０の半導体装置の
製造方法は、請求項７記載の半導体装置の製造方法にお
いて、異方性エッチングによりサイドウォールを前記強
誘電体膜および前記強誘電体膜用保護膜の側部に形成し
た後、前記サイドウォール上および前記強誘電体用保護
膜上に上部電極を形成する前に、前記強誘電体膜用保護
膜の表面のエッチング残りを除去する工程を有すること
を特徴とするものである。
製造方法は、請求項７記載の半導体装置の製造方法にお
いて、異方性エッチングによりサイドウォールを前記強
誘電体膜および前記強誘電体膜用保護膜の側部に形成し
た後、前記サイドウォール上および前記強誘電体用保護
膜上に上部電極を形成する前に、前記強誘電体膜用保護
膜の表面のエッチング残りを除去する工程を有すること
を特徴とするものである。
【００１６】これらの方法によれば、上記の作用効果に
加えて、上部電極形成前に強誘電体保護膜上に残ったエ
ッチング残りを除去することができる。
加えて、上部電極形成前に強誘電体保護膜上に残ったエ
ッチング残りを除去することができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態の半導
体装置について、図面を参照しながら説明する。
体装置について、図面を参照しながら説明する。
【００１８】図１は本発明の実施の形態による半導体装
置の要部断面図であり、図２（ａ）〜（ｄ）および図３
（ｅ）〜（ｇ）は、本発明の実施の形態における半導体
装置の製造方法を示す工程断面図である。なお、図１，
図２，図３において、図６と同一物については、同一番
号を用いて説明する。
置の要部断面図であり、図２（ａ）〜（ｄ）および図３
（ｅ）〜（ｇ）は、本発明の実施の形態における半導体
装置の製造方法を示す工程断面図である。なお、図１，
図２，図３において、図６と同一物については、同一番
号を用いて説明する。
【００１９】まず、図２（ａ）に示すように、半導体基
板１上に集積回路としてアクセストランジスタ２を形成
した後、ポリサイド膜などからなるビット線６を形成
し、その後アクセストランジスタ２およびビット線６上
にＢＰＳＧ等からなる層間絶縁膜４を形成する。その
後、第１の層間絶縁膜４の所定の領域にコンタクトホー
ルを形成する。その後、コンタクト穴にアクセストラン
ジスタ２と強誘電体キャパシタ９とを電気的に接続する
ためのプラグ８を形成する。プラグ８はコンタクト穴に
多結晶ポリシリコンまたはタングステン等を埋め込んだ
後、エッチバック法もしくは化学的機械的研磨法等によ
り、コンタクト穴部以外の多結晶ポリシリコンまたはタ
ングステン等を除去する。
板１上に集積回路としてアクセストランジスタ２を形成
した後、ポリサイド膜などからなるビット線６を形成
し、その後アクセストランジスタ２およびビット線６上
にＢＰＳＧ等からなる層間絶縁膜４を形成する。その
後、第１の層間絶縁膜４の所定の領域にコンタクトホー
ルを形成する。その後、コンタクト穴にアクセストラン
ジスタ２と強誘電体キャパシタ９とを電気的に接続する
ためのプラグ８を形成する。プラグ８はコンタクト穴に
多結晶ポリシリコンまたはタングステン等を埋め込んだ
後、エッチバック法もしくは化学的機械的研磨法等によ
り、コンタクト穴部以外の多結晶ポリシリコンまたはタ
ングステン等を除去する。
【００２０】次に、密着層、バリアメタル、Ｐｔの順に
積層された積層膜からなる下部電極１０を２００ｎｍ程
度ウエハ全面に形成した後、ＳｒＢｉ2Ｔａ2Ｏ9からな
る強誘電体膜１１をスピン塗布法、ＣＶＤ法等で１５０
ｎｍ程度形成する。その後、Ｐｔからなる第１の上部電
極１４を５０ｎｍ程度積層して形成する。
積層された積層膜からなる下部電極１０を２００ｎｍ程
度ウエハ全面に形成した後、ＳｒＢｉ2Ｔａ2Ｏ9からな
る強誘電体膜１１をスピン塗布法、ＣＶＤ法等で１５０
ｎｍ程度形成する。その後、Ｐｔからなる第１の上部電
極１４を５０ｎｍ程度積層して形成する。
【００２１】その後、図２（ｂ）に示すように、フォト
レジスト等からなる下部電極加工用マスク１５を用いて
第１の上部電極１４、強誘電体膜１１および下部電極１
０を例えばＡｒとＣｌ等の混合ガスを用いてドライエッ
チングして、略同一形状に加工し、形成する。
レジスト等からなる下部電極加工用マスク１５を用いて
第１の上部電極１４、強誘電体膜１１および下部電極１
０を例えばＡｒとＣｌ等の混合ガスを用いてドライエッ
チングして、略同一形状に加工し、形成する。
【００２２】しかる後、図２（ｃ）に示すように、フォ
トレジストなどからなる下部電極加工用マスク１５をア
ッシング等により除去した後、シリコン酸化膜等からな
るサイドウォール用絶縁膜１６を例えば３００ｎｍ程度
の膜厚でウエハ全面に形成する。
トレジストなどからなる下部電極加工用マスク１５をア
ッシング等により除去した後、シリコン酸化膜等からな
るサイドウォール用絶縁膜１６を例えば３００ｎｍ程度
の膜厚でウエハ全面に形成する。
【００２３】そして、図２（ｄ）に示すように、ウエハ
全面に形成されたサイドウォール用絶縁膜１６を例えば
ＣＦ4等のエッチングガスを用いて全面に異方性エッチ
ングすることでサイドウォール１６Ｓを形成する。
全面に形成されたサイドウォール用絶縁膜１６を例えば
ＣＦ4等のエッチングガスを用いて全面に異方性エッチ
ングすることでサイドウォール１６Ｓを形成する。
【００２４】しかる後、図３（ｅ）に示すように、例え
ば１００ｎｍ程度の膜厚のＰｔ等からなる第２の上部電
極１７をウエハ全面に形成した後、フォトレジストなど
からなる上部電極加工用マスク１８を形成する。
ば１００ｎｍ程度の膜厚のＰｔ等からなる第２の上部電
極１７をウエハ全面に形成した後、フォトレジストなど
からなる上部電極加工用マスク１８を形成する。
【００２５】その後、図３（ｆ）に示すように、フォト
レジストなどからなる上部電極加工用マスク１８を用い
て例えばＡｒとＣｌ等の混合ガスを用いてドライエッチ
ングすることによって第２の上部電極１７を強誘電体膜
１１全体を覆うように、又は強誘電体膜１１上に形成さ
れた第１の電極およびサイドウォール１６Ｓの全体を覆
うように形成する。また、この第２の上部電極１７は、
第１の上部電極１４に比較して厚くなるように形成され
ている。このようにして、強誘電体キャパシタを形成す
る。
レジストなどからなる上部電極加工用マスク１８を用い
て例えばＡｒとＣｌ等の混合ガスを用いてドライエッチ
ングすることによって第２の上部電極１７を強誘電体膜
１１全体を覆うように、又は強誘電体膜１１上に形成さ
れた第１の電極およびサイドウォール１６Ｓの全体を覆
うように形成する。また、この第２の上部電極１７は、
第１の上部電極１４に比較して厚くなるように形成され
ている。このようにして、強誘電体キャパシタを形成す
る。
【００２６】最後に、図３（ｇ）に示すように、この強
誘電体キャパシタ１８を有する半導体基板上に第２の層
間絶縁膜５を形成し、この絶縁膜の所定の領域に形成さ
れたコンタクトホールを介して第２の上部電極１７およ
びビット線６に達するＡｌ膜等からなる配線１９を形成
した後、最終保護膜としてのシリコン窒化膜２０等を形
成して半導体装置を完成する。
誘電体キャパシタ１８を有する半導体基板上に第２の層
間絶縁膜５を形成し、この絶縁膜の所定の領域に形成さ
れたコンタクトホールを介して第２の上部電極１７およ
びビット線６に達するＡｌ膜等からなる配線１９を形成
した後、最終保護膜としてのシリコン窒化膜２０等を形
成して半導体装置を完成する。
【００２７】図４は本実施の形態による半導体装置を使
用した場合（曲線ａ）および従来の半導体装置を使用し
た場合（曲線ｂ）の各々について、強誘電体キャパシタ
のヒステリシス特性を比較する図である。
用した場合（曲線ａ）および従来の半導体装置を使用し
た場合（曲線ｂ）の各々について、強誘電体キャパシタ
のヒステリシス特性を比較する図である。
【００２８】なお、図４におけるデータの測定方法は、
例えばソイヤータワー法等により、強誘電体キャパシタ
の上部電極と下部電極の間に適当な電界のパルスを印加
することで、蓄積電荷量−印加電界のヒステリシス特性
を評価することができる。
例えばソイヤータワー法等により、強誘電体キャパシタ
の上部電極と下部電極の間に適当な電界のパルスを印加
することで、蓄積電荷量−印加電界のヒステリシス特性
を評価することができる。
【００２９】図４から明らかなように、強誘電体キャパ
シタに対する印加電界を１５０ｋＶ／ｃｍ〜−１５０ｋ
Ｖ／ｃｍの範囲でかけたところ、従来の半導体装置を使
用した場合は、ヒステリシス特性において印加電界が０
ｋＶ／ｃｍにおける蓄積電荷量の差が約１１μＣ／ｃｍ
2であったのに対し、本発明の実施の形態における半導
体装置を使用した場合は、蓄積電荷量の差が約２２μＣ
／ｃｍ2と大幅に向上していることがわかる。したがっ
て本発明の実施の形態における強誘電体キャパシタのヒ
ステリシス特性は従来の強誘電体キャパシタのヒステリ
シス特性に比べて、蓄積電荷量が大きく、記憶特性に優
れていることがわかる。
シタに対する印加電界を１５０ｋＶ／ｃｍ〜−１５０ｋ
Ｖ／ｃｍの範囲でかけたところ、従来の半導体装置を使
用した場合は、ヒステリシス特性において印加電界が０
ｋＶ／ｃｍにおける蓄積電荷量の差が約１１μＣ／ｃｍ
2であったのに対し、本発明の実施の形態における半導
体装置を使用した場合は、蓄積電荷量の差が約２２μＣ
／ｃｍ2と大幅に向上していることがわかる。したがっ
て本発明の実施の形態における強誘電体キャパシタのヒ
ステリシス特性は従来の強誘電体キャパシタのヒステリ
シス特性に比べて、蓄積電荷量が大きく、記憶特性に優
れていることがわかる。
【００３０】図５は本実施の形態による半導体装置を使
用した場合（曲線ｃ）および従来の半導体装置を使用す
る場合（曲線ｄ）の各々について、強誘電体キャパシタ
の電流−電圧特性を比較する図である。
用した場合（曲線ｃ）および従来の半導体装置を使用す
る場合（曲線ｄ）の各々について、強誘電体キャパシタ
の電流−電圧特性を比較する図である。
【００３１】なお、図５におけるデータ測定は、強誘電
体キャパシタの上部電極と下部電極間に印加する電圧を
増加させながら、強誘電体キャパシタに流れる電流を測
定し、電流−電圧特性を評価したものである。
体キャパシタの上部電極と下部電極間に印加する電圧を
増加させながら、強誘電体キャパシタに流れる電流を測
定し、電流−電圧特性を評価したものである。
【００３２】図５から明らかなように、強誘電体キャパ
シタに対する印加電圧を０Ｖ〜６Ｖ程度かけたところ、
従来の半導体装置を使用した場合は、電流が１０-3Ａ／
ｃｍ 2以上流れてしまったのに対し、本発明の実施の形
態における半導体装置を使用した場合は、１０-6Ａ／ｃ
ｍ2以上流れることはなく、電圧印加時のリーク電流が
極めて少なく良好な絶縁性を示していることがわかる。
シタに対する印加電圧を０Ｖ〜６Ｖ程度かけたところ、
従来の半導体装置を使用した場合は、電流が１０-3Ａ／
ｃｍ 2以上流れてしまったのに対し、本発明の実施の形
態における半導体装置を使用した場合は、１０-6Ａ／ｃ
ｍ2以上流れることはなく、電圧印加時のリーク電流が
極めて少なく良好な絶縁性を示していることがわかる。
【００３３】なお、本実施の形態では、強誘電体膜１１
を上部電極１４，１７と下部電極１０間に介在する絶縁
膜として用いたが、強誘電体膜１１の代わりに、通常の
ＳｉＯ2膜等からなる絶縁膜を用いても良好な絶縁性を
得ることができる効果を有する。
を上部電極１４，１７と下部電極１０間に介在する絶縁
膜として用いたが、強誘電体膜１１の代わりに、通常の
ＳｉＯ2膜等からなる絶縁膜を用いても良好な絶縁性を
得ることができる効果を有する。
【００３４】なお、本実施の形態では、強誘電体膜１１
として、ＳｒＢｉ2Ｔａ2Ｏ9を用いたが、Ｔａの代わり
にＮｂを用いたＳｒＢｉ2Ｔａ2Ｏ9でも、また、その両
者をある割合で混合したものでも、また、Ｓｒ，Ｂｉ，
Ｔａ等の組成比をかえたものを用いても勿論良く、また
ＰＺＴ膜等他の材料の強誘電体を用いても同様の効果が
得られることは言うまでもない。
として、ＳｒＢｉ2Ｔａ2Ｏ9を用いたが、Ｔａの代わり
にＮｂを用いたＳｒＢｉ2Ｔａ2Ｏ9でも、また、その両
者をある割合で混合したものでも、また、Ｓｒ，Ｂｉ，
Ｔａ等の組成比をかえたものを用いても勿論良く、また
ＰＺＴ膜等他の材料の強誘電体を用いても同様の効果が
得られることは言うまでもない。
【００３５】なお、強誘電体膜１１は、ビスマス層状ペ
ロブスカイト構造を有する強誘電体膜であることが望ま
しい。
ロブスカイト構造を有する強誘電体膜であることが望ま
しい。
【００３６】また、本実施の形態では、ビット線６を強
誘電体キャパシタよりも下層に形成する場合について説
明したが、ビット線６を強誘電体キャパシタよりも上層
に形成する構造としても同様の効果が得られることは言
うまでもない。
誘電体キャパシタよりも下層に形成する場合について説
明したが、ビット線６を強誘電体キャパシタよりも上層
に形成する構造としても同様の効果が得られることは言
うまでもない。
【００３７】なお、本実施の形態では、下部電極１０と
して、密着層、バリアメタル、Ｐｔの順に積層された積
層膜を用いたが、少なくとも白金、または白金と酸化イ
リジウムを含んだ積層膜を用いても同様の効果が得られ
る。
して、密着層、バリアメタル、Ｐｔの順に積層された積
層膜を用いたが、少なくとも白金、または白金と酸化イ
リジウムを含んだ積層膜を用いても同様の効果が得られ
る。
【００３８】なお、本実施の形態では、第１の上部電極
１４および第２の上部電極１７としてＰｔを用いたが、
第１の上部電極１４および第２の上部電極１７が少なく
とも白金、または白金と酸化イリジウムを含んだ積層膜
を用いても同様の効果が得られる。
１４および第２の上部電極１７としてＰｔを用いたが、
第１の上部電極１４および第２の上部電極１７が少なく
とも白金、または白金と酸化イリジウムを含んだ積層膜
を用いても同様の効果が得られる。
【００３９】なお、本実施の形態では、図１および図３
（ｇ）に示したように、Ａｌ膜等からなる配線１９を第
２の上部電極１７に１箇所で接続する場合について図示
した。第２の上部電極１７は複数の強誘電体キャパシタ
を電気的に接続しているので、配線１９を第２の上部電
極１７に１箇所で接続すれば、配線１９は複数の強誘電
体キャパシタ９に接続される。しかし、配線１９を第２
の上部電極１７に複数箇所で接続してもよい。
（ｇ）に示したように、Ａｌ膜等からなる配線１９を第
２の上部電極１７に１箇所で接続する場合について図示
した。第２の上部電極１７は複数の強誘電体キャパシタ
を電気的に接続しているので、配線１９を第２の上部電
極１７に１箇所で接続すれば、配線１９は複数の強誘電
体キャパシタ９に接続される。しかし、配線１９を第２
の上部電極１７に複数箇所で接続してもよい。
【００４０】なお、本発明においては、上記実施の形態
であげた数値限定に限らず、次のような範囲とすること
が望ましい。 ・下部電極１０の厚さ：５０ｎｍ〜３００ｎｍ。 ・ＳｒＢｉ2Ｔａ2Ｏ9からなる強誘電体膜１１の厚さ：
５０ｎｍ〜３００ｎｍ。 ・Ｐｔからなる第１の上部電極１４の厚さ：２０ｎｍ〜
１００ｎｍ。 ・シリコン酸化膜等からなるサイドウォール用絶縁膜１
６の厚さ：１００ｎｍ〜５００ｎｍ。 ・Ｐｔ等からなる第２の上部電極１７の厚さ：５０ｎｍ
〜３００ｎｍ。
であげた数値限定に限らず、次のような範囲とすること
が望ましい。 ・下部電極１０の厚さ：５０ｎｍ〜３００ｎｍ。 ・ＳｒＢｉ2Ｔａ2Ｏ9からなる強誘電体膜１１の厚さ：
５０ｎｍ〜３００ｎｍ。 ・Ｐｔからなる第１の上部電極１４の厚さ：２０ｎｍ〜
１００ｎｍ。 ・シリコン酸化膜等からなるサイドウォール用絶縁膜１
６の厚さ：１００ｎｍ〜５００ｎｍ。 ・Ｐｔ等からなる第２の上部電極１７の厚さ：５０ｎｍ
〜３００ｎｍ。
【００４１】
【発明の効果】以上説明したように本発明によれば、第
１の上部電極が強誘電体膜の表面を被覆しているため、
サイドウォール形成用の絶縁膜の異方性エッチング時に
おいても強誘電体膜の表面はプラズマにさらされること
がなく、損傷を受けない。したがって、本発明は、強誘
電体膜の電気的特性が劣化することなく、優れた強誘電
体特性および絶縁特性を有する強誘電体キャパシタを得
ることができ、これにより信頼性の高い半導体装置を実
現することができるものである。
１の上部電極が強誘電体膜の表面を被覆しているため、
サイドウォール形成用の絶縁膜の異方性エッチング時に
おいても強誘電体膜の表面はプラズマにさらされること
がなく、損傷を受けない。したがって、本発明は、強誘
電体膜の電気的特性が劣化することなく、優れた強誘電
体特性および絶縁特性を有する強誘電体キャパシタを得
ることができ、これにより信頼性の高い半導体装置を実
現することができるものである。
【図１】本発明の実施の形態における半導体装置の要部
断面図
断面図
【図２】本発明の実施の形態における半導体装置の製造
工程図
工程図
【図３】同半導体装置の製造工程図
【図４】本発明の実施の形態における半導体装置および
従来の半導体装置のヒステリシス特性の比較図
従来の半導体装置のヒステリシス特性の比較図
【図５】本発明の実施の形態における半導体装置および
従来の半導体装置の電流−電圧特性の比較図
従来の半導体装置の電流−電圧特性の比較図
【図６】従来の半導体装置の一部断面部を示す図
１ 半導体基板 ２ アクセストランジスタ ３ ソース部 ４ 第１の層間絶縁膜 ５ 第２の層間絶縁膜 ６ ビット線 ７ ドレイン部 ８ プラグ ９ 強誘電体キャパシタ １０ 下部電極 １１ 強誘電体膜 １４ 第１の上部電極 １６Ｓ サイドウォール １７ 第２の上部電極 １９ 配線 ２０ 保護膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792
Claims (10)
- 【請求項１】 上部電極および絶縁膜および下部電極か
らなる容量素子を有する半導体装置において、前記絶縁
膜と前記上部電極間に絶縁膜用保護膜を有し、少なくと
も前記絶縁膜および前記絶縁膜用保護膜の側部にサイド
ウォールが設けられている半導体装置。 - 【請求項２】 上部電極および下部電極間に介在する絶
縁膜が強誘電体膜からなる容量素子を有する半導体装置
において、前記強誘電体膜と前記上部電極間に強誘電体
膜用保護膜を有し、少なくとも前記強誘電体膜および前
記強誘電体膜用保護膜の側部にサイドウォールが設けら
れている半導体装置。 - 【請求項３】 前記強誘電体膜用保護膜が導電性材料か
らなる請求項２記載の半導体装置。 - 【請求項４】 前記強誘電体膜用保護膜が、前記上部電
極と同一材料からなる請求項３記載の半導体装置。 - 【請求項５】 前記上部電極が、白金または白金と酸化
イリジウムの積層膜である請求項４記載の半導体装置。 - 【請求項６】 前記強誘電体膜がビスマス層状ペロブス
カイト構造を有する請求項２記載の半導体装置。 - 【請求項７】 下部電極、強誘電体膜および強誘電体用
保護膜を順次形成した後、異方性エッチングによりサイ
ドウォールを少なくとも前記強誘電体膜および前記強誘
電体膜用保護膜の側部に形成し、前記サイドウォールお
よび前記強誘電体用保護膜上に上部電極を形成する半導
体装置の製造方法。 - 【請求項８】 請求項７記載の半導体装置において、前
記下部電極上に強誘電体膜および強誘電体用保護膜を所
定形状に形成する工程が、前記下部電極を形成し、前記
下部電極上に強誘電体膜および強誘電体用保護膜を順次
形成した後、前記下部電極、前記強誘電体膜および前記
強誘電体用保護膜を略同一形状にパターン形成する工程
であることを特徴とする半導体装置の製造方法。 - 【請求項９】 半導体集積回路が作り込まれた基板上に
第１の絶縁膜を形成し、前記半導体集積回路のソース領
域またはドレイン領域に接続されたプラグを前記第１の
絶縁膜の所定の領域に形成されたコンタクトホールに形
成し、前記プラグに接続される下部電極を形成し、前記
下部電極上に強誘電体膜および強誘電体用保護膜を順次
形成した後、異方性エッチングによりサイドウォールを
前記強誘電体膜および前記強誘電体膜用保護膜の側部に
形成し、前記サイドウォール上および前記強誘電体用保
護膜上に上部電極を形成する半導体装置の製造方法。 - 【請求項１０】 異方性エッチングによりサイドウォー
ルを前記強誘電体膜および前記強誘電体膜用保護膜の側
部に形成した後、前記サイドウォール上および前記強誘
電体用保護膜上に上部電極を形成する前に、前記強誘電
体膜用保護膜の表面のエッチング残りを除去する工程を
有する請求項７または請求項９記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11184944A JP2000114489A (ja) | 1998-08-07 | 1999-06-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22393398 | 1998-08-07 | ||
| JP10-223933 | 1998-08-07 | ||
| JP11184944A JP2000114489A (ja) | 1998-08-07 | 1999-06-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114489A true JP2000114489A (ja) | 2000-04-21 |
Family
ID=26502805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11184944A Pending JP2000114489A (ja) | 1998-08-07 | 1999-06-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114489A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481853B1 (ko) * | 2002-07-26 | 2005-04-11 | 삼성전자주식회사 | 확장된 플레이트 라인을 갖는 강유전체 메모리소자 및 그제조방법 |
| US6982455B2 (en) | 2003-05-30 | 2006-01-03 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1999
- 1999-06-30 JP JP11184944A patent/JP2000114489A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481853B1 (ko) * | 2002-07-26 | 2005-04-11 | 삼성전자주식회사 | 확장된 플레이트 라인을 갖는 강유전체 메모리소자 및 그제조방법 |
| US6982455B2 (en) | 2003-05-30 | 2006-01-03 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing the same |
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