JP2004061114A - 自己診断試験回路および方法 - Google Patents
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Abstract
【課題】半導体集積回路等論理回路の検査において、検査時間を低減し検査の量産歩留まりと検査網羅度を向上させる。
【解決手段】外部から指定されるテスト項目毎のテスト設定データを蓄積するＳＲＡＭ１０１７と、前記テスト設定データをＳＲＡＭに蓄積する動作と平行して、ＳＲＡＭに蓄積された前記テスト設定データを読み出してＢＩＳＴを実行するＢＩＳＴコントローラ１００５とを備える。
【選択図】 図１
【解決手段】外部から指定されるテスト項目毎のテスト設定データを蓄積するＳＲＡＭ１０１７と、前記テスト設定データをＳＲＡＭに蓄積する動作と平行して、ＳＲＡＭに蓄積された前記テスト設定データを読み出してＢＩＳＴを実行するＢＩＳＴコントローラ１００５とを備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路等論理回路を効率的に検査するのための自己診断試験回路および方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の回路規模増大に従い、高品質な製品生産を行うために必要な出荷検査データを人手に頼り作成することが困難になりつつあり、半導体集積回路等論理回路において自己診断試験回路が採用されるようになっている。その中でも、論理回路の検査を自動化する検査方法として、スキャンパステスト手法や、さらに高度化したロジックＢＩＳＴ（ビルトインセルフテスト）手法が多く採用されている。
【０００３】
図５は、このような従来の自己診断試験回路の構成を示すブロック図である。図５において、自己診断試験回路を搭載した検査対象回路１００１は半導体集積回路や論理回路システムであり、大規模論理回路用の自己診断システムとして、スキャンパステスト手法を利用したロジックＢＩＳＴを搭載している。
【０００４】
ロジックＢＩＳＴの基本構成は、データ発生器１００２が擬似ランダム符号を発生しスキャン入力データ信号１０１２として出力し、これをスキャンパステスト対象回路１００３に印加し、内部レジスタのスキャンパスを構成するシフトレジスタ構造を利用して印加データの制御性を得るとともに、少なくとも１クロック以上のキャプチャ動作を行うことにより、論理組み合わせ回路を通過させたデータを内部レジスタに再度蓄積し、スキャン出力データ信号１０１３として出力し、これを多入力の符号圧縮回路であるデータ圧縮回器１００４へ入力する。
【０００５】
このような自己診断機能の制御を行う回路であるＢＩＳＴコントローラ１００５は、例えばＪＴＡＧ等のバウンダリスキャンテスト方式に準拠し、バウンダリスキャンデータ入力１００７等テスト専用端子を最小に抑えながら製品とその外部との接続検査を行うＴＡＰコントローラ１００６から制御を受け、内部回路検査用の手順の設定を行う。
【０００６】
データ圧縮回器１００４に蓄積された検査結果は、データ読み出し信号１０１４としてＢＩＳＴコントローラ１００５に渡され、さらにＴＡＰコントローラ１００６への外部からの制御によって検査データ読み出し信号１０１５として取り出され、さらにＴＡＰコントローラ１００６からバウンダリスキャンデータ出力１０１６として外部へ取り出される。
【０００７】
ロジックＢＩＳＴは、より高い信頼性で検査するために何度も擬似ランダムデータのパターン設定を変更しながらデータを印加する必要があり、発生する符合の指定と発生タイミングの指定を行う発生データ設定信号１００９がＢＩＳＴコントローラ１００５からデータ発生器１００２に印加される。また、ＢＩＳＴコントローラ１００５は、ＴＡＰコントローラ１００６からのＢＩＳＴ制御信号１００８により、上記発生データの指定を外部から受け取る必要がある。
【０００８】
また、スキャンシフト動作のためには、スキャン回路状態へのモード固定およびシフトとキャプチャ動作の切り替え等を行うスキャン動作制御信号１０１０をスキャンパステスト対象回路１００３に印加しなければならない。
【０００９】
また、データ圧縮回器１００４の内部状態が検査の最初に初期化され、データ設定状態の変更が不要な期間では圧縮動作が変わらないように、初期化およびデータ圧縮タイミング設定１０１１をＢＩＳＴコントローラ１００５からデータ圧縮回器１００４に与える必要がある。
【００１０】
図６は、以上のように構成された従来の自己診断試験回路における検査手順を示す図である。図６において、横軸は検査手順における累積検査時間を示す検査の時間軸１３０１である。
【００１１】
１回目テスト動作単位時間１３０２では、１回目ＢＩＳＴ設定動作１３０６の後に１回目ＢＩＳＴテスト動作１３０７を行い、次の２回目テスト動作単位時間１３０３では、２回目ＢＩＳＴ設定動作１３０８の後に２回目ＢＩＳＴテスト動作１３０９を行い、３回目以降も同様にして、ｎ回目テスト動作単位時間１３０４では、ｎ回目ＢＩＳＴ設定動作１３１０の後にｎ回目ＢＩＳＴテスト動作１３１１を行う。
【００１２】
このように、ＢＩＳＴ設定動作とＢＩＳＴテスト動作をそれぞれ１回からｎ回まで順次実施し、最終的には、テスト結果読み出し時間１３０５にて、圧縮器に蓄積されたテスト結果を読み出す圧縮器モニタ動作１３１２を実行して検査が完了する。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来の自己診断試験回路の構成では、本来低速なバウンダリスキャン設定の時間がかかりすぎ、検査時間の増大および検査コストの高騰につながるという欠点を有していた。
【００１４】
また、実際の回路使用時には不要なタイミングパスからのデータにおいて設計値以上のタイミングばらつきによるデータ化けが発生した場合に、データ圧縮回器に蓄積された圧縮データがすべて利用できなくなるため、歩留まりの低下や検査項目の削除などにより検査網羅度が低下するという欠点を有していた。
【００１５】
さらに、近年の半導体集積回路等では多電源や多種のクロック供給を行いながら極力低パワーな設計を行う必要があるが、このような半導体集積回路等の検査を自動化する方法は従来提供されていなかった。
【００１６】
本発明は上記事情に鑑みてなされたもので、半導体集積回路等論理回路の検査において、検査時間を低減し、検査の量産歩留まりと検査網羅度を向上させ、さらには、多電源多種クロックシステムにおいても検査を自動化し易い自己診断試験回路および方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係る自己診断試験回路は、被検査対象の半導体集積回路等論理回路に搭載され、外部から指定されるテスト項目毎のテスト設定データを用いてテストデータを発生させＢＩＳＴ（ビルトインセルフテスト）を実行する自己診断試験回路であって、前記テスト設定データを蓄積するメモリと、前記テスト設定データを前記メモリに蓄積する動作と平行して、前記メモリに蓄積された前記テスト設定データを読み出して前記ＢＩＳＴを実行するＢＩＳＴコントローラと、を具備したことを特徴とする。
【００１８】
上記構成によれば、外部から指定されるテスト項目毎のテスト設定データを取り込みメモリに蓄積する動作と平行してＢＩＳＴが実行されるため、外部の低速なシリアルインターフェースに起因する処理時間が抑えられ、テスト時間を短縮することができる。
【００１９】
本発明の請求項２に係る自己診断試験回路は、請求項１記載の自己診断試験回路において、前記ＢＩＳＴは複数のスキャンパスを用いて実行され、前記複数のスキャンパスの出力に対して外部からテスト項目毎にマスクデータの設定が可能なマスク回路を備えるものである。
【００２０】
上記構成によれば、テスト項目毎かつスキャンパス出力毎にマスク設定ができるため、特定のテスト番号の特定のスキャンラインに限定して期待値をマスクでき、他のスキャンラインのデータ圧縮検査結果を損なわずに検査できることにより、検査網羅度を著しく低下させることなく、短期間に安定した量産検査が可能になる。
【００２１】
本発明の請求項３に係る自己診断試験回路は、請求項１または２記載の自己診断試験回路において、通常機能として内部の回路ブロックに対して電源電圧値および電源のオン／オフもしくは再起動タイミングの設定等を行う電源設定機能を有し、前記ＢＩＳＴ実行時は、通常機能によらず、ＢＩＳＴの実行を制御するＢＩＳＴコントローラが前記テスト設定データを用いて前記電源設定機能を制御するものである。
【００２２】
上記構成によれば、通常機能として備えられた電源設定機能をＢＩＳＴコントローラが制御してＢＩＳＴを実行できるため、従来、電源については自動化された検査が行われていなかった電源設定機能を備えた半導体集積回路等論理回路においてもＢＩＳＴによる自動化検査を行うことができる。
【００２３】
本発明の請求項４に係る自己診断試験回路は、請求項１から３のいずれか１項記載の自己診断試験回路において、通常機能として内部の回路ブロックに対してクロック周波数の設定もしくはクロック停止と再起動のタイミングの設定等を行うクロック設定機能を有し、前記ＢＩＳＴ実行時は、通常機能によらず、ＢＩＳＴの実行を制御するＢＩＳＴコントローラが前記テスト設定データを用いて前記クロック設定機能を制御するものである。
【００２４】
上記構成によれば、通常機能として備えられたクロック設定機能をＢＩＳＴコントローラが制御してＢＩＳＴを実行できるため、従来、クロックについては自動化された検査が行われていなかったクロック設定機能を備えた半導体集積回路等論理回路においてもＢＩＳＴによる自動化検査を行うことができる。
【００２５】
本発明の請求項５に係る自己診断試験回路は、請求項４記載の自己診断試験回路において、前記内部の回路ブロックに対するクロック周波数の設定に応じて前記内部の回路ブロックに対する電源電圧が一義的に設定可能な構成を有するものである。
【００２６】
上記構成によれば、通常機能として電源設定機能とクロック設定機能を備え、クロック周波数の設定に応じて電源電圧が一義的に設定されることで、必要な処理速度に応じて最適な電源電圧が設定される半導体集積回路等論理回路において、ＢＩＳＴによりこれらの機能を使用した自動化検査を行うことができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１に係る自己診断試験回路の構成を示すブロック図である。図１において、図５に示した従来の自己診断試験回路の構成要素と同じ構成要素には同じ符号を付し詳細な説明を省略する。
【００２８】
図１では、検査対象回路１００１は、データ発生器１００２、スキャンパステスト対象回路１００３、データ圧縮器１００４、ＢＩＳＴコントローラ１００５、ＴＡＰコントローラ１００６およびＢＩＳＴコントローラ１００５に接続されたＳＲＡＭ１０１７を備える。大規模回路であれば通常複数のＳＲＡＭが搭載されているものであるため、このＳＲＡＭ１０１７は専用に搭載する必要はなく、出荷検査以外では他の機能に利用可能なものでよい。
【００２９】
ＳＲＡＭ１０１７はデータ書き込み信号１０１８およびデータ読み出し信号１０１９でＢＩＳＴコントローラ１００５と接続される。ロジックＢＩＳＴのモードでＢＩＳＴコントローラ１００５がロジックＢＩＳＴの設定のためにＴＡＰコントローラ１００６から受け取ったテストの設定データは一旦バッファするためにＳＲＡＭ１０１７に書き込まれ、ＢＩＳＴコントローラ１００５が設定データを必要とする時点でＳＲＡＭ１０１７から設定データが読み出される。
【００３０】
図２は、以上のように構成された本実施の形態の自己診断試験回路における検査手順を示す図である。図２において、縦軸１４００がテスト項目数、横軸１４０１がテスト時間を示し、グラフはＳＲＡＭ１０１７を利用した場合のテスト項目設定とテスト項目処理時間の関係を表している。
【００３１】
具体的には、１単位時間（横軸１目盛り分）当たりにテスト項目が１件（縦軸１目盛り分）設定され、テスト項目が設定されると検査対象回路内部でロジックＢＩＳＴ動作がすぐに開始され、その処理時間が２単位時間の場合を例として示している。
【００３２】
図２において、点線で示すテスト項目設定数１４０２の推移では、１テスト項目当たりの設定時間Ｔｓｅｔが１単位時間で処理され、５件の設定が５単位時間後に完了している。一方、テスト項目処理数１４０３の推移では、１テスト項目当たりの処理時間Ｔｅｘが２単位時間で処理され、最初の設定時間であるＴｓｅｔに加え、５件の処理時間の合計１１単位時間後に完了している。
【００３３】
すべての設定項目が処理されると検査結果をＪＴＡＧポートから読み出す操作が必要になるが、この読み出し時間をＴｒｅａｄとして、本実施形態による概算処理時間Ｔ１と、図５で示した従来例による概算処理時間Ｔ５の計算式を導くと、＊を乗算記号として以下のようになる。
【００３４】
Ｔ１＝Ｔｓｅｔ＋（Ｔｅｘ）＊（総テスト項目数）＋Ｔｒｅａｄ
Ｔ５＝（Ｔｓｅｔ＋Ｔｅｘ）＊（総テスト項目数）＋Ｔｒｅａｄ
【００３５】
上記の通り、従来例では外部の低速なシリアルインターフェースによる検査時間への影響が大きい。これは、ＳＲＡＭ１０１７のような設定データのバッファが無い場合は、設定動作時間と検査動作時間が加算されるのに対して、設定項目数を十分に蓄えられるＳＲＡＭ等のバッファが接続された場合は、設定動作と内部の検査処理動作が並列に進行するため、外部の低速なシリアルインターフェースに起因する処理時間が抑えられるためである。
【００３６】
以上のように、本実施形態によれば、ロジックＢＩＳＴテストモードにおいて、ロジックＢＩＳＴのコントローラにバッファ用のメモリを接続し、ロジックＢＩＳＴ用の各テスト内容を一時的に蓄積可能とすることにより、テスト時間を短縮することができる。
【００３７】
（実施の形態２）
図３は本発明の実施の形態２に係る自己診断試験回路の構成を示すブロック図である。図３において、図１に示した実施の形態１の自己診断試験回路の構成要素と同じ構成要素には同じ符号を付し詳細な説明を省略する。
【００３８】
図３では、検査対象回路１００１は、データ発生器１００２、スキャンパステスト対象回路１００３、データ圧縮器１００４、ＢＩＳＴコントローラ１００５、ＴＡＰコントローラ１００６、ＳＲＡＭ１０１７およびスキャンパステスト対象回路１００３とデータ圧縮器１００４との間に挿入されたスキャン出力データのマスク回路１１０２を備える。そして、マスク回路１１０２に対してＢＩＳＴコントローラ１００５からスキャン出力データをマスク制御するスキャン出力データのマスク信号１１０１が接続されている。
【００３９】
全体でｋ本のスキャン出力データに対して１ビット単位でマスク可能なように、スキャン出力データのマスク信号１１０１もｋ本から構成され、スキャン出力データのマスク回路１１０２はｋ個のＡＮＤゲートで構成される。
【００４０】
すなわち、ＬＳＢ用ＡＮＤゲート１１０３は、スキャンパス出力のＬＳＢビット１１０６とマスク信号のＬＳＢビット１１０５を入力し、マスク出力のＬＳＢビット１１０７を出力し、ＭＳＢ用ＡＮＤゲート１１０４も同様に、スキャンパス出力のＭＳＢビット１１０９とマスク信号のＭＳＢビット１１０８を入力し、マスク出力のＭＳＢビット１１１０を出力する。
【００４１】
以上のように、本実施形態によれば、外部からＢＩＳＴコントローラ経由でスキャンパス毎に設定可能なマスク機能を設けることで、特定のテスト番号の特定のスキャンラインに限定して期待値をマスクできるため、不要なデータによるタイミングばらつきに対しても、これをマスクすることができることにより、検査網羅度を著しく低下させたり、回路の修正による開発の遅延を発生させたりすることなく安定した量産検査が可能になる。
【００４２】
（実施の形態３）
図４は本発明の実施の形態３に係る自己診断試験回路の構成を示すブロック図である。図４において、ロジックＢＩＳＴの対象である検査対象回路１２０１は、通常モードで常時電源が起動している領域に搭載されるＢ電源回路部１２０２と、他の２つの電源領域のＭ電源回路部１２０３およびＨ電源回路部１２０４からなる。
【００４３】
また、製品出荷後の通常使用状態で、電源の起動停止や処理速度に応じたクロック周波数および最適電源電圧の制御を行うプロセッサ部１２０５もＨ電源回路部１２０４に搭載されている。
【００４４】
常時電源が起動している領域のＢ電源回路部１２０２には、実施の形態１および２においてロジックＢＩＳＴの実施形態で説明したＢＩＳＴコントローラ１２０６、ＴＡＰコントローラ１００６、ＳＲＡＭ１０１７が、実施の形態１および２と同様の構成で接続されているが、さらに、電源の制御のために以下に説明する回路が追加されている。
【００４５】
起動および電源マスク等タイミング制御部１２０７は複数電源間で受け渡す信号を制御する回路で、相手電源のオフ時に入力部トランジスタ回路の貫通電流防止措置や、出力先電源がオフ状態の場合にＨレベルの電圧を印可しないように電源間マスク信号を供給し、さらに、電源の供給開始後も電源安定化までの一定の時間は継続して電源間マスク信号を供給する機能を有する。
【００４６】
さらに、起動および電源マスク等タイミング制御部１２０７は、電源の停止と再起動までの時間設定や電源電圧値の設定、電源電圧に従ったクロック周波数の設定等を受け、さらには外部から電源起動指示通知信号ＲＳＴＮ１２２０の印加を受け、また、外部電源との間の電源間マスク用信号の発生機能が必要になる。
【００４７】
起動および電源マスク等タイミング制御部１２０７への制御信号として、通常動作時にはプロセッサ部１２０５の制御によるプロセッサ起動指示入力信号１２１８が選択されるのに対して、ロジックＢＩＳＴモード検査時にはＢＩＳＴコントローラ起動指示入力信号１２１９が選択されるようにする。それぞれの起動指示入力信号は選択回路１２１７に入力して選択され、起動指示入力信号１２１６として起動および電源マスク等タイミング制御部１２０７に印加される。
【００４８】
起動および電源マスク等タイミング制御部１２０７が出力する起動制御信号１２１５は、電源部１２１０とクロック発生部１２１３とＢＩＳＴコントローラ１２０６へ接続され、電源とクロックと電源間の保護用制御等に利用する。
【００４９】
電源部１２１０はＭ電源出力部１２０８とＨ電源出力部１２０９から構成され、起動および電源マスク等タイミング制御部１２０７からの電源電圧設定値および投入タイミングの制御に従い、Ｍ電源回路部へはＶＤＤＭ１２２３を、Ｈ電源回路部へはＶＤＤＨ１２２４をそれぞれ電源供給する。
【００５０】
クロック発生部１２１３は、ＰＬＬ部１２１１と分周回路１２１２から構成され、起動および電源マスク等タイミング制御部１２０７からの電源電圧に応じたクロック周波数および印加タイミングの制御に従い、Ｍ電源回路部へはＣＫＭ１２２５を、Ｈ電源回路部へはＣＫＨ１２２６をそれぞれ供給する。
【００５１】
ＢＩＳＴコントローラは、起動および電源マスク等タイミング制御部１２０７から入力される電源の状態および電源の供給タイミング情報等により、Ｍ電源回路部およびＨ電源回路部に対してテスト用制御およびデータ入出力信号１２２１を出力し、各電源回路部に位置するＢＩＳＴ制御対象回路を制御もしくは観測する。
【００５２】
また、Ｂ電源部以外の電源間での信号ラインを保護するために、起動および電源マスク等タイミング制御部１２０７は、各電源回路部に対して電源間マスク信号１２２２を供給する。
【００５３】
ここで、ＲＳＴＮ１２２０は、検査対象回路１２０１の内部電源が起動状態で外部電源が起動していない場合に、外部電源の状態を通知する信号として、起動および電源マスク等タイミング制御部１２０７へ外部から供給され、外部電源と内部の各電源間の信号に対して必要なマスク条件を与えている。
【００５４】
電源やクロック周波数を制御する回路については、従来もロジックＢＩＳＴの対象にして常時起動状態の電源電圧に固定して検証しているが、電源電圧が本来変動する場合については正確に検査できていない。
【００５５】
これに対して、以上説明した本実施形態の自己診断試験回路では、ＪＴＡＧ等のシリアル設定により電源状態やクロック周波数すらもプロセッサ制御と同様に簡単に変更可能にし、さらに、プロセッサが制御する起動指示入力の選択回路１２１７を設け、ロジックＢＩＳＴのテスト状態ではロジックＢＩＳＴコントローラ１２０６による制御を可能としているため、製品の信頼性を損なう設定に陥ることの無い検査中において、自由に電源電圧およびクロック周波数を変更可能である。
【００５６】
なお、図１で説明したＳＲＡＭは、少なくともロジックＢＩＳＴの設定データを蓄積するが、ランダム符号の発生を制御する初期値情報の他に、データ圧縮器のスキャン出力データのマスクビット情報や、多電源回路の電源起動および停止、さらには電源電圧やクロック周波数指定の情報等の設定情報を一時バッファするようにしてもよい。
【００５７】
また、電源制御は、電源遮断後に電源を再起動してロジックＢＩＳＴ動作を継続させる場合においても、電源遮断前にデータ圧縮器１００４が保持しているデータを外部へ読み出さずにＳＲＡＭへ一旦蓄積し、電源再起動後にこれを復元することで外部との通信時間を節約してもよい。
【００５８】
また、図４における各電源回路部は、ＢＩＳＴ対象の回路に分割して、クロック発生部から分割した回路に必要なクロック周波数毎にクロックを供給することで、必要十分なクロック周波数での検査を行ってもかまわない。
【００５９】
また、電源部からの各電源供給先への電源供給は、検査対象回路１２０１の外部へ一度出力した後、外部配線又は外部電源回路を経由して制御されてもかまわない。
【００６０】
また、以上の説明ではプロセッサ１２０５が検査対象回路１２０１の中にある場合を示したが、検査対象回路１２０１の外部にあってもかまわない。
【００６１】
また、ＢＩＳＴコントローラは、ロジックＢＩＳＴの制御機能を有するが、ＤＲＡＭ等の他の機能マクロを検査する機能を併せ持っていてもかまわない。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、外部からシリアルインターフェース経由で設定されるテスト項目毎のテスト設定データをメモリに蓄積する動作と平行して、メモリから読み出したテスト設定データを用いてＢＩＳＴが実行されるため、外部の低速なシリアルインターフェースに起因する処理時間が抑えられ、テスト時間を短縮することができるという優れた効果が得られる。
【００６３】
さらに本発明によれば、特定のテスト番号の特定のスキャンラインに限定して期待値をマスクできるため、他のスキャンラインのデータ圧縮検査結果を損なわずに検査できることにより、検査網羅度を著しく低下させたり、回路の修正による開発の遅延を発生させたりすることなく、安定した量産検査が可能になるという優れた効果が得られる。
【００６４】
さらに本発明によれば、低電力設定のために通常機能として備えられた電源設定機能やクロック設定機能をＢＩＳＴコントローラが制御してＢＩＳＴを実行できるため、これらのプロセッサ設定機能を使用した自動化検査を行うことができるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る自己診断試験回路の構成を示すブロック図。
【図２】本発明の実施の形態１に係る自己診断試験回路における検査手順を示す図。
【図３】本発明の実施の形態２に係る自己診断試験回路の構成を示すブロック図。
【図４】本発明の実施の形態３に係る自己診断試験回路の構成を示すブロック図。
【図５】従来の自己診断試験回路の構成を示すブロック図。
【図６】従来の自己診断試験回路における検査手順を示す図。
【符号の説明】
１００１ 検査対象回路
１００２ データ発生器
１００３ スキャンパステスト対象回路
１００４ データ圧縮器
１００５ ＢＩＳＴコントローラ
１００６ ＴＡＰコントローラ
１００７ バウンダリスキャンデータ入力
１００８ ＢＩＳＴ制御信号
１００９ 発生データ設定信号
１０１０ スキャン動作制御信号
１０１１ 初期化およびデータ圧縮タイミング設定
１０１２ スキャン入力データ信号
１０１３ スキャン出力データ信号
１０１４ データ読み出し信号
１０１５ 検査データ読み出し信号
１０１６ バウンダリスキャンデータ出力
１０１７ ＳＲＡＭ
１０１８ データ書き込み信号
１０１９ データ読み出し信号
１１０１ スキャン出力データのマスク信号
１１０２ スキャン出力データのマスク回路
１１０３ ＬＳＢ用ＡＮＤゲート
１１０４ ＭＳＢ用ＡＮＤゲート
１１０５ マスク信号のＬＳＢビット
１１０６ スキャンパス出力のＬＳＢビット
１１０７ マスク出力のＬＳＢビット
１１０８ マスク信号のＭＳＢビット
１１０９ スキャンパス出力のＭＳＢビット
１１１０ マスク出力のＭＳＢビット
１２０１ 検査対象回路
１２０２ Ｂ電源回路部
１２０３ Ｍ電源回路部
１２０４ Ｈ電源回路部
１２０５ プロセッサ部
１２０６ ＢＩＳＴコントローラ
１２０７ 起動および電源マスク等タイミング制御部
１２０８ Ｍ電源出力部
１２０９ Ｈ電源出力部
１２１０ 電源部
１２１１ ＰＬＬ部
１２１２ 分周回路
１２１３ クロック発生部
１２１５ 起動制御信号
１２１６ 起動指示入力信号
１２１７ 起動指示入力選択回路
１２１８ プロセッサ起動指示入力信号
１２１９ ＢＩＳＴコントローラ起動指示入力信号
１２２０ ＲＳＴＮ（外部からの電源起動指示通知信号）
１２２１ テスト用制御およびデータ入出力信号
１２２２ 電源間マスク信号
１２２３ ＶＤＤＭ
１２２４ ＶＤＤＨ
１２２５ ＣＫＭ
１２２６ ＣＫＨ
１３０１ 検査の時間軸
１３０２ １回目テスト動作単位時間
１３０３ ２回目テスト動作単位時間
１３０４ ｎ回目テスト動作単位時間
１３０５ テスト結果読み出し時間
１３０６ １回目ＢＩＳＴ設定動作
１３０７ １回目ＢＩＳＴテスト動作
１３０８ ２回目ＢＩＳＴ設定動作
１３０９ ２回目ＢＩＳＴテスト動作
１３１０ ｎ回目ＢＩＳＴ設定動作
１３１１ ｎ回目ＢＩＳＴテスト動作
１３１２ 圧縮器モニタ動作
１４００ テスト項目数
１４０１ テスト時間
１４０２ テスト項目設定数
１４０３ テスト項目処理数
【発明の属する技術分野】
本発明は、半導体集積回路等論理回路を効率的に検査するのための自己診断試験回路および方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の回路規模増大に従い、高品質な製品生産を行うために必要な出荷検査データを人手に頼り作成することが困難になりつつあり、半導体集積回路等論理回路において自己診断試験回路が採用されるようになっている。その中でも、論理回路の検査を自動化する検査方法として、スキャンパステスト手法や、さらに高度化したロジックＢＩＳＴ（ビルトインセルフテスト）手法が多く採用されている。
【０００３】
図５は、このような従来の自己診断試験回路の構成を示すブロック図である。図５において、自己診断試験回路を搭載した検査対象回路１００１は半導体集積回路や論理回路システムであり、大規模論理回路用の自己診断システムとして、スキャンパステスト手法を利用したロジックＢＩＳＴを搭載している。
【０００４】
ロジックＢＩＳＴの基本構成は、データ発生器１００２が擬似ランダム符号を発生しスキャン入力データ信号１０１２として出力し、これをスキャンパステスト対象回路１００３に印加し、内部レジスタのスキャンパスを構成するシフトレジスタ構造を利用して印加データの制御性を得るとともに、少なくとも１クロック以上のキャプチャ動作を行うことにより、論理組み合わせ回路を通過させたデータを内部レジスタに再度蓄積し、スキャン出力データ信号１０１３として出力し、これを多入力の符号圧縮回路であるデータ圧縮回器１００４へ入力する。
【０００５】
このような自己診断機能の制御を行う回路であるＢＩＳＴコントローラ１００５は、例えばＪＴＡＧ等のバウンダリスキャンテスト方式に準拠し、バウンダリスキャンデータ入力１００７等テスト専用端子を最小に抑えながら製品とその外部との接続検査を行うＴＡＰコントローラ１００６から制御を受け、内部回路検査用の手順の設定を行う。
【０００６】
データ圧縮回器１００４に蓄積された検査結果は、データ読み出し信号１０１４としてＢＩＳＴコントローラ１００５に渡され、さらにＴＡＰコントローラ１００６への外部からの制御によって検査データ読み出し信号１０１５として取り出され、さらにＴＡＰコントローラ１００６からバウンダリスキャンデータ出力１０１６として外部へ取り出される。
【０００７】
ロジックＢＩＳＴは、より高い信頼性で検査するために何度も擬似ランダムデータのパターン設定を変更しながらデータを印加する必要があり、発生する符合の指定と発生タイミングの指定を行う発生データ設定信号１００９がＢＩＳＴコントローラ１００５からデータ発生器１００２に印加される。また、ＢＩＳＴコントローラ１００５は、ＴＡＰコントローラ１００６からのＢＩＳＴ制御信号１００８により、上記発生データの指定を外部から受け取る必要がある。
【０００８】
また、スキャンシフト動作のためには、スキャン回路状態へのモード固定およびシフトとキャプチャ動作の切り替え等を行うスキャン動作制御信号１０１０をスキャンパステスト対象回路１００３に印加しなければならない。
【０００９】
また、データ圧縮回器１００４の内部状態が検査の最初に初期化され、データ設定状態の変更が不要な期間では圧縮動作が変わらないように、初期化およびデータ圧縮タイミング設定１０１１をＢＩＳＴコントローラ１００５からデータ圧縮回器１００４に与える必要がある。
【００１０】
図６は、以上のように構成された従来の自己診断試験回路における検査手順を示す図である。図６において、横軸は検査手順における累積検査時間を示す検査の時間軸１３０１である。
【００１１】
１回目テスト動作単位時間１３０２では、１回目ＢＩＳＴ設定動作１３０６の後に１回目ＢＩＳＴテスト動作１３０７を行い、次の２回目テスト動作単位時間１３０３では、２回目ＢＩＳＴ設定動作１３０８の後に２回目ＢＩＳＴテスト動作１３０９を行い、３回目以降も同様にして、ｎ回目テスト動作単位時間１３０４では、ｎ回目ＢＩＳＴ設定動作１３１０の後にｎ回目ＢＩＳＴテスト動作１３１１を行う。
【００１２】
このように、ＢＩＳＴ設定動作とＢＩＳＴテスト動作をそれぞれ１回からｎ回まで順次実施し、最終的には、テスト結果読み出し時間１３０５にて、圧縮器に蓄積されたテスト結果を読み出す圧縮器モニタ動作１３１２を実行して検査が完了する。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来の自己診断試験回路の構成では、本来低速なバウンダリスキャン設定の時間がかかりすぎ、検査時間の増大および検査コストの高騰につながるという欠点を有していた。
【００１４】
また、実際の回路使用時には不要なタイミングパスからのデータにおいて設計値以上のタイミングばらつきによるデータ化けが発生した場合に、データ圧縮回器に蓄積された圧縮データがすべて利用できなくなるため、歩留まりの低下や検査項目の削除などにより検査網羅度が低下するという欠点を有していた。
【００１５】
さらに、近年の半導体集積回路等では多電源や多種のクロック供給を行いながら極力低パワーな設計を行う必要があるが、このような半導体集積回路等の検査を自動化する方法は従来提供されていなかった。
【００１６】
本発明は上記事情に鑑みてなされたもので、半導体集積回路等論理回路の検査において、検査時間を低減し、検査の量産歩留まりと検査網羅度を向上させ、さらには、多電源多種クロックシステムにおいても検査を自動化し易い自己診断試験回路および方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係る自己診断試験回路は、被検査対象の半導体集積回路等論理回路に搭載され、外部から指定されるテスト項目毎のテスト設定データを用いてテストデータを発生させＢＩＳＴ（ビルトインセルフテスト）を実行する自己診断試験回路であって、前記テスト設定データを蓄積するメモリと、前記テスト設定データを前記メモリに蓄積する動作と平行して、前記メモリに蓄積された前記テスト設定データを読み出して前記ＢＩＳＴを実行するＢＩＳＴコントローラと、を具備したことを特徴とする。
【００１８】
上記構成によれば、外部から指定されるテスト項目毎のテスト設定データを取り込みメモリに蓄積する動作と平行してＢＩＳＴが実行されるため、外部の低速なシリアルインターフェースに起因する処理時間が抑えられ、テスト時間を短縮することができる。
【００１９】
本発明の請求項２に係る自己診断試験回路は、請求項１記載の自己診断試験回路において、前記ＢＩＳＴは複数のスキャンパスを用いて実行され、前記複数のスキャンパスの出力に対して外部からテスト項目毎にマスクデータの設定が可能なマスク回路を備えるものである。
【００２０】
上記構成によれば、テスト項目毎かつスキャンパス出力毎にマスク設定ができるため、特定のテスト番号の特定のスキャンラインに限定して期待値をマスクでき、他のスキャンラインのデータ圧縮検査結果を損なわずに検査できることにより、検査網羅度を著しく低下させることなく、短期間に安定した量産検査が可能になる。
【００２１】
本発明の請求項３に係る自己診断試験回路は、請求項１または２記載の自己診断試験回路において、通常機能として内部の回路ブロックに対して電源電圧値および電源のオン／オフもしくは再起動タイミングの設定等を行う電源設定機能を有し、前記ＢＩＳＴ実行時は、通常機能によらず、ＢＩＳＴの実行を制御するＢＩＳＴコントローラが前記テスト設定データを用いて前記電源設定機能を制御するものである。
【００２２】
上記構成によれば、通常機能として備えられた電源設定機能をＢＩＳＴコントローラが制御してＢＩＳＴを実行できるため、従来、電源については自動化された検査が行われていなかった電源設定機能を備えた半導体集積回路等論理回路においてもＢＩＳＴによる自動化検査を行うことができる。
【００２３】
本発明の請求項４に係る自己診断試験回路は、請求項１から３のいずれか１項記載の自己診断試験回路において、通常機能として内部の回路ブロックに対してクロック周波数の設定もしくはクロック停止と再起動のタイミングの設定等を行うクロック設定機能を有し、前記ＢＩＳＴ実行時は、通常機能によらず、ＢＩＳＴの実行を制御するＢＩＳＴコントローラが前記テスト設定データを用いて前記クロック設定機能を制御するものである。
【００２４】
上記構成によれば、通常機能として備えられたクロック設定機能をＢＩＳＴコントローラが制御してＢＩＳＴを実行できるため、従来、クロックについては自動化された検査が行われていなかったクロック設定機能を備えた半導体集積回路等論理回路においてもＢＩＳＴによる自動化検査を行うことができる。
【００２５】
本発明の請求項５に係る自己診断試験回路は、請求項４記載の自己診断試験回路において、前記内部の回路ブロックに対するクロック周波数の設定に応じて前記内部の回路ブロックに対する電源電圧が一義的に設定可能な構成を有するものである。
【００２６】
上記構成によれば、通常機能として電源設定機能とクロック設定機能を備え、クロック周波数の設定に応じて電源電圧が一義的に設定されることで、必要な処理速度に応じて最適な電源電圧が設定される半導体集積回路等論理回路において、ＢＩＳＴによりこれらの機能を使用した自動化検査を行うことができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１に係る自己診断試験回路の構成を示すブロック図である。図１において、図５に示した従来の自己診断試験回路の構成要素と同じ構成要素には同じ符号を付し詳細な説明を省略する。
【００２８】
図１では、検査対象回路１００１は、データ発生器１００２、スキャンパステスト対象回路１００３、データ圧縮器１００４、ＢＩＳＴコントローラ１００５、ＴＡＰコントローラ１００６およびＢＩＳＴコントローラ１００５に接続されたＳＲＡＭ１０１７を備える。大規模回路であれば通常複数のＳＲＡＭが搭載されているものであるため、このＳＲＡＭ１０１７は専用に搭載する必要はなく、出荷検査以外では他の機能に利用可能なものでよい。
【００２９】
ＳＲＡＭ１０１７はデータ書き込み信号１０１８およびデータ読み出し信号１０１９でＢＩＳＴコントローラ１００５と接続される。ロジックＢＩＳＴのモードでＢＩＳＴコントローラ１００５がロジックＢＩＳＴの設定のためにＴＡＰコントローラ１００６から受け取ったテストの設定データは一旦バッファするためにＳＲＡＭ１０１７に書き込まれ、ＢＩＳＴコントローラ１００５が設定データを必要とする時点でＳＲＡＭ１０１７から設定データが読み出される。
【００３０】
図２は、以上のように構成された本実施の形態の自己診断試験回路における検査手順を示す図である。図２において、縦軸１４００がテスト項目数、横軸１４０１がテスト時間を示し、グラフはＳＲＡＭ１０１７を利用した場合のテスト項目設定とテスト項目処理時間の関係を表している。
【００３１】
具体的には、１単位時間（横軸１目盛り分）当たりにテスト項目が１件（縦軸１目盛り分）設定され、テスト項目が設定されると検査対象回路内部でロジックＢＩＳＴ動作がすぐに開始され、その処理時間が２単位時間の場合を例として示している。
【００３２】
図２において、点線で示すテスト項目設定数１４０２の推移では、１テスト項目当たりの設定時間Ｔｓｅｔが１単位時間で処理され、５件の設定が５単位時間後に完了している。一方、テスト項目処理数１４０３の推移では、１テスト項目当たりの処理時間Ｔｅｘが２単位時間で処理され、最初の設定時間であるＴｓｅｔに加え、５件の処理時間の合計１１単位時間後に完了している。
【００３３】
すべての設定項目が処理されると検査結果をＪＴＡＧポートから読み出す操作が必要になるが、この読み出し時間をＴｒｅａｄとして、本実施形態による概算処理時間Ｔ１と、図５で示した従来例による概算処理時間Ｔ５の計算式を導くと、＊を乗算記号として以下のようになる。
【００３４】
Ｔ１＝Ｔｓｅｔ＋（Ｔｅｘ）＊（総テスト項目数）＋Ｔｒｅａｄ
Ｔ５＝（Ｔｓｅｔ＋Ｔｅｘ）＊（総テスト項目数）＋Ｔｒｅａｄ
【００３５】
上記の通り、従来例では外部の低速なシリアルインターフェースによる検査時間への影響が大きい。これは、ＳＲＡＭ１０１７のような設定データのバッファが無い場合は、設定動作時間と検査動作時間が加算されるのに対して、設定項目数を十分に蓄えられるＳＲＡＭ等のバッファが接続された場合は、設定動作と内部の検査処理動作が並列に進行するため、外部の低速なシリアルインターフェースに起因する処理時間が抑えられるためである。
【００３６】
以上のように、本実施形態によれば、ロジックＢＩＳＴテストモードにおいて、ロジックＢＩＳＴのコントローラにバッファ用のメモリを接続し、ロジックＢＩＳＴ用の各テスト内容を一時的に蓄積可能とすることにより、テスト時間を短縮することができる。
【００３７】
（実施の形態２）
図３は本発明の実施の形態２に係る自己診断試験回路の構成を示すブロック図である。図３において、図１に示した実施の形態１の自己診断試験回路の構成要素と同じ構成要素には同じ符号を付し詳細な説明を省略する。
【００３８】
図３では、検査対象回路１００１は、データ発生器１００２、スキャンパステスト対象回路１００３、データ圧縮器１００４、ＢＩＳＴコントローラ１００５、ＴＡＰコントローラ１００６、ＳＲＡＭ１０１７およびスキャンパステスト対象回路１００３とデータ圧縮器１００４との間に挿入されたスキャン出力データのマスク回路１１０２を備える。そして、マスク回路１１０２に対してＢＩＳＴコントローラ１００５からスキャン出力データをマスク制御するスキャン出力データのマスク信号１１０１が接続されている。
【００３９】
全体でｋ本のスキャン出力データに対して１ビット単位でマスク可能なように、スキャン出力データのマスク信号１１０１もｋ本から構成され、スキャン出力データのマスク回路１１０２はｋ個のＡＮＤゲートで構成される。
【００４０】
すなわち、ＬＳＢ用ＡＮＤゲート１１０３は、スキャンパス出力のＬＳＢビット１１０６とマスク信号のＬＳＢビット１１０５を入力し、マスク出力のＬＳＢビット１１０７を出力し、ＭＳＢ用ＡＮＤゲート１１０４も同様に、スキャンパス出力のＭＳＢビット１１０９とマスク信号のＭＳＢビット１１０８を入力し、マスク出力のＭＳＢビット１１１０を出力する。
【００４１】
以上のように、本実施形態によれば、外部からＢＩＳＴコントローラ経由でスキャンパス毎に設定可能なマスク機能を設けることで、特定のテスト番号の特定のスキャンラインに限定して期待値をマスクできるため、不要なデータによるタイミングばらつきに対しても、これをマスクすることができることにより、検査網羅度を著しく低下させたり、回路の修正による開発の遅延を発生させたりすることなく安定した量産検査が可能になる。
【００４２】
（実施の形態３）
図４は本発明の実施の形態３に係る自己診断試験回路の構成を示すブロック図である。図４において、ロジックＢＩＳＴの対象である検査対象回路１２０１は、通常モードで常時電源が起動している領域に搭載されるＢ電源回路部１２０２と、他の２つの電源領域のＭ電源回路部１２０３およびＨ電源回路部１２０４からなる。
【００４３】
また、製品出荷後の通常使用状態で、電源の起動停止や処理速度に応じたクロック周波数および最適電源電圧の制御を行うプロセッサ部１２０５もＨ電源回路部１２０４に搭載されている。
【００４４】
常時電源が起動している領域のＢ電源回路部１２０２には、実施の形態１および２においてロジックＢＩＳＴの実施形態で説明したＢＩＳＴコントローラ１２０６、ＴＡＰコントローラ１００６、ＳＲＡＭ１０１７が、実施の形態１および２と同様の構成で接続されているが、さらに、電源の制御のために以下に説明する回路が追加されている。
【００４５】
起動および電源マスク等タイミング制御部１２０７は複数電源間で受け渡す信号を制御する回路で、相手電源のオフ時に入力部トランジスタ回路の貫通電流防止措置や、出力先電源がオフ状態の場合にＨレベルの電圧を印可しないように電源間マスク信号を供給し、さらに、電源の供給開始後も電源安定化までの一定の時間は継続して電源間マスク信号を供給する機能を有する。
【００４６】
さらに、起動および電源マスク等タイミング制御部１２０７は、電源の停止と再起動までの時間設定や電源電圧値の設定、電源電圧に従ったクロック周波数の設定等を受け、さらには外部から電源起動指示通知信号ＲＳＴＮ１２２０の印加を受け、また、外部電源との間の電源間マスク用信号の発生機能が必要になる。
【００４７】
起動および電源マスク等タイミング制御部１２０７への制御信号として、通常動作時にはプロセッサ部１２０５の制御によるプロセッサ起動指示入力信号１２１８が選択されるのに対して、ロジックＢＩＳＴモード検査時にはＢＩＳＴコントローラ起動指示入力信号１２１９が選択されるようにする。それぞれの起動指示入力信号は選択回路１２１７に入力して選択され、起動指示入力信号１２１６として起動および電源マスク等タイミング制御部１２０７に印加される。
【００４８】
起動および電源マスク等タイミング制御部１２０７が出力する起動制御信号１２１５は、電源部１２１０とクロック発生部１２１３とＢＩＳＴコントローラ１２０６へ接続され、電源とクロックと電源間の保護用制御等に利用する。
【００４９】
電源部１２１０はＭ電源出力部１２０８とＨ電源出力部１２０９から構成され、起動および電源マスク等タイミング制御部１２０７からの電源電圧設定値および投入タイミングの制御に従い、Ｍ電源回路部へはＶＤＤＭ１２２３を、Ｈ電源回路部へはＶＤＤＨ１２２４をそれぞれ電源供給する。
【００５０】
クロック発生部１２１３は、ＰＬＬ部１２１１と分周回路１２１２から構成され、起動および電源マスク等タイミング制御部１２０７からの電源電圧に応じたクロック周波数および印加タイミングの制御に従い、Ｍ電源回路部へはＣＫＭ１２２５を、Ｈ電源回路部へはＣＫＨ１２２６をそれぞれ供給する。
【００５１】
ＢＩＳＴコントローラは、起動および電源マスク等タイミング制御部１２０７から入力される電源の状態および電源の供給タイミング情報等により、Ｍ電源回路部およびＨ電源回路部に対してテスト用制御およびデータ入出力信号１２２１を出力し、各電源回路部に位置するＢＩＳＴ制御対象回路を制御もしくは観測する。
【００５２】
また、Ｂ電源部以外の電源間での信号ラインを保護するために、起動および電源マスク等タイミング制御部１２０７は、各電源回路部に対して電源間マスク信号１２２２を供給する。
【００５３】
ここで、ＲＳＴＮ１２２０は、検査対象回路１２０１の内部電源が起動状態で外部電源が起動していない場合に、外部電源の状態を通知する信号として、起動および電源マスク等タイミング制御部１２０７へ外部から供給され、外部電源と内部の各電源間の信号に対して必要なマスク条件を与えている。
【００５４】
電源やクロック周波数を制御する回路については、従来もロジックＢＩＳＴの対象にして常時起動状態の電源電圧に固定して検証しているが、電源電圧が本来変動する場合については正確に検査できていない。
【００５５】
これに対して、以上説明した本実施形態の自己診断試験回路では、ＪＴＡＧ等のシリアル設定により電源状態やクロック周波数すらもプロセッサ制御と同様に簡単に変更可能にし、さらに、プロセッサが制御する起動指示入力の選択回路１２１７を設け、ロジックＢＩＳＴのテスト状態ではロジックＢＩＳＴコントローラ１２０６による制御を可能としているため、製品の信頼性を損なう設定に陥ることの無い検査中において、自由に電源電圧およびクロック周波数を変更可能である。
【００５６】
なお、図１で説明したＳＲＡＭは、少なくともロジックＢＩＳＴの設定データを蓄積するが、ランダム符号の発生を制御する初期値情報の他に、データ圧縮器のスキャン出力データのマスクビット情報や、多電源回路の電源起動および停止、さらには電源電圧やクロック周波数指定の情報等の設定情報を一時バッファするようにしてもよい。
【００５７】
また、電源制御は、電源遮断後に電源を再起動してロジックＢＩＳＴ動作を継続させる場合においても、電源遮断前にデータ圧縮器１００４が保持しているデータを外部へ読み出さずにＳＲＡＭへ一旦蓄積し、電源再起動後にこれを復元することで外部との通信時間を節約してもよい。
【００５８】
また、図４における各電源回路部は、ＢＩＳＴ対象の回路に分割して、クロック発生部から分割した回路に必要なクロック周波数毎にクロックを供給することで、必要十分なクロック周波数での検査を行ってもかまわない。
【００５９】
また、電源部からの各電源供給先への電源供給は、検査対象回路１２０１の外部へ一度出力した後、外部配線又は外部電源回路を経由して制御されてもかまわない。
【００６０】
また、以上の説明ではプロセッサ１２０５が検査対象回路１２０１の中にある場合を示したが、検査対象回路１２０１の外部にあってもかまわない。
【００６１】
また、ＢＩＳＴコントローラは、ロジックＢＩＳＴの制御機能を有するが、ＤＲＡＭ等の他の機能マクロを検査する機能を併せ持っていてもかまわない。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、外部からシリアルインターフェース経由で設定されるテスト項目毎のテスト設定データをメモリに蓄積する動作と平行して、メモリから読み出したテスト設定データを用いてＢＩＳＴが実行されるため、外部の低速なシリアルインターフェースに起因する処理時間が抑えられ、テスト時間を短縮することができるという優れた効果が得られる。
【００６３】
さらに本発明によれば、特定のテスト番号の特定のスキャンラインに限定して期待値をマスクできるため、他のスキャンラインのデータ圧縮検査結果を損なわずに検査できることにより、検査網羅度を著しく低下させたり、回路の修正による開発の遅延を発生させたりすることなく、安定した量産検査が可能になるという優れた効果が得られる。
【００６４】
さらに本発明によれば、低電力設定のために通常機能として備えられた電源設定機能やクロック設定機能をＢＩＳＴコントローラが制御してＢＩＳＴを実行できるため、これらのプロセッサ設定機能を使用した自動化検査を行うことができるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る自己診断試験回路の構成を示すブロック図。
【図２】本発明の実施の形態１に係る自己診断試験回路における検査手順を示す図。
【図３】本発明の実施の形態２に係る自己診断試験回路の構成を示すブロック図。
【図４】本発明の実施の形態３に係る自己診断試験回路の構成を示すブロック図。
【図５】従来の自己診断試験回路の構成を示すブロック図。
【図６】従来の自己診断試験回路における検査手順を示す図。
【符号の説明】
１００１ 検査対象回路
１００２ データ発生器
１００３ スキャンパステスト対象回路
１００４ データ圧縮器
１００５ ＢＩＳＴコントローラ
１００６ ＴＡＰコントローラ
１００７ バウンダリスキャンデータ入力
１００８ ＢＩＳＴ制御信号
１００９ 発生データ設定信号
１０１０ スキャン動作制御信号
１０１１ 初期化およびデータ圧縮タイミング設定
１０１２ スキャン入力データ信号
１０１３ スキャン出力データ信号
１０１４ データ読み出し信号
１０１５ 検査データ読み出し信号
１０１６ バウンダリスキャンデータ出力
１０１７ ＳＲＡＭ
１０１８ データ書き込み信号
１０１９ データ読み出し信号
１１０１ スキャン出力データのマスク信号
１１０２ スキャン出力データのマスク回路
１１０３ ＬＳＢ用ＡＮＤゲート
１１０４ ＭＳＢ用ＡＮＤゲート
１１０５ マスク信号のＬＳＢビット
１１０６ スキャンパス出力のＬＳＢビット
１１０７ マスク出力のＬＳＢビット
１１０８ マスク信号のＭＳＢビット
１１０９ スキャンパス出力のＭＳＢビット
１１１０ マスク出力のＭＳＢビット
１２０１ 検査対象回路
１２０２ Ｂ電源回路部
１２０３ Ｍ電源回路部
１２０４ Ｈ電源回路部
１２０５ プロセッサ部
１２０６ ＢＩＳＴコントローラ
１２０７ 起動および電源マスク等タイミング制御部
１２０８ Ｍ電源出力部
１２０９ Ｈ電源出力部
１２１０ 電源部
１２１１ ＰＬＬ部
１２１２ 分周回路
１２１３ クロック発生部
１２１５ 起動制御信号
１２１６ 起動指示入力信号
１２１７ 起動指示入力選択回路
１２１８ プロセッサ起動指示入力信号
１２１９ ＢＩＳＴコントローラ起動指示入力信号
１２２０ ＲＳＴＮ（外部からの電源起動指示通知信号）
１２２１ テスト用制御およびデータ入出力信号
１２２２ 電源間マスク信号
１２２３ ＶＤＤＭ
１２２４ ＶＤＤＨ
１２２５ ＣＫＭ
１２２６ ＣＫＨ
１３０１ 検査の時間軸
１３０２ １回目テスト動作単位時間
１３０３ ２回目テスト動作単位時間
１３０４ ｎ回目テスト動作単位時間
１３０５ テスト結果読み出し時間
１３０６ １回目ＢＩＳＴ設定動作
１３０７ １回目ＢＩＳＴテスト動作
１３０８ ２回目ＢＩＳＴ設定動作
１３０９ ２回目ＢＩＳＴテスト動作
１３１０ ｎ回目ＢＩＳＴ設定動作
１３１１ ｎ回目ＢＩＳＴテスト動作
１３１２ 圧縮器モニタ動作
１４００ テスト項目数
１４０１ テスト時間
１４０２ テスト項目設定数
１４０３ テスト項目処理数
Claims (10)
- 被検査対象の半導体集積回路等論理回路に搭載され、外部から指定されるテスト項目毎のテスト設定データを用いてテストデータを発生させＢＩＳＴ（ビルトインセルフテスト）を実行する自己診断試験回路であって、
前記テスト設定データを蓄積するメモリと、
前記テスト設定データを前記メモリに蓄積する動作と平行して、前記メモリに蓄積された前記テスト設定データを読み出して前記ＢＩＳＴを実行するＢＩＳＴコントローラと、
を具備したことを特徴とする自己診断試験回路。 - 前記ＢＩＳＴは複数のスキャンパスを用いて実行され、前記複数のスキャンパスの出力に対して外部からテスト項目毎にマスクデータの設定が可能なマスク回路を備えることを特徴とする請求項１記載の自己診断試験回路。
- 通常機能として内部の回路ブロックに対して電源電圧値および電源のオン／オフもしくは再起動タイミングの設定を行う電源設定機能を有し、前記ＢＩＳＴ実行時は、通常機能によらず、ＢＩＳＴの実行を制御するＢＩＳＴコントローラが前記テスト設定データを用いて前記電源設定機能を制御することを特徴とする請求項１または２記載の自己診断試験回路。
- 通常機能として内部の回路ブロックに対してクロック周波数の設定もしくはクロック停止と再起動のタイミングの設定を行うクロック設定機能を有し、前記ＢＩＳＴ実行時は、通常機能によらず、ＢＩＳＴの実行を制御するＢＩＳＴコントローラが前記テスト設定データを用いて前記クロック設定機能を制御することを特徴とする請求項１から３のいずれか１項記載の自己診断試験回路。
- 前記内部の回路ブロックに対するクロック周波数の設定に応じて前記内部の回路ブロックに対する電源電圧が一義的に設定可能に構成されたことを特徴とする請求項４記載の自己診断試験回路。
- 外部から指定されるテスト項目毎のテスト設定データを用いてテストデータを発生させＢＩＳＴ（ビルトインセルフテスト）を実行する自己診断試験方法であって、
前記テスト設定データをメモリに蓄積する動作と平行して、前記メモリに蓄積された前記テスト設定データを読み出して前記ＢＩＳＴを実行することを特徴とする自己診断試験方法。 - 前記ＢＩＳＴを複数のスキャンパスを用いて実行し、前記複数のスキャンパスの出力に対して外部からテスト項目毎にマスクデータの設定を行うことを特徴とする請求項６記載の自己診断試験方法。
- 通常機能として内部の回路ブロックに対して電源電圧値および電源のオン／オフもしくは再起動タイミングの設定を行う電源設定機能に対し、前記ＢＩＳＴ実行時は、通常機能によらず、前記テスト設定データを用いて前記電源設定機能を制御することを特徴とする請求項６または７記載の自己診断試験方法。
- 通常機能として内部の回路ブロックに対してクロック周波数の設定もしくはクロック停止と再起動のタイミングの設定を行うクロック設定機能に対し、前記ＢＩＳＴ実行時は、通常機能によらず、前記テスト設定データを用いて前記クロック設定機能を制御することを特徴とする請求項６から８のいずれか１項記載の自己診断試験方法。
- 前記内部の回路ブロックに対するクロック周波数の設定に応じて前記内部の回路ブロックに対する電源電圧を一義的に設定することを特徴とする請求項９記載の自己診断試験方法。
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| US11408934B2 (en) * | 2017-12-22 | 2022-08-09 | Nvidia Corporation | In system test of chips in functional systems |
| US11740285B2 (en) | 2021-01-28 | 2023-08-29 | Kioxia Corporation | Semiconductor integrated circuit device and operating method thereof |
-
2002
- 2002-07-24 JP JP2002215378A patent/JP2004061114A/ja active Pending
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