JP2007035119A - 半導体装置 - Google Patents

Abstract

【課題】 チップにテスト用の回路を設けながら、ＲＯＭのデータに関するマスクだけを変更して書き込まれるデータを変更することができる半導体装置を提供することを目的とする。
【解決手段】 ＲＯＭ１０１に記憶されているデータの正誤を検査する検査回路１に対し、ＲＯＭ１０１に記憶されているデータを読み込むＲＯＭデータ読込部１０２、ＲＯＭデータ読込部１０２によって読み込まれたＲＯＭデータを保存するデータ保持部１０３、データ保持部１０３によって保存されたＲＯＭデータと、外部から入力された期待値データＤとを比較するデータ比較参照部１０４、データ比較参照部１０４によるデータの比較の結果を外部に出力する結果出力部１０６とを設ける。
【選択図】 図２

Description

本発明は、半導体装置にかかり、特に自己診断機能を持った半導体装置に関する。

マスクＲＯＭは、製造時にデータが書き込まれているＲＯＭであって、製造後にデータが正しく書き込まれているか否かのテストが行われる。このようなテストの手法の一つにＲＯＭ Ｂｉｓｔ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）と呼ばれるものがある。ＲＯＭ Ｂｉｓｔは、ＲＯＭに書き込まれたデータの正誤を判断するテスト用の回路をＲＯＭと同一のチップに設け、チップのみでＲＯＭのテストを実行することができる。

従来のＲＯＭ Ｂｉｓｔでは、テスト用の回路にＲＯＭに書き込まれたデータに応じた値（期待値）を記憶させ、ＲＯＭのデータを読み出してテスト用の回路に記憶されている期待値と対照する。テスト用の回路に記憶される期待値としては、例えば、ＲＯＭに記憶されている１または０の値を演算して得られた結果がある。
演算の結果を期待値にした場合、ＲＯＭのテストでは、ＲＯＭに書き込まれたデータを読み出して演算を行う必要がある。ＲＯＭに記憶されるデータ量が大きくなって演算回路の規模が大型化することを避けるため、特許文献１の発明では、ＲＯＭのデータの１または０の出現回数をテスト用回路に保存している。
特開平１０−２７４９８号公報

ところで、マスクＲＯＭの製造工程では、ＲＯＭに関してはデータに関する層のマスクを変更するだけでＲＯＭに書き込まれるデータを変更することができる。しかしながら、従来技術のＲＯＭ Ｂｉｓｔを採用した場合、は、マスクＲＯＭのデータを変更する場合にはテスト用の回路をも変更する必要がある。このため、データに関する層のマスクばかりでなく、他のマスクをも変更しなければならないという不具合が生じる。

また、テスト用の回路を変更するためには、データ処理のタイミング等の設計をも変更する必要が生じる場合がある。変更されるマスクの増加や設計変更は、マスクＲＯＭの製造にかかるコストの増加及び開発期間の長期化を招き、望ましくない。
本発明は、このような点に鑑みてなされたものであって、チップにテスト用の回路を設けながら、ＲＯＭのデータに関するマスクだけを変更して書き込まれるデータを変更することができる半導体装置を提供することを目的とする。

以上の課題を解決するため、本発明の半導体装置は、ＲＯＭと、当該ＲＯＭに記憶されているデータの正誤を検査する検査回路とを備えた半導体装置であって、前記検査回路は、前記ＲＯＭに記憶されているデータを読み込むＲＯＭデータ読込部と、前記ＲＯＭデータ読込部によって読み込まれたＲＯＭデータを保存するＲＯＭデータ保存部と、前記ＲＯＭデータ保存部によって保存されたＲＯＭデータと、外部から入力された外部データとを比較するデータ比較部と、前記データ比較部によるデータの比較の結果を外部に出力する比較結果出力部と、を備えることを特徴とする。

このような発明によれば、外部から入力されたデータを入力し、ＲＯＭデータと比較してＲＯＭデータの正誤を判定する検査回路を半導体装置内に設けることができる。このため、チップ内でＲＯＭのデータの正誤を判定するＢｉｓｔの形態をとりながら、ＲＯＭのデータ変更に伴って検査回路の構成を変更する必要をなくすことができる。したがって、チップにテスト用の回路を設けながら、ＲＯＭのデータに関するマスクだけを変更して書き込まれるデータを変更することができる半導体装置を提供することができる。

また、本発明の半導体装置は、外部データを読み込む外部データ読込部と、該外部データ読込部によって読み込まれた外部データを保存する外部データ保存部とをさらに備えることを特徴とする。
このような発明によれば、外部データの読み込みや、読み込まれたデータの検査回路への入力タイミングの調整を半導体装置自身で実行することができる。

また、本発明の半導体装置は、前記ＲＯＭデータ読込部が前記ＲＯＭデータを１アドレスごとに読み込み、かつ前記ＲＯＭデータ保存部は読み込まれたＲＯＭデータを複数アドレス分保存すると共に、前記外部データ読込部は前記外部データを１アドレスごとに読み込み、かつ前記外部データ保存部は読み込まれた外部データを複数アドレス分保存し、前記データ比較部は、前記ＲＯＭデータ保存部に保存された複数アドレス分のＲＯＭデータを前記外部データ保存部に保存された複数アドレス分の外部データと比較することを特徴とする。

このような発明によれば、ＲＯＭデータ、外部データを読み込むための端子が一つでありながら、ＲＯＭデータと外部データとの比較にかかる時間を短縮し、ひいてはＲＯＭのデータのテストにかかる時間を短縮することができる。
また、本発明の半導体装置は、前記ＲＯＭデータ読込部が前記ＲＯＭデータを複数アドレスごとに読み込み、かつ前記ＲＯＭデータ保存部は読み込まれたＲＯＭデータを複数アドレス分保存すると共に、前記外部データ読込部は前記外部データを複数アドレスごとに読み込み、かつ前記外部データ保存部は読み込まれた外部データを複数アドレス分保存し、前記データ比較部は、前記ＲＯＭデータ保存部に保存された複数アドレス分のＲＯＭデータを前記外部データ保存部に保存された複数アドレス分の外部データと比較することを特徴とする。

このような発明によれば、ＲＯＭデータ、外部データを読み込む時間をも短縮し、ＲＯＭのデータのテストにかかる時間をいっそう短縮することができる。
また、本発明の半導体装置は、前記ＲＯＭデータ保存部に保存された複数アドレス分のＲＯＭデータ及び前記外部データ保存部に保存された複数アドレス分の外部データを１アドレス分ずつ取り出して前記データ比較部に供給するデータ供給部を備え、前記データ比較部は、前記データ供給部によって供給された１アドレス分のＲＯＭデータと１アドレス分の外部データとを比較することを特徴とする。

このような発明によれば、ＲＯＭデータ、外部データの読み込み時間を短縮しながら、ＲＯＭデータと外部データとを比較する構成の回路の大規模化を抑えることができる。
また、本発明の半導体装置は、前記ＲＯＭデータ読込部及び前記外部データ読込部が複数の入力端子を使ってデータを読み込む場合、各入力端子によって読み込まれるデータのアドレスを決定するアドレス決定部をさらに備えることを特徴とする。

このような発明によれば、複数の入力端子を使ってデータを読み込む場合、各入力端子によって読み込まれるデータを調整し、複数アドレス分のデータを適正に入力することができる。

以下、図を参照して本発明にかかる半導体装置の実施の形態１から実施形態４を説明する。
（実施形態１）
図１は、本発明の実施形態に共通の図であって、半導体装置の概略を説明するための図である。実施形態１の半導体装置は、ＲＯＭ（Read Only Memory）と、このＲＯＭに記憶されているデータの正誤を検査する検査回路１とを備えたＩＣである。検査回路１は、また、ＲＯＭ１０１に記憶されているデータの正誤を検査する回路である。検査回路を、ＲＯＭ１０１の期待値を照合するＢｉｓｔ回路である。

ＲＯＭ１０１は、マスクＲＯＭであって、製造時にデータが書き込まれ、製造後にデータを変更することはできない。ＲＯＭ１０１に書き込まれるデータは、特定の層のパターンによって決定する。このため、ＲＯＭ１０１のデータは、このパターンをパターニングするマスクを変更することによって変更できる。
検査回路１は、外部からデータを読み込み、読み込まれたデータをＲＯＭ１０１に記憶されているデータと比較する。本実施形態では、ＲＯＭ１０１に記憶されているデータと同様のデータである期待値データＤを保存する記憶装置７を外部に置き、期待値データＤを外部データとして検査回路１に供給する。また、検査回路１は、正誤の判定結果を出力する照合結果出力端子４と接続している。

ユーザは、ＩＣにテスト以外の通常の動作をさせるためＲＯＭ１０１からデータを読み出す場合、ユーザ側の回路（ユーザ回路）６をＲＯＭ１０１に接続する。ユーザ回路６にはユーザ端子３があり、ユーザは、ユーザ端子３を介してユーザ回路６に信号を供給し、ＩＣと信号を授受している。
また、ユーザ回路６にはクロック端子５が接続され、ユーザ回路６は、クロック端子から供給されるクロック信号に基づいて動作する。ＲＯＭ１０１は、このクロックにしたがってデータを読み出すよう設計されているので、本実施形態は、クロック端子を検査回路１にも接続し、ＲＯＭ１０１のテストにあってもクロック端子から供給されるクロック信号を使用するものとする。

なお、ＩＣの通常動作とＲＯＭ１０１のテストのためとの動作（テストモード）の切り替えは、テストモード切替部２によって切替えられる。テストモード切替部２は、通常動作時とテストモード時とで検査回路１及びＲＯＭ１０１に関する入出力回路を変更するスイッチである。
図２は、図１に示した検査回路１を説明するための機能ブロック図である。

検査回路１は、ＲＯＭ１０１に記憶されているデータ（ＲＯＭデータＲ）を読み込むＲＯＭデータ読込部１０２、ＲＯＭデータ読込部１０２によって読み込まれたＲＯＭデータＲを１アドレス分ずつ逐次保存するデータ保持部１０３を備えている。さらに、実施形態１の検査回路１は、期待値データＤを読み込む外部データ読込部１０７、外部データ読込部１０７によって読み込まれた期待値データＤを１アドレス分ずつ逐次保存するデータ保持部１０５を備えている。

さらに、検査回路１は、データ保持部１０３によって保存されたＲＯＭデータＲと、データ保持部１０５によって保存された期待値データＤとを比較するデータ比較参照部１０４、データ比較参照部１０４によるデータの比較の結果を外部に出力する結果出力部１０６とを備えている。なお、実施形態１の比較参照部１０４は、ＲＯＭデータＲ、期待値データＤを１アドレス分ずつ逐次比較するものとする。

ＲＯＭデータ読込部１０２、外部データ読込部１０７、データ保持部１０３及びデータ保持部１０５、データ比較参照部１０４、結果出力部１０６は、いずれも各々の機能を実現可能な回路である。
期待値データＤは、ＲＯＭ１０１に記憶されているべきデータと同様の１または０で構成されるデータであって、ＲＯＭ１０１に書き込まれたデータの正誤の判定に使用される。正誤の判定は、期待値データＤとＲＯＭデータＲとの１または０の一致の程度によって行われる。このような外部データが示す１または０のデータを、本実施形態では期待値と記す。

また、実施形態１の検査回路は、期待値データＤをＲＯＭデータＲと比較するため、期待値データＤを読み込む外部データ読込部１０７、読み込まれた期待値データＤを１アドレス分ずつ逐次保存するデータ保持部１０５を備え、データ保持部で保持された期待値データＤを１アドレス分ずつデータ比較参照部１０４に供給している。
以上のように構成された実施形態１の半導体装置は、ＲＯＭデータ読込部１０２がクロック信号に同期してＲＯＭ１０１からＲＯＭデータＲをＲＯＭ１０１の１アドレスずつ逐次読み込む。また、外部データ読込部１０７が、同じクロック信号に同期して期待値データＤを記憶装置の１アドレスずつ逐次読み込む。

読み込まれたＲＯＭデータＲは、データ保持部１０３において１アドレスずつ保持される。また、期待値データＤは、データ保持部１０５において１アドレスずつ保持される。保持されたＲＯＭデータＲ及び期待値データＤは、データ比較参照部１０４に出力され、データ比較参照部１０４において比較される。比較の結果、データ比較参照部１０４は、ＲＯＭデータＲの１または０、期待値データＤの１または０が一致したか否かを結果出力部１０６に出力する。

検査回路１は、以上の動作を、ＲＯＭデータＲ、期待値データＤのすべてについて行う。結果出力部１０６は、さらに照合結果出力端子４に結果を出力する。ユーザは、照合結果出力端子４から照合の結果を取り出し、両者が一致する程度によってＲＯＭデータＲと期待値データＤとが一致するか否かを判断する。
以上述べた実施形態１は、ＲＯＭ１０１のデータにかかるマスクを変更し、ＲＯＭ１０１のデータを変更した場合にも、変更されたＲＯＭデータＲに対応する期待値データＤを検査回路１に供給することによってＲＯＭ１０１をテストすることができる。このため、ＩＣの製造において、データにかかるマスクの変更に伴う検査回路の変更が不要になる。
（実施形態２）
次に、本発明の実施形態２について説明する。

図３は、実施形態２の検査回路を説明するための機能ブロック図である。なお、図において、図２に示した構成と同様の構成については同様の符号を付して示し、説明を一部略すものとする。
実施形態２の半導体装置は、実施形態１と同様に、ＲＯＭデータ読込部１０２がＲＯＭデータを１アドレスごとに読み込み、外部データ読込部１０７が外部データを１アドレスごとに読み込む。

ただし、実施形態２の半導体装置は、読み込まれたＲＯＭデータＲを複数アドレス分保存するデータ保存部２０１、読み込まれた期待値データＤを複数アドレス分保存するデータ保存部２０３、ＲＯＭデータＲと期待値データＤとを、複数のアドレス分ごとに比較するデータ比較参照部２０２を備える点で実施形態１と相違する。
すなわち、実施形態２の半導体装置は、ＲＯＭデータ読込部１０２がクロック信号に同期してＲＯＭ１０１からＲＯＭデータＲをＲＯＭ１０１の１アドレスずつ逐次読み込む。また、外部データ読込部１０７が、同じクロック信号に同期して期待値データＤを記憶装置の１アドレスずつ逐次読み込む。

読み込まれたＲＯＭデータＲは、データ保存部２０１において複数アドレス分蓄積される。また、期待値データＤは、データ保存部２０３において複数アドレスずつ蓄積される。蓄積されたＲＯＭデータＲ及び期待値データＤは、クロック信号に同期してデータ比較参照部２０２に一度に出力される。
データ比較参照部２０２は、出力された複数アドレス分のＲＯＭデータＲ、期待値データＤを、複数アドレスごとに比較する。比較の結果、データ比較参照部２０２は、ＲＯＭデータＲの１または０、期待値データＤの１または０が一致したか否かを結果出力部１０６に出力する。

このような実施形態２によれば、ＲＯＭデータＲと期待値データＤとを実施形態１よりも短時間で比較することができる。このため、テストにかかる時間を実施形態１よりも短縮することができる。
（実施形態３）
次に、本発明の実施形態３について説明する。

図４は、実施形態３の検査回路を説明するための機能ブロック図である。なお、図において、図２、図３に示した構成と同様の構成については同様の符号を付して示し、説明を一部略すものとする。
実施形態３の半導体装置は、実施形態２と同様に、読み込まれたＲＯＭデータＲを複数アドレス分保存するデータ保存部２０１、読み込まれた期待値データＤを複数アドレス分保存するデータ保存部２０３、ＲＯＭデータＲと期待値データＤとを、複数のアドレス分ごとに比較するデータ比較参照部２０２を備える。

ただし、実施形態３の半導体装置は、ＲＯＭデータ読込部３０２がＲＯＭデータＲを複数アドレスごとに読み込み、外部データ読込部３０３が、期待値データＤを複数アドレスごとに読み込む点で実施形態２と相違する。
このような実施形態３は、ＩＣのテスト時にＲＯＭ１０１からＲＯＭデータＲを読み込む端子、外部から期待値データＤを読み込む端子に、ユーザ端子３を使用することによって実現できる。

すなわち、ユーザ端子３は、一般的に十数本から数十本の端子でなる。実施形態３は、複数の端子を一部ＲＯＭデータＲの読み込み用端子と兼用にする。また、一部を期待値データＤの読み込み用端子と兼用にする。
このような実施形態３の半導体装置は、ＲＯＭデータ読込部３０２がクロック信号に同期して一度にＲＯＭ１０１から複数アドレス分のＲＯＭデータＲを読み込む。また、外部データ読込部３０３が、同じクロック信号に同期して期待値データＤを複数アドレス分読み込む。読み込まれたＲＯＭデータＲは、データ保存部２０１において一度に読み込まれた複数アドレス分保存される。また、期待値データＤは、データ保存部２０３において一度に読み込まれた複数アドレス分保存される。保存されたＲＯＭデータＲ及び期待値データＤは、クロック信号に同期してデータ比較参照部２０２に一度に出力される。

データ比較参照部２０２は、出力された複数アドレス分のＲＯＭデータＲ、期待値データＤを、複数アドレスごとに比較する。比較の結果、データ比較参照部２０２は、ＲＯＭデータＲの１または０、期待値データＤの１または０が一致したか否かを結果出力部１０６に出力する。
また、本実施形態は、ＲＯＭデータ読込部３０２、外部データ読込部３０３が、複数の端子を使って複数アドレス分のデータを読み込むため、各端子から読み込むアドレスを決定することが必要になる。実施形態３では、アドレス決定部３０１を検査回路に設け、各端子によって読み込まれるデータのアドレスを決定し、ＲＯＭデータ読込部３０２、外部データ読込部３０３に通知する。なお、アドレス決定部３０１は、クロック信号に同期してスイッチングし、各端子によって読み込まれるデータのアドレスを制御する機能を持った回路である。実際の動作は、1回目のクロックでアドレスを設定し、2回目のクロックでデータを読み込むというように、アドレスの設定とデータの読み込みは、２クロックで行われる。

このような実施形態３によれば、ＲＯＭデータＲと期待値データＤとを実施形態２よりも短時間で読み込むことができる。このため、テストにかかる時間を実施形態２よりもさらに短縮することができる。
（実施形態４）
次に、本発明の実施形態４について説明する。

図５は、実施形態４の検査回路を説明するための機能ブロック図である。なお、図において、図２、図３、図４に示した構成と同様の構成については同様の符号を付して示し、説明を一部略すものとする。
実施形態４の半導体装置は、実施形態３と同様に、ＲＯＭデータＲを複数アドレスごとに読み込むＲＯＭデータ読込部３０２、期待値データＤを複数アドレスごとに読み込む外部データ読込部３０３、読み込まれたＲＯＭデータＲを複数アドレス分保存するデータ保存部２０１、読み込まれた期待値データＤを複数アドレス分保存するデータ保存部２０３を備えている。

ただし、実施形態４の半導体装置の比較回路は、ＲＯＭデータＲ、期待値データＤを１アドレス分ずつ逐次比較するデータ比較参照部１０４である。このようなデータ比較参照部１０４は、当然のことながら、ＲＯＭデータＲ、期待値データＤを複数アドレス分一度に比較できる構成より比較処理の速度は低い。しかし、比較参照部１０４は、ＲＯＭデータＲ、期待値データＤを複数アドレス分一度に比較できる回路は回路規模が大きくなる傾向があることから、比較参照部の回路規模を小型化し、チップサイズの縮小化に有利であるという利点をも有している。

また、実施形態４の半導体装置は、データ保存部２０１に保存された複数アドレス分のＲＯＭデータＲ及びデータ保存部２０３に保存された複数アドレス分の期待値データＤを１アドレス分ずつ取り出し、比較参照部１０４に供給するデータ取出部４０１を備えている。データ取出部４０１は、実施形態４のデータ供給部として機能する構成である。比較参照部１０４は、データ取出部４０１によって供給された１アドレス分のＲＯＭデータＲと１アドレス分の外部データＤとを比較する。

比較の結果、データ比較参照部１０４は、ＲＯＭデータＲの１または０、期待値データＤの１または０が一致したか否かを１アドレス分ずつ結果出力部１０６に出力する。
このような実施形態４によれば、ＲＯＭデータＲ、期待値データＤの読み込みにおいて、高い速度を得ることができる。このため、実施形態１よりもＲＯＭ１０１のテストにかかる時間を短縮することができる。また、データを比較する構成として、回路規模が比較的小さいデータ比較参照部１０４を設けたことによって検査回路の大規模化やコストアップを抑えることができる。

本発明の実施形態に共通の図であって、実施形態１の半導体装置の概略を説明するための図である。 図１に示した実施形態１の検査回路を説明するための機能ブロック図である。 本発明の実施形態２の検査回路を説明するための機能ブロック図である。 本発明の実施形態３の検査回路を説明するための機能ブロック図である。 本発明の実施形態４の検査回路を説明するための機能ブロック図である。

符号の説明

１ 検査回路、２ テストモード切替部、３ ユーザ端子、４ 照合結果出力端子、
５ クロック端子、６ ユーザ回路、７ 記憶装置、１０２，３０２ ＲＯＭデータ読込部、１０３，１０５ データ保持部、１０４ データ比較参照部、１０６ 結果出力部
１０７，３０３ 外部データ読込部、２０１，２０３ データ保存部、３０１ アドレス決定部、４０１ データ取出部

Claims (6)

1. ＲＯＭと、当該ＲＯＭに記憶されているデータの正誤を検査する検査回路とを備えた半導体装置であって、
   前記検査回路は、
   前記ＲＯＭに記憶されているデータを読み込むＲＯＭデータ読込部と、
   前記ＲＯＭデータ読込部によって読み込まれたＲＯＭデータを保存するＲＯＭデータ保存部と、
   前記ＲＯＭデータ保存部によって保存されたＲＯＭデータと、外部から入力された外部データとを比較するデータ比較部と、
   前記データ比較部によるデータの比較の結果を外部に出力する比較結果出力部と、
   を備えることを特徴とする半導体装置。
2. 外部データを読み込む外部データ読込部と、該外部データ読込部によって読み込まれた外部データを保存する外部データ保存部とをさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記ＲＯＭデータ読込部は前記ＲＯＭデータを１アドレスごとに読み込み、かつ前記ＲＯＭデータ保存部は読み込まれたＲＯＭデータを複数アドレス分保存すると共に、前記外部データ読込部は前記外部データを１アドレスごとに読み込み、かつ前記外部データ保存部は読み込まれた外部データを複数アドレス分保存し、
   前記データ比較部は、前記ＲＯＭデータ保存部に保存された複数アドレス分のＲＯＭデータを前記外部データ保存部に保存された複数アドレス分の外部データと比較することを特徴とする請求項２に記載の半導体装置。
4. 前記ＲＯＭデータ読込部は前記ＲＯＭデータを複数アドレスごとに読み込み、かつ前記ＲＯＭデータ保存部は読み込まれたＲＯＭデータを複数アドレス分保存すると共に、前記外部データ読込部は前記外部データを複数アドレスごとに読み込み、かつ前記外部データ保存部は読み込まれた外部データを複数アドレス分保存し、
   前記データ比較部は、前記ＲＯＭデータ保存部に保存された複数アドレス分のＲＯＭデータを前記外部データ保存部に保存された複数アドレス分の外部データと比較することを特徴とする請求項２に記載の半導体装置。
5. 前記ＲＯＭデータ保存部に保存された複数アドレス分のＲＯＭデータ及び前記外部データ保存部に保存された複数アドレス分の外部データを１アドレス分ずつ取り出して前記データ比較部に供給するデータ供給部を備え、前記データ比較部は、前記データ供給部によって供給された１アドレス分のＲＯＭデータと１アドレス分の外部データとを比較することを特徴とする請求項４に記載の半導体装置。
6. 前記ＲＯＭデータ読込部及び前記外部データ読込部が複数の入力端子を使ってデータを読み込む場合、各入力端子によって読み込まれるデータのアドレスを決定するアドレス決定部をさらに備えることを特徴とする請求項４または５に記載の半導体装置。
   
   

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