JP2004022014A - 半導体装置およびそのテスト方法 - Google Patents

Abstract

【課題】ＲＡＭ連続アクセス分のパターンを短縮させ、テストタイムを削減することが出来る半導体装置を提供する。
【解決手段】ＲＡＭ部の動作を同期させるためのクロック信号は、外部入力クロック信号をチップ内部でｎ（ｎは実数）逓倍したｎ逓倍クロック信号を用いることで、ＲＡＭ内部のアクセス動作を高速で実施させ、その後に外部クロックの１サイクルの最後に１度だけ期待値照合を行なうのみでメモリセルの不良を判定する。すなわち、クロックサイクル毎に期待値照合するのではなく、Ｘ側、もしくはＹ側のどちらか一方のみに高速クロックを入力し、連続アクセス動作をさせることによって、連続アクセスによる影響でＲＡＭセルのデータ自体に変化がないかのチェックを１パターンで評価する。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置およびそのテスト方法に係わり、特にＲＡＭマクロを搭載したシステムＬＳＩにおいてＲＡＭマクロを評価するための連続アクセステスト時のテストパターン数を低減した半導体装置およびそのテスト方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の微細化技術の進展に伴い、その半導体素子で構成するＬＳＩも大規模化している。特に半導体記憶装置の分野ではその傾向が顕著である。
【０００３】
例えば、１チップに５１２メガビットの容量を有する半導体記憶装置としてダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）や１８メガビットのスタティック型ランダムアクセスメモリ（ＳＲＡＭ）も実用化されている。
【０００４】
このような大容量のＲＡＭではないが、例えば６４メガビットのＤＲＡＭマクロとＣＰＵを含むロジック部とを１チップ上に収めたシステム・オン・チップ（システムＬＳＩ）も開発されており、このようなシステムＬＳＩは今後もさらなる発展が予想されている。
【０００５】
この種のシステムＬＳＩ（以下、半導体装置と称す）では、特にＲＡＭ部を動作させるためのソフトウェア（プログラム）がますます複雑になっているので、プログラム自体の規模も大きくなり、それを格納するのに必要とされるＲＡＭ部の容量もますます大きくなる傾向にある。
【０００６】
現状では、そのＲＡＭ部が１チップ内で占める領域が一番大きく、また、回路素子の縮小化に伴って様々な故障モードも増え、特に回路素子の集中しているＲＡＭ部で現れる傾向が強い。
【０００７】
それ故に、現状ではチップの故障率のなかではＲＡＭ部の故障率が多くを占めている状況にある。
【０００８】
ＲＡＭ部に不良を内包した製品の市場流出を防ぐため、ＲＡＭ部のテスト項目も多岐化してきた。それに伴いテストパターンも大規模化が必須となってしまい、量産の出荷選別時にかかるテスト時間が伸び、その結果、出荷量の低下につながっている。
【０００９】
ＲＡＭ部の大規模化は今後も進んで行くと考えられるので、今後の課題としてはテスト時間短縮による工数削減が必須である。
【００１０】
そのために、評価テストにもっとも時間のかかるＲＡＭ部のテスト方法の簡素化、短時間化が求められてきた。
【００１１】
この種の従来の半導体記置の一例が特開２００１−３１９５００号公報に記載されている。同公報記載の半導体装置の構成を示した図１２を参照すると、テストインタフェース回路ＴＩＣａは、テストピン端子群ＴＰＧに入力される信号に基づく動作テストを、ＤＲＡＭコアに直接アクセスして実行している。
【００１２】
逓倍回路４４は、テストピン端子群ＴＰＧに入力される外部テストクロック信号ＴＳＴ＿ＣＬＫを逓倍した内部テストクロック信号ＴＳＴ＿ＣＬＫ２を生成する。
【００１３】
データシフタ４５は、モードレジスタ２が生成するタイミング制御信号Ｑに応じて内部テストクロック信号のＮ（Ｎは０以上の整数）クロックサイクル数分タイミングを遅らせてテスト出力データを外部に出力する。このようにタイミング制御信号Ｑによってデータシフタ４５のシフト量を調整しているので、テストモード時においては内部テストクロック信号ＴＳＴ＿ＣＬＫ２に基づいて動作するＤＲＡＭコアＭＣＲからの読出データを、外部クロックテスト信号ＴＳＴ＿ＣＬＫに同期してテストピン端子群ＴＰＧから出力することができ、メモリテスタはＤＲＡＭコアからのテスト出力データを得るというものである。
【００１４】
また、特開平１０−２４７３８８号公報には、外部クロックとこの外部クロックを内蔵ＰＬＬで２逓倍した内部クロックと、外部クロック同期の入力カラムアドレスＡ０，Ａ１，Ａ２・・・，とを用いる。
【００１５】
この従来例の動作説明用のタイミングチャートを示した図１３（ａ）および（ｂ）を参照すると、入力カラムアドレスＡ０，Ａ１，Ａ２・・・，は内部で内部クロックと同じ２逓倍周波数の内部カラムアドレスＡ１およびＡ１＊、Ａ２およびＡ２＊、Ａ３およびＡ３＊・・・，に変換され、これらの内部カラムアドレスにそれぞれ対応してデータＱおよびＱ＊が読み出される。
【００１６】
一方、書込時は、外部クロック同期の２本の書込データＤ１およびＤ１＊，Ｄ２およびＤ２＊、Ｄ３およびＤ３＊・・・，とを用いる。記憶装置が同時にアクセスすることが可能なデータの数（Ｉ／Ｏ数）が“２”の書込データ（外部ビット幅２）Ｄ１およびＤ１＊、Ｄ２およびＤ２＊、Ｄ３およびＤ３＊・・・，は内部クロックに対応して、１組のアドレスセットによりアクセスすることが可能なデータの数が“２”の書込データ（内部ビット幅２）に変換される。
【００１７】
つまり、外部クロック同期の２本（２系統）のデータＤ１およびＤ１＊は内部クロック同期の１本（１系統）のデータＤ１およびＤ１＊に変換される。したがって外部クロック１周期の範囲内に内部クロック同期のＤ１およびＤ１＊が配置された状態である。これらの変換されたデータは内部カラムアドレスＡ１およびＡ１＊、Ａ２およびＡ２＊、Ａ３およびＡ３＊・・・，に同期してメモリセルに書き込まれる。
【００１８】
このようにすることにより、記憶装置内の内部動作速度が大きくて外部クロックの周波数よりも２倍以上の高い周波数領域で動作可能であるとき、メモリセルアレイへのデータ書込、読出の周波数を実質的に外部クロック周波数の２倍とすることが出来るというものである。
【００１９】
上述したように、従来の例では、ＲＡＭの高速テストの実施について様々な方法があるが、それらの多くはいずれも逓倍手段を利用しＲＡＭ内部の高速動作を図ったものであった。
【００２０】
【発明が解決しようとする課題】
上述したように、これらの従来例の多くは、遅い外部入力クロックでＲＡＭの高速スピードテストあるいは動作を実現させることができ、テスティング装置自体の能力に関わらずに高速デバイスのテストが可能となるため、テスティング装置のコスト等は抑えられるというような利点が挙げられていた。
【００２１】
しかし、ＲＡＭ内のクロックを全て高速動作させてテストしているのでだけであるので、高速クロック毎のクロックテストをさせていることには変らず、パターンはそのメモリの容量分必要となることに変りはない。
【００２２】
このような従来例で連続アクセステストを実施するためには、メモリにライト、リード、マッチングを繰り返し行なわなければ評価できないので、その分のパターン数が増加しテスト時間もパターンが増えた分、長くなってしまいテスト時間の短縮にはつながらない。
【００２３】
今後のＲＡＭの大規模化に伴って、ますますパターン数が増加し、テスト時間もかかってしまう。
【００２４】
本発明では、１パターンで複数回ＲＡＭを連続アクセスできるような構造になっているため、連続アクセス分のパターンを短縮させることが出来、同時に従来例では対応出来なかったテストタイムも削減することが可能となる。
【００２５】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、１パターンで複数回ＲＡＭを連続アクセスできる構成を有し、連続アクセス分のパターンを短縮させることが出来、同時に従来例では対応出来なかったテストタイムも削減することが出来る半導体装置を提供することにある。
【００２６】
また、本発明の他の目的は、ＲＡＭ部以外のロジック部のマクロにおける消費電流を低減することが出来る半導体装置を提供することにある。
【００２７】
【課題を解決するための手段】
本発明の半導体装置は、ワード線を選択する列セレクタおよびビット線対を選択する行デコーダのどちらか一方のみを外部入力クロック信号よりも速いクロック速度で動作させてメモリセルを連続アクセスし、前記連続アクセスによりメモリセルのデータ保持不良が発生していないかを、前記外部入力クロック信号のクロックサイクルに対応させたテストパターン数よりも少ないパターン数で判定する連続アクセステスト手段を有することを特徴とする。
【００２８】
本発明の半導体装置の他の特徴は、メモリセルを選択するための行デコーダおよび列セレクタのアクセス動作を、外部入力クロック信号のｎ（ｎは実数）逓倍クロック信号に同期して実行するとともに、前記外部入力クロック信号の１クロックサイクル終了直前に前記逓倍クロック信号の１クロックタイミングの１度だけ期待値との照合を行ない、前記メモリセルのデータ保持不良が発生していないかを、前記外部入力クロック信号のクロックサイクルに対応させたテストパターン数よりも少ないパターン数で判定する連続アクセステスト手段を有することにある。
【００２９】
本発明の半導体装置のまた他の特徴は、メモリセルを選択するための行デコーダおよび列セレクタの連続アクセス動作を外部入力クロック信号のｎ（ｎは実数）逓倍クロック信号に同期して実行するとともに、前記連続アクセスによりメモリセルのデータ保持不良が発生していないかを、前記外部入力クロック信号の１クロックサイクル終了直前に前記ｎ逓倍クロック信号の１クロックタイミングで判定する連続アクセステスト手段を有することにある。
【００３０】
本発明の半導体装置のさらに他の特徴は、外部入力クロック信号と内部をテストモードに設定するためのテスト実施信号と前記外部入力クロック信号よりも高速でテストするために列線側または行線側のいずれかを指定する列行選択信号とが外部から与えられるとともに、前記外部入力クロック信号をｎ（ｎは実数）逓倍する逓倍手段と、逓倍されたｎ逓倍クロック信号または前記外部入力クロック信号の一方を前記テスト実施信号および前記列行選択信号の組み合わせで選択して列セレクタまたは行デコーダへ出力するテストモード選択手段とから構成する連続アクセステスト手段を有することにある。
【００３１】
本発明の半導体装置のさらにまた他の特徴は、外部入力クロック信号と内部をテストモードに設定するためのテスト実施信号と列線側または行線側のいずれかを指定する列行選択信号とが外部から与えられるとともに、前記外部入力クロック信号をｎ（ｎは実数）逓倍する逓倍手段と、前記テスト実施信号および前記列行選択信号の組み合わせに応じて、逓倍されたｎ逓倍クロック信号を予め定めた内部の高速動作回路マクロに出力し、前記外部入力クロック信号を予め定めた内部の低速動作回路マクロに出力するテストモード選択手段とから構成する内部回路テスト手段を有することにある。
【００３２】
本発明の半導体装置の他の特徴は、外部入力クロック信号と内部をテストモードに設定するためのテスト実施信号と列線側または行線側のいずれかを指定する列行選択信号とが外部から与えられるとともに、前記外部入力クロック信号をｎ（ｎは実数）分周する分周手段と、前記テスト実施信号および前記列行選択信号の組み合わせに応じて、分周されたｎ分周クロック信号を予め定めた内部の低速動作回路マクロに出力し、前記外部入力クロック信号を内部の前記低速動作回路以外の低速動作回路マクロに出力するテストモード選択手段とから構成する内部回路テスト手段を有することにある。
【００３３】
本発明の半導体装置のまた他の特徴は、メモリセルを選択するための行デコーダまたは列セレクタの連続アクセス動作を外部入力クロック信号のｎ（ｎは実数）逓倍クロック信号に同期して実行するとともに、前記メモリセル以外の予め定める内部回路マクロの動作は前記外部入力クロック信号の分周クロック信号に同期して実行し、前記ｎ分周クロック信号の１クロックサイクル終了直前に前記逓倍クロック信号の１クロックタイミングで１度だけ期待値との照合を行ない、前記メモリセルのデータ保持および前記内部回路の動作に異常がないかを、前記分周クロック信号のクロックサイクルに対応させたテストパターン数よりも少ないパターン数で判定する連続アクセステスト手段を有することにある。
【００３４】
本発明の半導体装置のテスト方法は、ワード線を選択する列セレクタおよびビット線対を選択する行デコーダのどちらか一方のみを外部入力クロック信号よりも速いクロック速度で動作させてメモリセルを連続アクセスさせ、前記連続アクセスによりメモリセルのデータ保持不良が発生していないかを、前記外部入力クロック信号のクロックサイクルに対応させたテストパターン数よりも少ないパターン数でテストすることにある。
【００３５】
本発明の半導体装置のテスト方法の他の特徴は、メモリセルを選択するための行デコーダおよび列セレクタのアクセス動作を、外部入力クロック信号のｎ（ｎは実数）逓倍クロック信号に同期して実行するとともに、前記外部入力クロック信号の１クロックサイクル終了直前に前記逓倍クロック信号の１クロックタイミングで１度だけ期待値との照合を行ない、前記メモリセルのデータ保持不良が発生していないかを、前記外部入力クロック信号のクロックサイクルに対応させたテストパターン数よりも少ないパターン数で判定することにある。
【００３６】
本発明の半導体装置のテスト方法のまた他の特徴は、外部から入力する外部入力クロック信号をｎ（ｎは実数）逓倍する逓倍手段と、逓倍されたｎ逓倍クロック信号または前記外部入力クロック信号の一方を、前記外部入力クロック信号よりも高速でテストするために列線側または行線側のいずれかを指定する列行選択信号と内部をテストモードにするテスト実施信号の組み合わせで選択して列セレクタまたは行デコーダへ出力するテストモード選択手段とを用いて、前記テストモード時でかつ前記列セレクタまたは前記行デコーダが選択されたときに、選択された一方に対して前記ｎ逓倍クロック信号に同期した連続アクセスを実行させ、前記連続アクセスによりメモリセルのデータ保持不良が発生していないかを前記外部入力クロック信号の１クロックサイクル終了直前に前記逓倍クロック信号の１クロックタイミングで１度だけ判定することにある。
【００３７】
本発明の半導体装置のテスト方法のさらにまた他の特徴は、外部から入力する外部入力クロック信号をｎ（ｎは実数）逓倍する逓倍手段と、逓倍されたｎ逓倍クロック信号または前記外部入力クロック信号の一方を、前記外部入力クロック信号よりも高速でテストするために列線側または行線側のいずれかを指定する列行選択信号と内部をテストモードにするテスト実施信号の組み合わせで選択して列セレクタまたは行デコーダへ出力するテストモード選択手段とを用いて、
前記外部入力クロック信号を入力するクロック入力処理ステップと、前記外部入力クロック信号から前記逓倍クロック信号を発生する逓倍クロック発生処理ステップと、前記外部入力クロック信号に同期して前記テスト実施信号が論理レベルの“０”か“１”かを判断し、その判断結果が“０”なら前記列セレクタおよび前記行デコーダとも前記外部入力クロック信号に同期して通常の動作をさせる通常動作処理ステップと、判断結果が“１”なら前記列行選択信号が“０”か“１”かを判断し、その判断結果が“１”なら前記行デコーダを、判断結果が“０”なら前記列セレクタを、それぞれ前記逓倍クロック信号に同期して高速動作させる判断処理ステップと、前記外部入力クロック信号の１クロックサイクル終了直前に前記逓倍クロック信号の１クロックタイミングで１度だけ出力期待値と照合する照合処理ステップと、前記逓倍クロック信号のサイクル回数分の連続アクセス時の影響によるデータの変化がなかったかをテストパターン１パターンで評価する評価ステップ処理とを有し、所定の連続アクセスが終了するまで前記テスト実施信号が“１”か“０”かの判断処理から前記評価ステップ処理ステップまでを繰り返すことにある。
【００３８】
本発明の半導体装置のテスト方法の他の特徴は、外部入力クロック信号と内部をテストモードに設定するためのテスト実施信号と列線側または行線側のいずれかを指定する列行選択信号とが外部から与えられ、かつ与えられた前記外部入力クロック信号を逓倍手段でｎ（ｎは実数）逓倍するとともに、前記テスト実施信号および前記列行選択信号の組み合わせの論理結果に応じて、予め定めた内部の高速動作回路マクロは逓倍されたｎ逓倍クロック信号を用いて動作させ、予め定めた内部の低速動作回路マクロは前記外部入力クロック信号を用いて動作させ機能テストを行うことにある。
【００３９】
本発明の半導体装置のテスト方法のまた他の特徴は、外部入力クロック信号と内部をテストモードに設定するためのテスト実施信号と列線側または行線側のいずれかを指定する列行選択信号とが外部から与えられ、かつ与えられた前記外部入力クロック信号を分周手段でｎ（ｎは実数）分周するとともに、前記テスト実施信号および前記列行選択信号の組み合わせの論理結果に応じて、予め定めた内部の低速動作回路マクロは分周されたｎ分周クロック信号を用いて動作させ、前記低速動作回路マクロ以外の内部回路マクロは前記外部入力クロック信号を用いて動作させ機能テストを行うことにある。
【００４０】
本発明の半導体装置のテスト方法のさらに他の特徴は、メモリセルを選択するための行デコーダまたは列セレクタの連続アクセス動作を外部入力クロック信号のｎ（ｎは実数）逓倍クロック信号に同期して実行させるとともに、前記メモリセル以外の予め定める内部回路マクロの動作は前記外部入力クロック信号をｎ分周したｎ分周クロック信号に同期して実行させ、前記ｎ分周クロック信号の１クロックサイクル終了直前に前記ｎ逓倍クロック信号の１クロックタイミングで１度だけ期待値との照合を行ない、前記メモリセルのデータ保持および前記内部回路の動作に異常がないかを、前記ｎ分周クロック信号のクロックサイクルに対応させたテストパターン数よりも少ないパターン数で判定することにある。
【００４１】
【発明の実施の形態】
まず、本発明の概要を述べると、図１に示すように本発明による半導体装置は、内蔵するＣＰＵ、ＲＡＭ部、ロジック部およびインタフェースの各機能マクロのうち、ＲＡＭ部の動作を同期させるためのクロック信号は、外部から与えられる外部入力クロック信号をチップ内部でｎ（ｎは実数）逓倍したｎ逓倍クロック信号を用いることで、ＲＡＭ内部のアクセス動作を高速で実施させ、その後に外部クロックの１サイクルの最後に１度だけ期待値照合を行なうのみでメモリセルの不良を判定する。したがって、テストパターン数を従来のテストで用いるテストパターンより大幅に削減するというものである。
【００４２】
すなわち、チップ外部から入力される外部入力クロック信号とその信号を逓倍回路によって逓倍させたｎ逓倍クロック信号の２種類のクロック信号をテストモード選択回路に入力する。
【００４３】
このテストモード選択回路には、テスト実施信号、Ｘ側／Ｙ側選択信号が与えられ、テスト選択回路を制御しテストを実行させる。
【００４４】
テスト実行時にはＲＡＭ内部の動作は、Ｘ側／Ｙ側のうち選択された方向のアクセスのみを高速に動作させている。
【００４５】
その後、外部入力クロック信号の最後のほうで１回だけ、期待値照合を行なうことで、その逓倍されたクロック回数分の連続アクセスの影響によるデータの変化が無いかを評価することが可能となる。
【００４６】
つまり１テストサイクルに１パターン（期待値）で、逓倍クロック回数分のテストが可能となり、そのことによってテストパターン数は従来のものより大幅に削減することができるものである。
【００４７】
上述したテストパターンが削減出来る仕組みを簡単に説明すると、連続アクセスで何度アクセスを繰り返しても、データに変化のないことを確認するので、その流れは、
ステップ１　最初に一回メモリに書き込む。→テストパターン必要
↓
ステップ２　アクセス（読み出し）を繰り返す。→テストパターン必要なし
↓
ステップ３　最後に読み出したデータを照合、確認する。→テストパターン必要ということであり、ステップ２，３は同じサイクルでの動作となり、ステップ２の部分のテストパターン（アクセス命令のパターン）が削減できるという仕組みである。
【００４８】
次に、本発明の第１の実施の形態を図面を参照しながら詳細に説明する。
【００４９】
本発明の第１の実施の形態における構成を示した図１を参照すると、本発明の半導体装置は、ＲＡＭマクロ１と、逓倍回路２と、ＲＡＭセル部３と、データバス４ａおよび４ｂとを有する。
【００５０】
ＲＡＭマクロ１は、テストモード選択回路６と、列（カラム）側のビット線対を選択するためのＸデコーダ７と、列（ロウ）側のワード線を選択するＹセレクタ８とを有する。
【００５１】
また、ここでは、逓倍回路２およびテストモード選択回路６を併せてＲＡＭ連続アクセス回路５と称する。
【００５２】
ＲＡＭ連続アクセス回路５は、この半導体装置外部から入力端子１５に入ってくる外部入力クロック信号を内部でｎ逓倍させるための逓倍回路２を設けて、ｎ逓倍クロック信号を生成させる。
【００５３】
この逓倍回路２は、逓倍数を増やすことによってその逓倍分のテストを１パターンで評価できるため、任意の高速に逓倍出来る様な回路が望ましい。逓倍回路２によって生成されたｎ逓倍クロック信号１０および通常の外部入力クロック信号９はテストモード選択回路６に入力される。
【００５４】
さらにテストモード選択回路６には、Ｘ／Ｙ選択信号が入力端子１６を介して与えられ、この内部に入力した信号を、Ｘ／Ｙ選択信号１３とする。また、テスト実施信号が入力端子１７を介して与えられ、この内部に入力した信号を、テスト実施信号１４とする。
【００５５】
テストモード選択回路６の回路図を示した図２を参照すると、テストモードに設定するためのテスト実施信号１４と、ＲＡＭセル部３のＸ／Ｙ側どちらを評価するかを選択するためのＸ／Ｙ選択信号１３の２信号によって制御されている。
【００５６】
まず、テスト実施信号１４と、Ｘ／Ｙ選択信号１５をインバータ１９で極性反転させた信号とをそれぞれアンド回路２０に与え、アンド回路２０の論理出力でマルチプレクサ２２を制御する。
【００５７】
マルチプレクサ２２は、通常の外部入力クロック９およびｎ逓倍クロック信号１０がそれぞれ与えられ、アンド回路２０の論理結果を選択信号とし、この選択信号が“１”ならばｎ逓倍クロック信号、“０”ならば外部入力クロック信号が選択されてＹセレクタ部８に出力される。
【００５８】
マルチプレクサ２２で選択されたクロック信号１１がＹセレクタ部８にクロック信号として供給される。
【００５９】
同時に、テスト実施信号１４とＸ／Ｙ選択信号１３とをアンド回路２１に与え、アンド回路２１の論理出力でマルチプレクサ２３を制御する。
【００６０】
マルチプレクサ２３は、通常の外部入力クロック信号９およびｎ逓倍クロック信号１０がそれぞれ与えられ、アンド回路２１の論理結果を選択信号とし、この選択信号が“１”ならばｎ逓倍クロック信号、“０”ならば外部入力クロック信号が選択され、選択されたクロック信号１２がＸデコーダ部７に出力されるように構成されている。
【００６１】
すなわち、上記構成によれば、Ｘ／Ｙ選択信号１３とこの信号をインバーター１３で極性反転し、それぞれをテスト実施信号１４とのアンドをとることにより、Ｘデコーダ７、Ｙセレクタ８のどちらか一方のみに高速のｎ逓倍クロック信号を入力させる。
【００６２】
その選択されたＸデコーダ７もしくはＹセレクタ８の回路は、ｎ逓倍クロック信号１０に同期して高速動作を実行し、高速でＲＡＭセルのアクセス動作を繰り返す。
【００６３】
その後、外部入力クロック信号９の１サイクル分の最後に一回、期待値照合を行なうだけで、その逓倍クロックのサイクル回数分のアクセス動作による影響で、ＲＡＭセルのデータの変化が無かったかを、データ信号の入出力端子１８を介して出力されたデータを、外部のテスター（図示せず）において評価する。
【００６４】
次に、上述した第１の実施の形態に基づきそのテスト方法を説明する。
【００６５】
図１および図２と、本発明の半導体装置のテスト方法を説明するためのフローチャートを示した図３と、Ｘデコーダ側をｎ逓倍クロック信号同期で動作させたときの動作説明用タイミングチャートを示した図４と、Ｙセレクタ側をｎ逓倍クロック信号同期で動作させたときの動作説明用タイミングチャートを示した図５と、図４におけるタイミング２および３期間を拡大したタイミングチャートを示した図６と、図５におけるタイミング２および３期間を拡大したタイミングチャートを示した図７とをそれぞれ併せて参照しながら説明する。
【００６６】
まず、入力端子１５に外部から外部入力クロック信号を与える（処理ステップＳ１）。入力端子１５を介して入力した外部入力クロック信号９から、逓倍回路２によって高速なｎ逓倍クロック信号を生成させる（処理ステップＳ２）。
【００６７】
次に、テスト実施信号１４が“０”か“１”か判断する（処理ステップＳ３）。通常時には、外部のテスタからテスト実施信号１４を“０”にしておくことによって、アンド回路２０，２１の出力はＸ／Ｙ選択信号１６に関わらず一義的に“０”となり、マルチプレクサ２２，２３の選択信号１１，１２は共に“０”となる（処理ステップＳ４）。
【００６８】
すなわち、マルチプレクサ２２，２３の出力するクロック１１、クロック１２にはともに外部入力クロック信号９が出力され、Ｘデコーダ７とＹセレクタ８は通常動作を行なう（処理ステップＳ５）。
【００６９】
ここで、図４のタイミングＴ１において、テスト実施信号１４が“１”となることで、初めて本テストの動作を開始する。
【００７０】
Ｘ／Ｙ選択信号１６が“１”、つまりＸデコーダ側の高速アクセステスト時の内部タイミングチャートにおいて、まず、タイミングＴ１でテスト実施信号１７が“１”となりテストを開始する。
【００７１】
次に、Ｘ／Ｙ選択信号１６が“１”か“０”かを判断する（処理ステップＳ６）。外部のテスタからＸ／Ｙ選択信号１６を“１”にすることで、Ｘ方向の高速アクセスのテスト方法が選択される（処理ステップＳ７およびＳ８）。
【００７２】
以上のようにテスト実施信号１７、Ｘ／Ｙ選択信号１６を設定することで、Ｙセレクタ８へのクロック１１には外部入力クロック信号１５が、Ｘデコーダ７へのクロック１２にはｎ逓倍クロック信号１０がそれぞれ供給される（処理ステップＳ９）。
【００７３】
図６を参照すると、処理ステップＳ９の後、タイミングＴ４において一度だけ、つまり外部入力クロックサイクルに１度だけ、期待値照合を行なうことで（処理ステップＳ１０）、逓倍クロックのサイクル回数分の連続アクセス時の影響によるデータの変化がなかったかをテストパターン１パターンで評価することができる（処理ステップＳ１１）。
【００７４】
同様に、図５において、Ｘ／Ｙ選択信号１６が“０”、つまりＹセレクタ８側の高速アクセステスト時の内部タイミングチャートを参照すると、まず、タイミングＴ１でテスト実施信号１７が“１”となりテストを開始する。
【００７５】
Ｘ／Ｙ選択信号１６を“０”にすることで、Ｙ方向の高速アクセスのテスト方法が選択される（処理ステップＳ１３、Ｓ１４）。
【００７６】
以上のようにテスト実施信号１７、Ｘ／Ｙ選択信号１６を設定することで、Ｙセレクタ８へのクロック１１には逓倍クロック２が、Ｘデコーダ７へのクロック１２には外部入力クロック１０がそれぞれ供給される。
【００７７】
ＲＡＭマクロ１内にそれぞれクロックが供給されて、タイミングＴ２よりＲＡＭセル部３の読み出しを開始する。
【００７８】
その時、Ｘ／Ｙ選択信号１６で選択されたブロックの回路はｎ逓倍クロック信号１０によって高速動作しており、ｎ逓倍クロック信号１０に同期して、連続アクセスのＯＮ／ＯＦＦを繰り返し行なう（処理ステップＳ１５）。
【００７９】
そのため、データバス４ｂのデータ信号は、ｎ逓倍クロック信号１０に同期して同じデータが断続的に出力される。
【００８０】
図７を参照すると、処理ステップＳ１３の後、タイミングＴ４において一度だけ、つまり外部入力クロックサイクルに１度だけ、期待値照合を行なうことで（処理ステップＳ１０）、逓倍クロックのサイクル回数分の連続アクセス時の影響によるデータの変化がなかったかをテストパターン１パターンで評価することができる（処理ステップＳ１１）。
【００８１】
上記の処理ステップＳ６からＳ１１までを全てのテストが終了するまで繰り返し実行する（処理ステップＳ１２）。
【００８２】
上述した第１の実施の形態では、テストパターン削減、それに伴うテストタイムの短縮を実現する。すなわち、第１の実施の形態では、ＲＡＭセル部３のテストを逓倍回路２を用いて高速動作させているが、毎クロックとも期待値照合をするのではなく、Ｘ側、もしくはＹ側のどちらか一方のみに高速クロックを与え、連続アクセス動作をさせることによって、連続アクセスの影響によりＲＡＭセルのデータ自体に変化がないかのチェックを１パターンで評価することができる。
【００８３】
そのために、従来のテストと比べると、１パターン評価するだけで逓倍クロック回数分多くＲＡＭセルをアクセス出来るように作られているので、従来のテストパターンよりもアクセス回数（クロック逓倍回数）分のパターンの削減が見込まれる。
【００８４】
同時に、テストパターンが削減されることによって、量産出荷時のテストにかかる時間も、（削減パターン数）×（テストレート）分短縮され、同じ時間でより多くのテストを実施することができる。
【００８５】
次に第２の実施の形態を説明する。
【００８６】
第２の実施の形態の構成を示した図８と、その動作説明用のタイミングチャートを示した図９とを参照すると、第１の実施の形態との相違点は、外部入力クロック信号９の周波数ををｎ逓倍する逓倍回路２、外部入力クロック信号９の周波数ををｎ分周する分周回路２４の両方を設けたことである。それ以外の構成要素は第１の実施の形態と同様であるから、ここでの構成の説明は省略する。
【００８７】
すなわち、上記構成によれば、テストモード選択回路６では前述したようにＸ／Ｙ選択信号１３およびこの信号の極性反転信号を、それぞれテスト実施信号１４とアンドをとることにより、Ｘデコーダ７、Ｙセレクタ８のどちらか一方のみに高速のｎ逓倍クロック信号を入力させる。
【００８８】
Ｘ／Ｙ選択信号１３で選択されたＸデコーダ７もしくはＹセレクタ８の回路は、ｎ逓倍クロック信号１０に同期して高速動作を実行し、高速でＲＡＭセルの連続アクセス動作を繰り返す。
【００８９】
その後、ｎ分周力クロック信号２５の１サイクル分の最後（図９におけるタイミングＴ３の直前、双方向矢印部分）に一回、期待値照合を行なうだけで、その逓倍クロックのサイクル回数分のアクセス動作による影響で、ＲＡＭセルのデータの変化が無かったかを、データ信号入出力端子１８を介して出力されたデータを、外部のテスターにおいて評価する。
【００９０】
この実施の形態では、逓倍回路２および分周回路２４の両方を設けることによって、チップ内部のクロックに高速、低速の差をさらに大きくすることができるものである。
【００９１】
つまり、前述したように、逓倍回路２は逓倍数を増やすことによってその逓倍分のテストを１パターンで評価できるため、テストパターンクサイクルとなるｎ分周クロック信号との差が大きいほど効果も大きくなる。
【００９２】
それによって、第１の実施の形態で述べた連続アクセスの回数をさらに増加させることができる。
【００９３】
次に第３の実施の形態を説明する。
【００９４】
第３の実施の形態の構成を示した図１０（ａ）と、その動作説明用のタイミングチャート示した図１０（ｂ）とを参照すると、この第３の実施の形態と前述した第１の実施の形態との相違点は、ＲＡＭマクロ１以外のマクロにおいて、通常のクロックで動作させる通常動作回路２６と、高速のクロックで動作させる高速動作回路２７に対して、テストモード選択回路６からクロック１１および１２を供給し、ＲＡＭセル部３には外部入力クロック信号を供給する。
【００９５】
すなわち、通常動作回路２６にはクロック１１を、高速動作回路２７にはクロック１２を供給することである。それ以外の構成要素は第１の実施の形態と同様であるからここでの構成の説明は省略する。
【００９６】
テストモード選択回路６で制御された外部入力クロック信号９、ｎ逓倍クロック信号１０の２種類のクロックをＲＡＭセル部３以外のそれぞれ異なるマクロに入力する。
【００９７】
例えば、ＣＰＵマクロ、ＲＡＭセルマクロ、インターフェースマクロなどが存在する本実施の形態のチップにおいて、ＣＰＵマクロを高速で動作させ、その他のマクロはスピードは必要ない仕様であった場合、また、あるマクロはスピードが速く、もしくは遅くないと動作しないようなマクロを使用して設計した場合に有効である。
【００９８】
つまり、ＣＰＵマクロ（メインのマクロ）は、高速動作を必要とし、それ以外の外部とのインタフェースマクロなどは、スピードを要求されない場合が多いからである。
【００９９】
また、この場合、ＲＡＭセル部３の方のクロックは、その製品開発時の仕様によってさまざまであるが、例えば、クロックをコントロールする回路を設け、それぞれのマクロへ供給するクロック信号を高速、低速が制御できるようにすればよい。したがってこの実施の形態では、ＲＡＭセル部３へのクロックは高速、低速のどちらでもよい。
【０１００】
ただし、一般的には、ＲＡＭセル部３を高速動作させることはないので、通常の外部入力クロック信号を供給する。
【０１０１】
このような構成にした場合は、これらＲＡＭセル部以外のマクロのテストパターンについてはパターン数の削減は出来ないか、もしくは、その制御が出来ているかを確かめるためのパターンが新たに必要になってくるが、ＲＡＭテストのような膨大なパターンは必要ない。
【０１０２】
上述したように、この第３の実施の形態では、動作に必要なマクロのみを高速動作させることにより（図１０におけるタイミングＴ１以降）、不要な消費電流を抑えることができるものである。
【０１０３】
例えば、内部で演算をさせ、外部へ値を出すなどの命令を実行するとき、外部とのやり取りは、他のチップの仕様に合わせ遅い動作でよく、チップ内部での演算は、高速の処理が要求されるようなときは、ＣＰＵマクロ（演算処理マクロ）のみに逓倍（高速）クロックを使用し、高速で演算させ、外部に出力するときは外部からの通常の外部入力クロック信号で処理する。
【０１０４】
すなわち、その命令実行時ではこのマクロは不要になる等の仕様が決まっていれば、不要なマクロにも高速なクロックを供給し、高速動作をさせる必要はなくなり、その分の電流を削減できる。
【０１０５】
次に第４の実施の形態を説明する。
【０１０６】
第４の実施の形態の構成を示した図１１（ａ）と、その動作説明用のタイミングチャートを示した図１１（ｂ）とを参照すると、この第３の実施の形態と前述した第３の実施の形態との相違点は、ＲＡＭマクロ１以外のマクロにおいて、通常のクロックで動作させる通常動作回路２６と、低速のクロックで動作させる低速動作回路２８に対して、テストモード選択回路６からクロック１１および１２を供給し、ＲＡＭセル部３には外部入力クロック信号を供給する。
【０１０７】
すなわち、通常動作回路２６にはクロック１１を、低速動作回路２８にはクロック１２を供給することである。それ以外の構成要素は第３の実施の形態と同様であるからここでの構成の説明は省略する。
【０１０８】
すなわち、逓倍回路ではなく、分周回路２４を設け、外部入力クロック信号９、ｎ分周クロック信号２５をテストモード選択回路６によって、第１の実施の形態と同様に制御し、動作に不必要なマクロに遅いｎ分周クロック２５を与え（図１１におけるタイミングＴ１以降）、マクロ毎のスタンバイモードを実施するものである。
【０１０９】
この場合も、テストパターン削減ではなく、上述した第３の実施の形態と同じような電流低減をおこなうものである。つまり、外部入力クロック信号１ｃｙｃｌｅ＝テストパターン１ラインであるので、テストパターンを減らすことは出来ない。
【０１１０】
本実施の形態では、高速動作の必要がないマクロに外部入力クロック信号よりもさらに遅いクロック信号を供給することで、消費電流を抑えるものである。
【０１１１】
動作スピード仕様の違いによって、上述した第３の実施形態と使い分けすることができる。
【０１１２】
【発明の効果】
上述したように、本発明の半導体装置およびそのテスト方は、内蔵するＣＰＵ、ＲＡＭ部、ロジック部およびインタフェースの各機能マクロのうち、ＲＡＭ部の動作を同期させるためのクロック信号は、外部から与えられる外部入力クロック信号をチップ内部でｎ（ｎは実数）逓倍したｎ逓倍クロック信号を用いることで、ＲＡＭ内部のアクセス動作を高速で実施させ、その後に外部クロックの１サイクルの最後に１度だけ期待値照合を行なうのみでメモリセルの不良を判定する。　すなわち、ＲＡＭのテストを逓倍回路を用いて高速動作させているが、クロックサイクルごとに期待値照合するのではなく、Ｘ側、もしくはＹ側のどちらか一方のみに高速クロックを入力し、連続アクセス動作をさせることによって、連続アクセスによる影響でＲＡＭセルのデータ自体に変化がないか否かのチェックを１パターンで評価することができる。
【０１１３】
そのために従来のテストと比べると、１パターン評価するだけで逓倍クロック回数分多くＲＡＭをアクセス出来るようになり、従来のテストパターンよりもアクセス回数（クロック逓倍回数）分のパターンの削減ができ、量産出荷時のテストにかかる時間も、（削減パターン数）×（テストレート）分短縮され、同じ時間でより多くのテストを実施することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成図である。
【図２】テストモード選択回路６の回路図である。
【図３】第１の実施の形態のにおけるテスト方法を説明するためのフローチャートである。
【図４】Ｘデコーダ側をｎ逓倍クロック信号同期で動作させたときの動作説明用タイミングチャートである。
【図５】Ｙセレクタ側をｎ逓倍クロック信号同期で動作させたときの動作説明用タイミングチャートである。
【図６】図４におけるタイミング２および３期間を拡大したタイミングチャートである。
【図７】図５におけるタイミング２および３期間を拡大したタイミングチャートである。
【図８】第２の実施の形態の構成図である。
【図９】第２の実施の形態の動作説明用のタイミングチャートである。
【図１０】（ａ）第３の実施の形態の構成図である。
（ｂ）第３の実施の形態の動作説明用のタイミングチャートである。
【図１１】（ａ）第４の実施の形態の構成図である。
（ｂ）第４の実施の形態の動作説明用のタイミングチャートである。
【図１２】従来の半導体記憶装置の一例の構成図である。
【図１３】従来の半導体記憶装置の他の例の動作説明用のタイミングチャートである。
【符号の説明】
１　　ＲＡＭマクロ
２　　逓倍回路
３　　ＲＡＭセル部
４ａ，４ｂ　　データバス
５　　ＲＡＭ連続アクセス回路
６　　テストモード選択回路
７　　Ｘデコーダ
８　　Ｙセレクタ
９　　外部入力クロック信号
１０　　ｎ逓倍クロック信号
１１，１２　　クロック
１３　　Ｘ／Ｙ選択信号
１４　　テスト実施信号
１５，１６，１７　　入力端子
１８　　入出力端子
１９　　インバータ
２０，２１　　アンド回路
２２，２３　　マルチプレクサ
２４　　分周回路
２５　　ｎ分周クロック信号
２６　　通常動作回路
２７　　高速動作回路
２８　　低速動作回路

Claims (14)

1. ワード線を選択する列セレクタおよびビット線対を選択する行デコーダのどちらか一方のみを外部入力クロック信号よりも速いクロック速度で動作させてメモリセルを連続アクセスし、前記連続アクセスによりメモリセルのデータ保持不良が発生していないかを、前記外部入力クロック信号のクロックサイクルに対応させたテストパターン数よりも少ないパターン数で判定する連続アクセステスト手段を有することを特徴とする半導体装置。
2. メモリセルを選択するための行デコーダおよび列セレクタのアクセス動作を、外部入力クロック信号のｎ（ｎは実数）逓倍クロック信号に同期して実行するとともに、前記外部入力クロック信号の１クロックサイクル終了直前に前記逓倍クロック信号の１クロックタイミングの１度だけ期待値との照合を行ない、前記メモリセルのデータ保持不良が発生していないかを、前記外部入力クロック信号のクロックサイクルに対応させたテストパターン数よりも少ないパターン数で判定する連続アクセステスト手段を有することを特徴とする半導体装置。
3. メモリセルを選択するための行デコーダおよび列セレクタの連続アクセス動作を外部入力クロック信号のｎ（ｎは実数）逓倍クロック信号に同期して実行するとともに、前記連続アクセスによりメモリセルのデータ保持不良が発生していないかを、前記外部入力クロック信号の１クロックサイクル終了直前に前記ｎ逓倍クロック信号の１クロックタイミングで判定する連続アクセステスト手段を有することを特徴とする半導体装置。
4. 外部入力クロック信号と内部をテストモードに設定するためのテスト実施信号と前記外部入力クロック信号よりも高速でテストするために列線側または行線側のいずれかを指定する列行選択信号とが外部から与えられるとともに、前記外部入力クロック信号をｎ（ｎは実数）逓倍する逓倍手段と、逓倍されたｎ逓倍クロック信号または前記外部入力クロック信号の一方を前記テスト実施信号および前記列行選択信号の組み合わせで選択して列セレクタまたは行デコーダへ出力するテストモード選択手段とから構成する連続アクセステスト手段を有することを特徴とした半導体装置。
5. 外部入力クロック信号と内部をテストモードに設定するためのテスト実施信号と列線側または行線側のいずれかを指定する列行選択信号とが外部から与えられるとともに、前記外部入力クロック信号をｎ（ｎは実数）逓倍する逓倍手段と、前記テスト実施信号および前記列行選択信号の組み合わせに応じて、逓倍されたｎ逓倍クロック信号を予め定めた内部の高速動作回路マクロに出力し、前記外部入力クロック信号を予め定めた内部の低速動作回路マクロに出力するテストモード選択手段とから構成する内部回路テスト手段を有することを特徴とした半導体装置。
6. 外部入力クロック信号と内部をテストモードに設定するためのテスト実施信号と列線側または行線側のいずれかを指定する列行選択信号とが外部から与えられるとともに、前記外部入力クロック信号をｎ（ｎは実数）分周する分周手段と、前記テスト実施信号および前記列行選択信号の組み合わせに応じて、分周されたｎ分周クロック信号を予め定めた内部の低速動作回路マクロに出力し、前記外部入力クロック信号を内部の前記低速動作回路以外の低速動作回路マクロに出力するテストモード選択手段とから構成する内部回路テスト手段を有することを特徴とした半導体装置。
7. メモリセルを選択するための行デコーダまたは列セレクタの連続アクセス動作を外部入力クロック信号のｎ（ｎは実数）逓倍クロック信号に同期して実行するとともに、前記メモリセル以外の予め定める内部回路マクロの動作は前記外部入力クロック信号をｎ分周したｎ分周クロック信号に同期して実行し、前記ｎ分周クロック信号の１クロックサイクル終了直前に前記ｎ逓倍クロック信号の１クロックタイミングで１度だけ期待値との照合を行ない、前記メモリセルのデータ保持および前記内部回路の動作に異常がないかを、前記ｎ分周クロック信号のクロックサイクルに対応させたテストパターン数よりも少ないパターン数で判定する連続アクセステスト手段を有することを特徴とする半導憶装置。
8. ワード線を選択する列セレクタおよびビット線対を選択する行デコーダのどちらか一方のみを外部入力クロック信号よりも速いクロック速度で動作させてメモリセルを連続アクセスさせ、前記連続アクセスによりメモリセルのデータ保持不良が発生していないかを、前記外部入力クロック信号のクロックサイクルに対応させたテストパターン数よりも少ないパターン数でテストすることを特徴とする半導体装置のテスト方法。
9. メモリセルを選択するための行デコーダおよび列セレクタのアクセス動作を、外部入力クロック信号のｎ（ｎは実数）逓倍クロック信号に同期して実行するとともに、前記外部入力クロック信号の１クロックサイクル終了直前に前記逓倍クロック信号の１クロックタイミングで１度だけ期待値との照合を行ない、前記メモリセルのデータ保持不良が発生していないかを、前記外部入力クロック信号のクロックサイクルに対応させたテストパターン数よりも少ないパターン数で判定することを特徴とする半導体装置のテスト方法。
10. 外部から入力する外部入力クロック信号をｎ（ｎは実数）逓倍する逓倍手段と、逓倍されたｎ逓倍クロック信号または前記外部入力クロック信号の一方を、前記外部入力クロック信号よりも高速でテストするために列線側または行線側のいずれかを指定する列行選択信号と内部をテストモードにするテスト実施信号の組み合わせで選択して列セレクタまたは行デコーダへ出力するテストモード選択手段とを用いて、前記テストモード時でかつ前記列セレクタまたは前記行デコーダが選択されたときに、選択された一方に対して前記ｎ逓倍クロック信号に同期した連続アクセスを実行させ、前記連続アクセスによりメモリセルのデータ保持不良が発生していないかを前記外部入力クロック信号の１クロックサイクル終了直前に前記逓倍クロック信号の１クロックタイミングで１度だけ判定することを特徴とする半導体装置のテスト方法。
11. 外部から入力する外部入力クロック信号をｎ（ｎは実数）逓倍する逓倍手段と、逓倍されたｎ逓倍クロック信号または前記外部入力クロック信号の一方を、前記外部入力クロック信号よりも高速でテストするために列線側または行線側のいずれかを指定する列行選択信号と内部をテストモードにするテスト実施信号の組み合わせで選択して列セレクタまたは行デコーダへ出力するテストモード選択手段とを用いて、
    前記外部入力クロック信号を入力するクロック入力処理ステップと、前記外部入力クロック信号から前記逓倍クロック信号を発生する逓倍クロック発生処理ステップと、前記外部入力クロック信号に同期して前記テスト実施信号が論理レベルの“０”か“１”かを判断し、その判断結果が“０”なら前記列セレクタおよび前記行デコーダとも前記外部入力クロック信号に同期して通常の動作をさせる通常動作処理ステップと、判断結果が“１”なら前記列行選択信号が“０”か“１”かを判断し、その判断結果が“１”なら前記行デコーダを、判断結果が“０”なら前記列セレクタを、それぞれ前記逓倍クロック信号に同期して高速動作させる判断処理ステップと、前記外部入力クロック信号の１クロックサイクル終了直前に前記逓倍クロック信号の１クロックタイミングで１度だけ出力期待値と照合する照合処理ステップと、前記逓倍クロック信号のサイクル回数分の連続アクセス時の影響によるデータの変化がなかったかをテストパターン１パターンで評価する評価ステップ処理とを有し、所定の連続アクセスが終了するまで前記テスト実施信号が“１”か“０”かの判断処理から前記評価ステップ処理までを繰り返すことを特徴とする半導体装置のテスト方法。
12. 外部入力クロック信号と内部をテストモードに設定するためのテスト実施信号と列線側または行線側のいずれかを指定する列行選択信号とが外部から与えられ、かつ与えられた前記外部入力クロック信号を逓倍手段でｎ（ｎは実数）逓倍するとともに、前記テスト実施信号および前記列行選択信号の組み合わせの論理結果に応じて、予め定めた内部の高速動作回路マクロは逓倍されたｎ逓倍クロック信号を用いて動作させ、予め定めた内部の低速動作回路マクロは前記外部入力クロック信号を用いて動作させ機能テストを行うことを特徴とする半導体装置のテスト方法。
13. 外部入力クロック信号と内部をテストモードに設定するためのテスト実施信号と列線側または行線側のいずれかを指定する列行選択信号とが外部から与えられ、かつ与えられた前記外部入力クロック信号を分周手段でｎ（ｎは実数）分周するとともに、前記テスト実施信号および前記列行選択信号の組み合わせの論理結果に応じて、予め定めた内部の低速動作回路マクロは分周されたｎ分周クロック信号を用いて動作させ、前記低速動作回路マクロ以外の内部回路マクロは前記外部入力クロック信号を用いて動作させ機能テストを行うことを特徴とする半導体装置のテスト方法。
14. メモリセルを選択するための行デコーダまたは列セレクタの連続アクセス動作を外部入力クロック信号のｎ（ｎは実数）逓倍クロック信号に同期して実行させるとともに、前記メモリセル以外の予め定める内部回路マクロの動作は前記外部入力クロック信号の分周クロック信号に同期して実行させ、前記ｎ分周クロック信号の１クロックサイクル終了直前に前記逓倍クロック信号の１クロックタイミングで１度だけ期待値との照合を行ない、前記メモリセルのデータ保持および前記内部回路の動作に異常がないかを、前記分周クロック信号のクロックサイクルに対応させたテストパターン数よりも少ないパターン数で判定することを特徴とする半導体装置のテスト方法。

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