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JP2003338180A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JP2003338180A
JP2003338180A JP2002143451A JP2002143451A JP2003338180A JP 2003338180 A JP2003338180 A JP 2003338180A JP 2002143451 A JP2002143451 A JP 2002143451A JP 2002143451 A JP2002143451 A JP 2002143451A JP 2003338180 A JP2003338180 A JP 2003338180A
Authority
JP
Japan
Prior art keywords
refresh
signal
bit
row address
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2002143451A
Other languages
English (en)
Inventor
Takeo Okamoto
武郎 岡本
Tetsuichiro Ichiguchi
哲一郎 市口
Hideki Yonetani
英樹 米谷
Tsutomu Nagasawa
勉 長澤
Masato Suwa
真人 諏訪
Masunari Den
増成 田
Tadaaki Yamauchi
忠昭 山内
Junko Matsumoto
淳子 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2002143451A priority Critical patent/JP2003338180A/ja
Priority to TW091133601A priority patent/TW579519B/zh
Priority to US10/298,648 priority patent/US6775177B2/en
Priority to DE10261459A priority patent/DE10261459A1/de
Priority to KR10-2003-0004689A priority patent/KR20030089410A/ko
Priority to CN03103466A priority patent/CN1459797A/zh
Publication of JP2003338180A publication Critical patent/JP2003338180A/ja
Withdrawn legal-status Critical Current

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 メモリセルの構成を通常のシングルメモリセ
ル型からツインメモリセル型へ電気的に切替えることが
できる半導体記憶装置を提供する。 【解決手段】 半導体記憶装置１０の行アドレスデコー
ダ２６によって、アドレス信号Ａ０〜Ａ１１にそれぞれ
対応する行アドレス信号ＲＡ＜０：１１＞，／ＲＡ＜
０：１１＞の最上位ビットと最下位ビットとが入替えら
れた内部行アドレス信号ＲＡＤ＜０：１１＞，／ＲＡＤ
＜０：１１＞が生成される。ツインセルモード時、行ア
ドレス信号において不使用となる最上位ビットＲＡ＜１
１＞，／ＲＡ＜１１＞に対応する内部行アドレス信号の
最下位ビットＲＡＤ＜０＞，／ＲＡＤ＜０＞が行アドレ
スデコーダ２６によって同時に選択され、隣接するワー
ド線６１，６２およびワード線６３，６４が同時に活性
化される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、２進情報で表わされる記憶情報の１ビッ
ト分の記憶データを２つのメモリセルを用いて記憶可能
な半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置の代表格の１つであるＤ
ＲＡＭ（Dynamic Random Access Memory）は、通常、１
ビットのデータを記憶するメモリセルの構成が１つのト
ランジスタおよび１つのキャパシタからなり、メモリセ
ル自体の構造が単純であることから、半導体デバイスの
高集積化・大容量化に最適なものとして、様々な電子機
器において使用されている。
【０００３】図１３は、１ビットのデータを記憶するメ
モリセルの構成が１つのトランジスタおよび１つのキャ
パシタからなるＤＲＡＭ（以下、このようなＤＲＡＭを
シングルメモリセル型と称する。）におけるメモリセル
アレイ上に行列状に配列されるメモリセルの構成を示す
回路図である。
【０００４】図１３を参照して、メモリセル１００は、
ＮチャネルＭＯＳトランジスタＮ１０１と、キャパシタ
Ｃ１０１とを備える。ＮチャネルＭＯＳトランジスタＮ
１０１は、ビット線ＢＬおよびキャパシタＣ１０１に接
続され、ゲートがワード線ＷＬに接続される。キャパシ
タＣ１０１のＮチャネルＭＯＳトランジスタＮ１０１と
の接続端と異なるもう一端は、セルプレート１１０に接
続される。
【０００５】ＮチャネルＭＯＳトランジスタＮ１０１
は、データ書込時およびデータ読出時のみ活性化される
ワード線ＷＬによって駆動され、データ書込時およびデ
ータ読出時のみＯＮし、それ以外のときはＯＦＦする。
【０００６】キャパシタＣ１０１は、電荷を蓄積してい
るか否かに応じて、２進情報“１”，“０”を記憶す
る。キャパシタＣ１０１にデータが書込まれるときは、
書込データに対応してビット線ＢＬが電源電圧Ｖｃｃま
たは接地電圧ＧＮＤに予めプリチャージされる。そし
て、ワード線ＷＬが活性化されることによってＮチャネ
ルＭＯＳトランジスタＮ１０１がＯＮし、ビット線ＢＬ
からＮチャネルＭＯＳトランジスタＮ１０１を介して２
進情報“１”，“０”に対応した電圧がキャパシタＣ１
０１に印加される。これによってキャパシタＣ１０１の
充放電が行なわれ、データの書込みが行なわれる。
【０００７】一方、データの読出しが行なわれるとき
は、予めビット線ＢＬが電圧Ｖｃｃ／２にプリチャージ
される。そして、ワード線ＷＬが活性化されることによ
ってＮチャネルＭＯＳトランジスタＮ１０１がＯＮし、
ビット線ＢＬとキャパシタＣ１０１が通電する。これに
よって、キャパシタＣ１０１の蓄電状態に応じた微小な
電圧変化がビット線ＢＬに現われ、図示しないセンスア
ンプがその微小な電圧変化を電圧Ｖｃｃまたは接地電圧
ＧＮＤに増幅する。このビット線ＢＬの電圧レベルが読
出されたデータの状態に対応する。
【０００８】ここで、ＤＲＡＭのメモリセルにおいて
は、記憶データに相当するキャパシタＣ１０１の電荷が
種々の要因によってリークし、徐々に失われていく。す
なわち、時間とともに記憶データが失われる。このた
め、ＤＲＡＭにおいては、データの読出しにおいて、記
憶データに対応したビット線ＢＬの電圧変化が検出でき
なくなる前に、データを一旦読出して再度書込むという
リフレッシュ動作が実行される。
【０００９】このリフレッシュ動作は、ＤＲＡＭにおい
ては不可欠のものであるが、動作の高速化の観点から欠
点となるものである。そこで、１ビットの記憶データに
対して２つのメモリセルを割り当てるツインメモリセル
型のメモリ構成とすることによって、リフレッシュ動作
の間隔を長くすることができ、かつ、記憶データに対す
るアクセスの高速化を図ることができる技術が知られて
いる。
【００１０】図１４は、ツインメモリセル型のＤＲＡＭ
におけるメモリセルアレイ上に行列上に配列されるメモ
リセルの構成を示す回路図である。
【００１１】図１４を参照して、このＤＲＡＭにおける
メモリセルは、１ビットの記憶データに対して、その記
憶データとその記憶データの反転データとをそれぞれ記
憶する２つのメモリセル１００Ａ，１００Ｂが割り当て
られるツインメモリセル型の構成をとる。メモリセル１
００Ａは、ＮチャネルＭＯＳトランジスタＮ１０２と、
キャパシタＣ１０２とを備え、メモリセル１００Ｂは、
ＮチャネルＭＯＳトランジスタＮ１０３と、キャパシタ
Ｃ１０３とを備える。
【００１２】ＮチャネルＭＯＳトランジスタＮ１０２
は、ビット線対ＢＬ，／ＢＬの一方のビット線ＢＬおよ
びキャパシタＣ１０２に接続され、ゲートがワード線Ｗ
Ｌn（ｎは０以上の偶数）に接続される。ＮチャネルＭ
ＯＳトランジスタＮ１０２は、データ書込時およびデー
タ読出時のみ活性化されるワード線ＷＬnによって駆動
され、データ書込時およびデータ読出時のみＯＮし、そ
れ以外のときはＯＦＦする。
【００１３】ＮチャネルＭＯＳトランジスタＮ１０３
は、ビット線対ＢＬ，／ＢＬのもう一方のビット線／Ｂ
ＬおよびキャパシタＣ１０３に接続され、ゲートがワー
ド線ＷＬn+1に接続される。ＮチャネルＭＯＳトランジ
スタＮ１０３は、ワード線ＷＬnと同時に活性化される
ワード線ＷＬn+1によって駆動され、データ書込時およ
びデータ読出時のみＯＮし、それ以外のときはＯＦＦす
る。
【００１４】キャパシタＣ１０２，Ｃ１０３は、電荷を
蓄積しているか否かに応じて、２進情報“１”，“０”
を記憶する。キャパシタＣ１０３は、キャパシタＣ１０
２が記憶する記憶データの反転データを記憶する。キャ
パシタＣ１０２は、一端がＮチャネルＭＯＳトランジス
タＮ１０２に接続され、もう一端がセルプレート１１０
に接続される。キャパシタＣ１０３は、一端がＮチャネ
ルＭＯＳトランジスタＮ１０３に接続され、もう一端が
セルプレート１１０に接続される。
【００１５】キャパシタＣ１０２，Ｃ１０３に１ビット
の記憶データが書込まれるときは、書込データに対応し
て電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれかにビ
ット線ＢＬがプリチャージされ、ビット線ＢＬと異なる
もう一方の電圧にビット線／ＢＬがプリチャージされ
る。そして、ワード線ＷＬn，ＷＬn+1が同時に活性化さ
れることによってＮチャネルＭＯＳトランジスタＮ１０
２，Ｎ１０３が同時にＯＮし、ビット線対ＢＬからＮチ
ャネルＭＯＳトランジスタＮ１０２を介して記憶データ
に対応した電圧がキャパシタＣ１０２に印加され、ビッ
ト線対／ＢＬからＮチャネルＭＯＳトランジスタＮ１０
３を介して記憶データの反転データに対応した電圧がキ
ャパシタＣ１０３に印加される。これによって、キャパ
シタＣ１０２，Ｃ１０３に１ビット分の記憶データの書
込みが行なわれる。
【００１６】一方、記憶データの読出しが行なわれると
きは、予めビット線対ＢＬ，／ＢＬがいずれも電圧Ｖｃ
ｃ／２にプリチャージされる。そして、ワード線Ｗ
Ｌn，ＷＬn+1が同時に活性化されることによってＮチャ
ネルＭＯＳトランジスタＮ１０２，Ｎ１０３が同時にＯ
Ｎし、ビット線ＢＬとキャパシタＣ１０２が通電し、ビ
ット線／ＢＬとキャパシタＣ１０３が通電する。これに
よって、ビット線対ＢＬ，／ＢＬに互いに反対方向の微
小な電圧変化が現われ、図示しないセンスアンプがビッ
ト線対ＢＬ，／ＢＬの電位差を検出して電圧Ｖｃｃまた
は接地電圧ＧＮＤに増幅する。この増幅された電圧レベ
ルが読出された記憶データの状態に対応する。
【００１７】このツインメモリセルは、１ビットのデー
タに対して２つのメモリセルが割り当てられるため、従
来のメモリセルと比較して確実にメモリセルの面積が２
倍となるが、互いに反転された情報を２つのメモリセル
が記憶しているため、ビット線対ＢＬ，／ＢＬ間の電位
差の振幅が大きく、動作が安定化され、リフレッシュ動
作の間隔を大きくとることができるという利点を有す
る。
【００１８】さらに、現在のツインメモリセル型のＤＲ
ＡＭにおいては、データ読出時、上述したシングルメモ
リセル型のＤＲＡＭと同様に、ビット線対ＢＬ，／ＢＬ
は１／２Ｖｃｃの電圧にプリチャージされるが、この場
合、記憶データがビット線対ＢＬ，／ＢＬに読出される
と、ビット線対ＢＬ，／ＢＬの電圧が互いに反対方向に
変化することから、上述したシングルメモリセル型のＤ
ＲＡＭとの比較において、記憶データに対応するビット
線上の電圧変化の振幅が２倍となり、ツインメモリセル
型のＤＲＡＭは、データ読出時にデータに対して高速に
アクセスできるという利点も有する。
【００１９】
【発明が解決しようとする課題】上述したように、図１
３に示したシングルメモリセル型のＤＲＡＭと、図１４
に示したツインメモリセル型のＤＲＡＭとは、１ビット
の記憶データに対してメモリセルを１つ割当てるか２つ
割当てるかの差異があるのみで、メモリセルの基本的な
構造は、両者において同じである。そこで、半導体記憶
装置の製造工程において、シングルメモリセル型とツイ
ンメモリセル型とを最初から作り分けるのではなく、製
造工程の途中においてシングルメモリセル型をツインメ
モリセル型に切替可能であれば、製造工程の削減やオー
ダに柔軟に対応できるなど、製造コスト削減のメリット
が見込まれる。
【００２０】ここで、シングルメモリセル型をツインメ
モリセル型に切替えるにあたり、配線工程においてアル
ミ配線のパターン切替で切替えることができるが、この
方法では、マスクパターンを分ける必要があり、また、
そのためにマスク工程も異なることとなるため、製造コ
ストを十分に削減することができない。
【００２１】一方、半導体記憶装置の構造上の切替を伴
わずに電気的に切替えることができれば、シングルメモ
リセル型とツインメモリセル型とにおいてマスクパター
ンを統一でき、また、マスク工程も統一できるため、製
造コストを大きく削減することができる。
【００２２】そこで、この発明は、かかる課題を解決す
るためになされたものであり、その目的は、メモリセル
の構成においてシングルメモリセル型をツインメモリセ
ル型に切替可能な半導体記憶装置において、その切替を
電気的に行なうことができる半導体記憶装置を提供する
ことである。
【００２３】
【課題を解決するための手段】この発明によれば、半導
体記憶装置は、行列状に配列された複数のメモリセルを
含むメモリセルアレイと、行方向に配列される複数のワ
ード線と、列方向に配列される複数のビット線対と、複
数のメモリセルの各々を特定するアドレス信号に基づい
て、複数のワード線および複数のビット線対からそれぞ
れ特定のワード線および特定のビット線対を選択するデ
コーダとを備え、２進情報で表わされる記憶情報の１ビ
ット分の記憶データを２つのメモリセルを用いて記憶す
るためのツインセルモード信号が活性化されていると
き、デコーダは、２つのメモリセルを活性化するための
ワード線とビット線対とを選択し、２つのメモリセル
は、記憶データおよび記憶データの反転データをそれぞ
れ記憶する。
【００２４】好ましくは、デコーダは、アドレス信号に
基づいて特定のワード線を選択するための内部行アドレ
ス信号を生成し、ツインセルモード信号が活性化されて
いるとき、内部行アドレス信号の所定ビットの論理レベ
ルが第１の論理レベル時に対応する第１のワード線と、
所定ビットの論理レベルが第２の論理レベル時に対応す
る第２のワード線とを同時に選択する。
【００２５】好ましくは、所定ビットは、内部行アドレ
ス信号の最下位ビットであり、デコーダは、ツインセル
モード信号が活性化されているときに不使用となるアド
レス信号の最上位ビットを内部行アドレス信号の最下位
ビットに割当て、アドレス信号の最下位ビットを内部行
アドレス信号の最上位ビットに割当てる。
【００２６】好ましくは、半導体記憶装置は、ツインセ
ルモード信号が不活性化された通常動作モードのとき、
記憶容量が２×ｎ（ｎは自然数）ビットであり、かつ、
語構成が２×ｍ（ｍは自然数）ビットであり、ツインセ
ルモード信号が活性化されているとき、記憶容量がｎビ
ットであり、かつ、語構成が２×ｍビットである。
【００２７】好ましくは、半導体記憶装置は、記憶情報
を保持するために定期的にリフレッシュ動作を実行する
ためのリフレッシュ制御回路をさらに備え、リフレッシ
ュ制御回路は、ｋ（ｋは自然数）回のリフレッシュ動作
でメモリセルアレイに含まれる全てのメモリセルのリフ
レッシュを完了する第１のリフレッシュモードおよび２
×ｋ回のリフレッシュ動作でメモリセルアレイに含まれ
る全てのメモリセルのリフレッシュを完了する第２のリ
フレッシュモードのいずれかでリフレッシュ動作を実行
し、アドレス信号は、第１および第２のリフレッシュモ
ードを選択するためのリフレッシュモード選択ビットを
最上位ビットに含み、所定ビットは、内部行アドレス信
号の最下位ビットであり、デコーダは、リフレッシュモ
ード選択ビットを内部行アドレス信号の最下位ビットに
割当て、アドレス信号の最下位ビットを内部行アドレス
信号の最上位ビットに割当てる。
【００２８】好ましくは、半導体記憶装置は、ツインセ
ルモード信号が不活性化された通常動作モードのとき、
記憶容量が２×ｎ（ｎは自然数）ビットであり、かつ、
語構成が２×ｍ（ｍは自然数）ビットであり、ツインセ
ルモード信号が活性化されているとき、記憶容量がｎビ
ットであり、かつ、語構成がｍビットである。
【００２９】好ましくは、ツインセルモード信号は、所
定の端子を介して外部から入力される。
【００３０】好ましくは、半導体記憶装置は、ツインセ
ルモード信号の論理レベルを切替えるヒューズ回路をさ
らに備える。
【００３１】好ましくは、半導体記憶装置は、記憶情報
を保持するために定期的にリフレッシュ動作を実行する
ためのリフレッシュ制御回路をさらに備え、リフレッシ
ュ制御回路は、リフレッシュ動作の対象となるメモリセ
ル行を指定するためのリフレッシュ行アドレスを発生
し、リフレッシュ行アドレスは、メモリセルアレイの一
部の領域を対象としてリフレッシュ動作の実行を指定す
るための少なくとも１ビットの部分セルフリフレッシュ
アドレスビットを含み、デコーダは、ツインセルモード
信号が活性化されているか否かに応じて異なるリフレッ
シュ行アドレスから少なくとも１ビットの部分セルフリ
フレッシュアドレスビットを選択する選択回路を含む。
【００３２】好ましくは、リフレッシュ制御回路は、ｋ
（ｋは自然数）回のリフレッシュ動作でメモリセルアレ
イに含まれる全てのメモリセルのリフレッシュを完了す
る第１のリフレッシュモードおよび２×ｋ回のリフレッ
シュ動作でメモリセルアレイに含まれる全てのメモリセ
ルのリフレッシュを完了する第２のリフレッシュモード
のいずれかでリフレッシュ動作を実行し、選択回路は、
ツインセルモード信号が不活性化され、かつ、リフレッ
シュ制御回路が第２のリフレッシュモードでリフレッシ
ュ動作を実行するとき、第２のリフレッシュモードに対
応して発生されるリフレッシュ行アドレスから少なくと
も１ビットの部分セルフリフレッシュアドレスビットを
選択する。
【００３３】以上のように、この発明による半導体記憶
装置においては、ツインセルモード信号に基づいて、通
常のシングルメモリセル型として機能する半導体記憶装
置からツインメモリセル型として機能する半導体記憶装
置への切替を電気的に行なう。
【００３４】したがって、この発明による半導体記憶装
置によれば、マスクパターンを切替えて作り分ける必要
がなくなり、マスク数の削減、製造工程の削減などによ
る製造コストの削減を図ることができる。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。なお、図中同
一または相当部分には同一符号を付してその説明は繰返
さない。
【００３６】［実施の形態１］図１は、この発明の実施
の形態１による半導体記憶装置の全体構成を示す概略ブ
ロック図である。
【００３７】図１を参照して、半導体記憶装置１０は、
制御信号端子１２と、アドレス端子１４と、データ入出
力端子１６とを備える。また、半導体記憶装置１０は、
制御信号バッファ１８と、アドレスバッファ２０と、入
出力バッファ２２とを備える。さらに、半導体記憶装置
１０は、制御回路２４と、行アドレスデコーダ２６と、
列アドレスデコーダ２８と、入出力制御回路３０と、セ
ンスアンプ３２と、メモリセルアレイ３４とを備える。
【００３８】なお、図１においては、半導体記憶装置１
０について、データ入出力に関する主要部分のみが代表
的に示される。
【００３９】メモリセルアレイ３４は、メモリセルが行
列状に配列された記憶素子群であり、各々が独立して動
作が可能な４つのバンクからなる。また、メモリセルア
レイ３４が４つのバンクから構成されるのに対応して、
行アドレスデコーダ２６、列アドレスデコーダ２８、入
出力制御回路３０およびセンスアンプ３２も４組ずつ備
えられる。
【００４０】制御信号端子１２は、チップセレクト信号
／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレ
スストローブ信号／ＣＡＳおよびライトイネーブル信号
／ＷＥのコマンド制御信号を受ける。制御信号バッファ
１８は、チップセレクト信号／ＣＳ、行アドレスストロ
ーブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ
およびライトイネーブル信号／ＷＥを制御信号端子１２
から取込んでラッチし、制御回路２４へ出力する。
【００４１】アドレス端子１４は、アドレス信号Ａ０〜
Ａｎ（ｎは自然数）およびバンクアドレス信号ＢＡ０，
ＢＡ１を受ける。アドレスバッファ２０は、図示されな
い行アドレスバッファおよび列アドレスバッファを含
む。アドレスバッファ２０の行アドレスバッファは、ア
ドレス信号Ａ０〜Ａｎおよびバンクアドレス信号ＢＡ
０，ＢＡ１を取込んでラッチし、バンクアドレス信号Ｂ
Ａ０，ＢＡ１で指示されるバンクに対応する行アドレス
デコーダ２６へ行アドレス信号ＲＡ＜０：ｎ＞，／ＲＡ
＜０：ｎ＞（任意の符号Ｘに対して、Ｘ＜０：ｎ＞はＸ
＜０＞〜Ｘ＜ｎ＞を表わす。）を出力する。また、アド
レスバッファ２０の列アドレスバッファは、アドレス信
号Ａ０〜Ａｎおよびバンクアドレス信号ＢＡ０，ＢＡ１
を取込んでラッチし、バンクアドレス信号ＢＡ０，ＢＡ
１で指示されるバンクに対応する列アドレスデコーダ２
８へ列アドレス信号ＣＡ＜０：ｎ＞，／ＣＡ＜０：ｎ＞
を出力する。
【００４２】データ入出力端子１６は、半導体記憶装置
１０において読み書きされるデータを外部とやり取りす
る端子であって、データ書込時は外部から入力されるデ
ータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出
時はデータＤＱ０〜ＤＱｉを外部へ出力する。入出力バ
ッファ２２は、データ書込時は、データＤＱ０〜ＤＱｉ
を取込んでラッチし、内部データＩＤＱを入出力制御回
路３０へ出力する。一方、入出力バッファ２２は、デー
タ読出時は、入出力制御回路３０から受ける内部データ
ＩＤＱをデータ入出力端子１６へ出力する。
【００４３】制御回路２４は、制御信号バッファ１８か
らコマンド制御信号を取込み、取込んだコマンド制御信
号に基づいて行アドレスデコーダ２６、列アドレスデコ
ーダ２８および入出力バッファ２２を制御する。
【００４４】行アドレスデコーダ２６は、アドレスバッ
ファ２０から受ける行アドレス信号ＲＡ＜０：ｎ＞，／
ＲＡ＜０：ｎ＞に基づいて、メモリセルアレイ３４上の
ワード線を選択するための信号ＲＡＤ＜０：ｎ＞，／Ｒ
ＡＤ＜０：ｎ＞を生成する。そして、行アドレスデコー
ダ２６は、信号ＲＡＤ＜０：ｎ＞，／ＲＡＤ＜０：ｎ＞
に基づいて行アドレスをデコードし、そのデコードした
行アドレスに対応するメモリセルアレイ３４上のワード
線を選択する。そして、図示されないワードドライバに
よって、選択されたワード線が活性化される。
【００４５】また、列アドレスデコーダ２８は、アドレ
スバッファ２０から受ける列アドレス信号ＣＡ＜０：ｎ
＞，／ＣＡ＜０：ｎ＞に基づいて列アドレスをデコード
し、そのデコードした列アドレスに対応するメモリセル
アレイ３４上のビット線対を選択する。
【００４６】データ書込時は、入出力制御回路３０は、
入出力バッファ２２から受ける内部データＩＤＱをセン
スアンプ３２へ出力し、センスアンプ３２は、内部デー
タＩＤＱの論理レベルに応じて、列アドレスデコーダ２
８によって選択されたビット線対を電源電圧Ｖｃｃまた
は接地電圧ＧＮＤにプリチャージする。これによって、
行アドレスデコーダ２６によって活性化されたワード線
と、列アドレスデコーダ２８によって選択され、センス
アンプ３２によってプリチャージされたビット線対とに
接続されるメモリセルアレイ３４上のメモリセルに内部
データＩＤＱの書込みが行なわれる。
【００４７】一方、データ読出時は、センスアンプ３２
は、データ読出前に列アドレスデコーダ２８によって選
択されたビット線対を電圧Ｖｃｃ／２にプリチャージ
し、選択されたビット線対において読出データに対応し
て発生する微小電圧変化を検出／増幅して読出データの
論理レベルを判別し、入出力制御回路３０へ出力する。
そして、入出力制御回路３０は、センスアンプ３２から
受けた読出データを入出力バッファ２２へ出力する。
【００４８】メモリセルアレイ３４は、上述したよう
に、各々が独立して動作が可能な４つのバンクからな
り、メモリセルアレイ３４のバンクの各々は、バンク上
に行方向に配列されるワード線を介して行アドレスデコ
ーダ２６と接続され、また、バンク上に列方向に配列さ
れるビット線対を介してセンスアンプ３２と接続され
る。
【００４９】図２は、半導体記憶装置１０のメモリセル
アレイ３４上に行列上に配列されるメモリセルの構成を
示す回路図である。なお、図２においては、メモリセル
アレイ３４上に配列されるメモリセルのうち、行方向に
隣接する４つのメモリセルについて図示されている。
【００５０】図２を参照して、メモリセル３４０は、Ｎ
チャネルＭＯＳトランジスタＮ０とキャパシタＣ０とを
備え、メモリセル３４１は、ＮチャネルＭＯＳトランジ
スタＮ１とキャパシタＣ１とを備え、メモリセル３４２
は、ＮチャネルＭＯＳトランジスタＮ２とキャパシタＣ
２とを備え、メモリセル３４３は、ＮチャネルＭＯＳト
ランジスタＮ３とキャパシタＣ３とを備える。
【００５１】ＮチャネルＭＯＳトランジスタＮ０は、ビ
ット線ＢＬおよびキャパシタＣ０に接続され、ゲートが
ワード線ＷＬ０に接続される。ＮチャネルＭＯＳトラン
ジスタＮ０は、データ書込時およびデータ読出時のみ活
性化されるワード線ＷＬ０によって駆動され、データ書
込時およびデータ読出時のみＯＮし、それ以外のときは
ＯＦＦする。
【００５２】キャパシタＣ０は、電荷を蓄積しているか
否かに応じて、２進情報“１”，“０”を記憶する。キ
ャパシタＣ０は、一端がＮチャネルＭＯＳトランジスタ
Ｎ０に接続され、もう一端がセルプレート７７に接続さ
れる。そして、ＮチャネルＭＯＳトランジスタＮ０を介
して、ビット線ＢＬと電荷のやり取りがなされ、キャパ
シタＣ０に対してデータの書込／読出が行なわれる。
【００５３】ＮチャネルＭＯＳトランジスタＮ１は、ビ
ット線／ＢＬおよびキャパシタＣ１に接続され、ゲート
がワード線ＷＬ１に接続される。ＮチャネルＭＯＳトラ
ンジスタＮ１は、データ書込時およびデータ読出時のみ
活性化されるワード線ＷＬ１によって駆動され、データ
書込時およびデータ読出時のみＯＮし、それ以外のとき
はＯＦＦする。
【００５４】キャパシタＣ１は、電荷を蓄積しているか
否かに応じて、２進情報“１”，“０”を記憶する。キ
ャパシタＣ１は、一端がＮチャネルＭＯＳトランジスタ
Ｎ１に接続され、もう一端がセルプレート７７に接続さ
れる。そして、ＮチャネルＭＯＳトランジスタＮ１を介
して、ビット線／ＢＬと電荷のやり取りがなされ、キャ
パシタＣ１に対してデータの書込／読出が行なわれる。
【００５５】ＮチャネルＭＯＳトランジスタＮ２は、ビ
ット線／ＢＬおよびキャパシタＣ２に接続され、ゲート
がワード線ＷＬ２に接続される。ＮチャネルＭＯＳトラ
ンジスタＮ２は、データ書込時およびデータ読出時のみ
活性化されるワード線ＷＬ２によって駆動され、データ
書込時およびデータ読出時のみＯＮし、それ以外のとき
はＯＦＦする。
【００５６】キャパシタＣ２は、電荷を蓄積しているか
否かに応じて、２進情報“１”，“０”を記憶する。キ
ャパシタＣ２は、一端がＮチャネルＭＯＳトランジスタ
Ｎ２に接続され、もう一端がセルプレート７７に接続さ
れる。そして、ＮチャネルＭＯＳトランジスタＮ２を介
して、ビット線／ＢＬと電荷のやり取りがなされ、キャ
パシタＣ２に対してデータの書込／読出が行なわれる。
【００５７】ＮチャネルＭＯＳトランジスタＮ３は、ビ
ット線ＢＬおよびキャパシタＣ３に接続され、ゲートが
ワード線ＷＬ３に接続される。ＮチャネルＭＯＳトラン
ジスタＮ３は、データ書込時およびデータ読出時のみ活
性化されるワード線ＷＬ３によって駆動され、データ書
込時およびデータ読出時のみＯＮし、それ以外のときは
ＯＦＦする。
【００５８】キャパシタＣ３は、電荷を蓄積しているか
否かに応じて、２進情報“１”，“０”を記憶する。キ
ャパシタＣ３は、一端がＮチャネルＭＯＳトランジスタ
Ｎ３に接続され、もう一端がセルプレート７７に接続さ
れる。そして、ＮチャネルＭＯＳトランジスタＮ３を介
して、ビット線ＢＬと電荷のやり取りがなされ、キャパ
シタＣ３に対してデータの書込／読出が行なわれる。
【００５９】この半導体記憶装置１０がシングルメモリ
セル型の半導体記憶装置として機能するときは、メモリ
セル３４０〜３４３の各々にそれぞれ１ビットずつのデ
ータが記憶される。そして、メモリセル３４０〜３４３
の各々に対してデータの書込／読出を行なうときは、対
応するワード線ＷＬ０〜ＷＬ３が活性化され、そのメモ
リセルが接続されているビット線ＢＬまたはビット線／
ＢＬと電荷のやり取りが行なわれる。
【００６０】一方、この半導体記憶装置１０がツインメ
モリセル型の半導体記憶装置として機能するときは、隣
接するメモリセル３４０，３４１で１ビット分のデータ
が記憶され、また、隣接するメモリセル３４２，３４３
で１ビット分のデータが記憶される。メモリセル３４１
は、メモリセル３４０の記憶データの論理レベルが反転
されたデータを記憶し、メモリセル３４３は、メモリセ
ル３４２の記憶データの論理レベルが反転されたデータ
を記憶する。
【００６１】そして、ツインメモリセルを構成するメモ
リセル３４０，３４１に対してデータの書込を行なうと
きは、記憶データに対応してビット線ＢＬが所定の電圧
にプリチャージされ、また、記憶データの反転データに
対応してビット線／ＢＬが所定の電圧にプリチャージさ
れる。そして、ワード線ＷＬ０，ＷＬ１が同時に活性化
され、記憶データに対応する電荷がビット線ＢＬからキ
ャパシタＣ０に供給され、また、記憶データの反転デー
タに対応する電荷がビット線／ＢＬからキャパシタＣ１
に供給される。
【００６２】また、ツインメモリセルを構成するメモリ
セル３４２，３４３に対してデータの書込を行なうとき
は、記憶データに対応してビット線ＢＬが所定の電圧に
プリチャージされ、また、記憶データの反転データに対
応してビット線／ＢＬが所定の電圧にプリチャージされ
る。そして、ワード線ＷＬ２，ＷＬ３が同時に活性化さ
れ、記憶データに対応する電荷がビット線ＢＬからキャ
パシタＣ２に供給され、また、記憶データの反転データ
に対応する電荷がビット線／ＢＬからキャパシタＣ３に
供給される。
【００６３】このように、半導体記憶装置１０がツイン
メモリセルとして用いられるときは、ビット線対ＢＬ，
／ＢＬに互いに反転するデータが書込まれ、隣接するワ
ード線を同時に活性化することによって、行方向に隣接
する２つのメモリセルが１ビットのデータを記憶する。
【００６４】図３は、メモリセルアレイ３４の各々のバ
ンクにおけるメモリ領域の構成を概念的に説明する図で
ある。なお、以下の説明においては、半導体記憶装置１
０が通常のシングルメモリセル型の半導体記憶装置とし
て動作するとき、記憶容量が１２８Ｍ（メガ）ビットで
あり、かつ、語構成が“×３２”の半導体記憶装置とし
て機能するものとする。すなわち、半導体記憶装置１０
が通常のシングルメモリセル型として用いられる場合、
アドレス信号Ａｎの最上位ビットはＡ１１（ｎ＝１１）
である。
【００６５】図３を参照して、メモリセルアレイ３４の
バンクの各々は、領域５１〜５６からなり、全領域で３
２Ｍビット（＝１２８Ｍビット／４バンク）の記憶容量
を有する。メモリセルアレイ３４のバンクの各々は、８
１９２本のワード線が配列されており、信号ＲＡＤ＜
０：１１＞，／ＲＡＤ＜０：１１＞に基づいて所定のワ
ード線が選択される。なお、行アドレス信号ＲＡ＜０：
１１＞，／ＲＡ＜０：１１＞は、外部から指示されるア
ドレス信号Ａ０〜Ａ１１にそれぞれ対応する信号であ
り、行アドレス信号ＲＡ＜１１＞，／ＲＡ＜１１＞は行
アドレスの最上位ビットを表わし、行アドレス信号ＲＡ
＜０＞，／ＲＡ＜０＞は行アドレスの最下位ビットを表
わす。
【００６６】メモリ領域５１〜５３およびメモリ領域５
４〜５６は、メモリ構成が同じであり、信号ＲＡＤ＜
０：１１＞，／ＲＡＤ＜０：１１＞に基づいて、それぞ
れの領域において相対的に同じ箇所のワード線が選択さ
れる。
【００６７】領域５１，５２および領域５４，５５は、
信号／ＲＡＤ＜１１＞の論理レベルによって選択され、
領域５３，５６は信号ＲＡＤ＜１１＞の論理レベルによ
って選択される。そして、信号／ＲＡＤ＜１１＞によっ
て領域５１，５２および領域５４，５５が選択されてい
るとき、領域５１，５４は、信号／ＲＡＤ＜１０＞の論
理レベルに応じて選択され、領域５２，５５は、信号Ｒ
ＡＤ＜１０＞の論理レベルに応じて選択される。同様に
して、信号ＲＡＤ＜０：１１＞，／ＲＡＤ＜０：１１＞
の下位ビットによって、より細分化された領域が選択さ
れ、最終的に信号ＲＡＤ＜０：１１＞，／ＲＡＤ＜０：
１１＞によって指定されたワード線が選択される。
【００６８】ここで、この半導体記憶装置１０において
は、行アドレス信号ＲＡ＜０：１１＞，／ＲＡ＜０：１
１＞に基づいて信号ＲＡＤ＜０：１１＞，／ＲＡＤ＜
０：１１＞を生成する際、行アドレス信号ＲＡ＜０：１
１＞，／ＲＡ＜０：１１＞の最上位ビットと最下位ビッ
トとが入替えられて信号ＲＡＤ＜０：１１＞，／ＲＡＤ
＜０：１１＞が生成される。すなわち、行アドレスの最
上位ビットＲＡ＜１１＞，／ＲＡ＜１１＞が信号ＲＡＤ
＜０：１１＞，／ＲＡＤ＜０：１１＞の最下位ビットＲ
ＡＤ＜０＞，／ＲＡＤ＜０＞にそれぞれ割当てられ、行
アドレスの最下位ビットＲＡ＜０＞，／ＲＡ＜０＞が信
号ＲＡＤ＜０：１１＞，／ＲＡＤ＜０：１１＞の最上位
ビットＲＡＤ＜１１＞，／ＲＡＤ＜１１＞にそれぞれ割
当てられる。
【００６９】そして、記憶容量が６４Ｍビットであり、
かつ、語構成が“×３２”のツインメモリセル型の半導
体記憶装置として半導体記憶装置１０が機能するとき、
信号ＲＡＤ＜０：１１＞，／ＲＡＤ＜０：１１＞が生成
される際に、最下位ビットＲＡＤ＜０＞，／ＲＡＤ＜０
＞のいずれもが常時選択される。これによって、図３に
示すように、隣接するワード線６１，６２およびワード
線６３，６４が同時に選択され、図２で説明したよう
に、隣接するメモリセルが同時に選択されてツインメモ
リセルが構成される。
【００７０】なお、記憶容量が６４Ｍビットであり、か
つ、語構成が“×３２”のツインメモリセル型の半導体
記憶装置として半導体記憶装置１０が機能するときは、
行アドレス信号の最上位ビットはＲＡ＜１０＞，／ＲＡ
＜１０＞であり、行アドレス信号ＲＡ＜１１＞，／ＲＡ
＜１１＞は不使用となるので、行アドレス信号ＲＡ＜１
１＞，／ＲＡ＜１１＞に対応する信号ＲＡＤ＜０＞，／
ＲＡＤ＜０＞を半導体記憶装置１０の内部において書換
えても、アドレスの指定上問題はない。
【００７１】図４は、行アドレスデコーダ２６に含まれ
る、信号ＲＡＤ＜０：１１＞，／ＲＡＤ＜０：１１＞の
最下位ビットＲＡＤ＜０＞，／ＲＡＤ＜０＞を生成する
ＲＡＤ＜０＞生成回路の回路構成を示す回路図である。
【００７２】図４を参照して、ＲＡＤ＜０＞生成回路
は、ツインセルモード信号／ＴＷＩＮおよび行アドレス
の最上位ビットＲＡ＜１１＞を受けるＮＡＮＤゲート７
１と、ＮＡＮＤゲート７１の出力を反転して信号ＲＡＤ
＜０＞を出力するインバータ７２と、ツインセルモード
信号／ＴＷＩＮおよび行アドレスの最上位ビット／ＲＡ
＜１１＞を受けるＮＡＮＤゲート７３と、ＮＡＮＤゲー
ト７３の出力を反転して信号／ＲＡＤ＜０＞を出力する
インバータ７４とからなる。
【００７３】ツインセルモード信号／ＴＷＩＮは、半導
体記憶装置１０がツインセルメモリ型の半導体記憶装置
として機能するときに論理レベルがＬ（論理ロー）レベ
ルとなる信号であって、半導体記憶装置１０の製造時
に、ツインセルモード信号／ＴＷＩＮの信号線を電源ノ
ードとワイヤリングするか接地ノードとワイヤリングす
るかによってその論理レベルが設定される。ツインセル
モード信号／ＴＷＩＮがＬレベルであるとき、ＮＡＮＤ
ゲート７１，７３は、それぞれ行アドレス信号ＲＡ＜１
１＞，／ＲＡ＜１１＞の論理レベルに拘わらずＨレベル
の信号を出力し、これによって、最下位ビットＲＡＤ＜
０＞，／ＲＡＤ＜０＞がいずれも選択される（最下位ビ
ットＲＡＤ＜０＞，／ＲＡＤ＜０＞の論理レベルがＬレ
ベルで選択）。
【００７４】なお、上述の説明においては、ツインセル
モード信号／ＴＷＩＮは、その信号線のボンディング切
替によって生成されるものとしたが、外部から与えられ
るコマンドの１つとして設定されるようにしてもよい
し、また、専用の端子を設けてもよい。あるいは、内部
にヒューズ回路を設け、製造時にそのヒューズ回路のヒ
ューズ素子を切断するか否かによって、ツインセルモー
ド信号／ＴＷＩＮが設定されるようにしてもよい。
【００７５】以上のように、この実施の形態１による半
導体記憶装置１０によれば、ツインセルモード信号に応
じて隣接するワード線を同時に活性化するようにし、シ
ングルメモリセル型の半導体記憶装置からツインメモリ
セル型の半導体記憶装置への切替を電気的に行なうよう
にしたので、マスク工程段階においてマスクパターンを
切替えて作り分ける必要がなくなり、マスク数の削減、
製造工程の削減などによる製造コストの削減を図ること
ができる。
【００７６】［実施の形態２］実施の形態１による半導
体記憶装置１０は、記憶容量が１２８Ｍビットであり、
かつ、語構成が“×３２”のシングルメモリセル型の半
導体記憶装置から記憶容量が６４Ｍビットであり、か
つ、語構成が“×３２”のツインメモリセル型の半導体
記憶装置への切替が可能であったが、実施の形態２によ
る半導体記憶装置１０Ａは、さらに、記憶容量が６４Ｍ
ビットであり、かつ、語構成が“×１６”のツインメモ
リセル型の半導体記憶装置への切替が可能である。
【００７７】上述したように、ＤＲＡＭにおいてはリフ
レッシュ動作は不可欠であり、リフレッシュ動作時は、
リフレッシュの対象となるメモリセルの各々において、
データの読出、増幅および再書込が実行され、記憶デー
タが保持される。このリフレッシュ動作は、メモリセル
アレイ上に配列されるワード線ごとに実行され、その動
作周期（以下、リフレッシュ周期と称する。）は、各メ
モリセルにおいてデータの保持を保証できるリフレッシ
ュ間隔とワード線数とを考慮して定められる。
【００７８】再び図３を参照して、実施の形態１による
半導体記憶装置１０におけるメモリセルアレイ３４のバ
ンクの各々においてリフレッシュ動作が行なわれるとき
は、アドレス端子１４が受けるアドレス信号Ａ０〜Ａ１
１に基づいて生成される行アドレス信号ＲＡ＜０：１１
＞，／ＲＡ＜０：１１＞に基づいて、領域５１〜５３お
よび領域５４〜５６におけるそれぞれ４０９６本のワー
ド線がそれぞれの領域５１〜５３および領域５４〜５６
において順次活性化される。すなわち、４０９６回のリ
フレッシュ動作で全てのメモリセルのリフレッシュが完
了する（以下、全メモリセルのリフレッシュが完了する
までに４０９６回のリフレッシュ動作が必要な場合を
「４Ｋリフレッシュ」と称し、後述するように、領域５
１〜５６の全ワード線８１９２本が順次活性化され、全
メモリセルのリフレッシュが完了するまでに８１９２回
のリフレッシュ動作が必要な場合を「８Ｋリフレッシ
ュ」と称する。）。
【００７９】実施の形態２による半導体記憶装置１０Ａ
は、８Ｋリフレッシュに対応可能であり、８１９２本の
ワード線を順次選択するために、行アドレス信号ＲＡ＜
１２＞，／ＲＡ＜１２＞がさらに設けられている。そし
て、リフレッシュ動作時、行アドレス信号ＲＡ＜０：１
２＞，／ＲＡ＜０：１２＞に基づいて、メモリセルアレ
イ３４の各々のバンクにおいて８１９２本のワード線が
順次活性化され、８１９２回で全てのメモリセルのリフ
レッシュが完了する。
【００８０】半導体記憶装置１０Ａにおいては、この最
上位ビットＲＡ＜１２＞，／ＲＡ＜１２＞を信号ＲＡＤ
＜０：１２＞，／ＲＡＤ＜０：１２＞の最下位ビットＲ
ＡＤ＜０＞，／ＲＡＤ＜０＞に割当て、半導体記憶装置
１０Ａがツインメモリセル型の半導体記憶装置として機
能するときは、実施の形態１による半導体記憶装置１０
と同様に、最下位ビットＲＡＤ＜０＞，／ＲＡＤ＜０＞
をいずれも活性化することによって、記憶容量が６４Ｍ
ビットであり、かつ、語構成が“×１６”の半導体記憶
装置としても機能する。
【００８１】このようにすることができる理由は、記憶
容量が６４Ｍビットであり、かつ、語構成が“×１６”
のツインメモリセル型の半導体記憶装置として半導体記
憶装置１０Ａが機能するときは、行アドレス信号の最上
位ビットはＲＡ＜１１＞，／ＲＡ＜１１＞であり、行ア
ドレス信号ＲＡ＜１２＞，／ＲＡ＜１２＞は不使用とな
るので、行アドレス信号ＲＡ＜１２＞，／ＲＡ＜１２＞
に対応する信号ＲＡＤ＜０＞，／ＲＡＤ＜０＞を半導体
記憶装置１０Ａの内部において書換えても、アドレスの
指定上問題ないからである。
【００８２】実施の形態２による半導体記憶装置１０Ａ
の全体構成は、図１において示した実施の形態１による
半導体記憶装置１０の構成と同じであるので、その説明
は繰り返さない。
【００８３】図５は、半導体記憶装置１０Ａのメモリセ
ルアレイ３４の各々のバンクにおけるメモリ領域を概念
的に説明する図である。
【００８４】図５を参照して、半導体記憶装置１０Ａに
おけるメモリセルアレイ３４のバンクの各々において
は、図３に示した半導体記憶装置１０におけるメモリセ
ルアレイ３４のバンクと比較して、領域５１〜５３が信
号／ＲＡＤ＜１２＞の論理レベルによってさらに選択さ
れ、領域５４〜５６が信号ＲＡＤ＜１２＞の論理レベル
によってさらに選択される。
【００８５】ここで、半導体記憶装置１０Ａにおいて
は、行アドレス信号ＲＡ＜０：１２＞，／ＲＡ＜０：１
２＞に基づいて信号ＲＡＤ＜０：１２＞，／ＲＡＤ＜
０：１２＞を生成する際、行アドレス信号ＲＡ＜０：１
２＞，／ＲＡ＜０：１２＞の最上位ビットと最下位ビッ
トとが入替えられて信号ＲＡＤ＜０：１２＞，／ＲＡＤ
＜０：１２＞が生成される。すなわち、行アドレスの最
上位ビットＲＡ＜１２＞，／ＲＡ＜１２＞が信号ＲＡＤ
＜０：１２＞，／ＲＡＤ＜０：１２＞の最下位ビットＲ
ＡＤ＜０＞，／ＲＡＤ＜０＞にそれぞれ割当てられ、行
アドレスの最下位ビットＲＡ＜０＞，／ＲＡ＜０＞が信
号ＲＡＤ＜０：１２＞，／ＲＡＤ＜０：１２＞の最上位
ビットＲＡＤ＜１２＞，／ＲＡＤ＜１２＞にそれぞれ割
当てられている。
【００８６】そして、記憶容量が６４Ｍビットであり、
かつ、語構成が“×１６”のツインメモリセル型の半導
体記憶装置として半導体記憶装置１０Ａが機能すると
き、信号ＲＡＤ＜０：１２＞，／ＲＡＤ＜０：１２＞が
生成される際に、最下位ビットＲＡＤ＜０＞，／ＲＡＤ
＜０＞のいずれもが常時選択される。これによって、図
５に示すように、隣接するワード線６１，６２およびワ
ード線６３，６４が同時に選択され、隣接するメモリセ
ルが同時に選択されてツインメモリセルが構成される。
【００８７】以上のように、この実施の形態２による半
導体記憶装置１０Ａによれば、８Ｋリフレッシュ用に設
けられた行アドレス信号の最上位ビットＲＡ＜１２＞，
／ＲＡ＜１２＞を用いて、隣接するワード線を同時に活
性化できるようにしたので、シングルメモリセル型の半
導体記憶装置から、記憶容量が６４Ｍビットであり、か
つ、語構成が“×１６”のツインメモリセル型の半導体
記憶装置への切替も電気的に行なうことができる。
【００８８】［実施の形態３］実施の形態３による半導
体記憶装置は、実施の形態２による半導体記憶装置１０
Ａにおいてセルフリフレッシュ機能を備え、さらに、メ
モリ領域の一部の領域のみをリフレッシュ可能な、いわ
ゆるパーシャルセルフリフレッシュ機能を備える。
【００８９】上述したように、リフレッシュ動作時は、
リフレッシュの対象となるメモリセルの各々において、
データの読出、増幅および再書込が周期的に実行され、
記憶データが保持される。このリフレッシュ動作は、各
ワード線ごとに実行される。
【００９０】そして、セルフリフレッシュにおいては、
リフレッシュ対象のワード線を選択するための行アドレ
スを内部発生してリフレッシュ動作を行なう。パーシャ
ルセルフリフレッシュにおいては、行アドレスの上位１
ビットまたは上位２ビットの論理レベルが、たとえばＬ
レベルであるメモリ領域のみにおいてリフレッシュ動作
が実行される。
【００９１】したがって、パーシャルセルフリフレッシ
ュにおいて、所定の一部の領域が適切にリフレッシュさ
れるためには、半導体記憶装置がシングルメモリセル型
の半導体記憶装置として機能するか、ツインメモリセル
型の半導体記憶装置として機能するか、あるいは８Ｋリ
フレッシュに対応するものであるかによって異なる行ア
ドレスの最上位ビットをパーシャルセルフリフレッシュ
におけるリフレッシュ空間に対応付ける必要がある。
【００９２】図６は、この発明の実施の形態３による半
導体記憶装置の全体構成を示す概略ブロック図である。
【００９３】図６を参照して、半導体記憶装置１１は、
実施の形態２による半導体記憶装置１０Ａに加えて、リ
フレッシュ制御回路３６をさらに備える。リフレッシュ
制御回路３６は、セルフリフレッシュ制御回路３８と、
リフレッシュアドレス発生回路４０とを含む。
【００９４】リフレッシュ制御回路３６は、制御回路２
４からの指示に基づいて、リフレッシュ動作を行なう行
アドレス（以下、リフレッシュ行アドレス信号／ＱＡＤ
＜０：ｎ＞と称する。）を生成し、行アドレスデコーダ
２６へ出力する。行アドレスデコーダ２６は、制御回路
２４からの指示に基づいて、通常動作時においては、ア
ドレスバッファ２０から受ける行アドレス信号ＲＡ＜
０：ｎ＞，／ＲＡ＜０：ｎ＞に基づいてメモリセルアレ
イ３４におけるワード線の選択を行なう。一方、セルフ
リフレッシュモード時においては、行アドレスデコーダ
２６は、リフレッシュ制御回路３６からのリフレッシュ
行アドレス信号／ＱＡＤ＜０：ｎ＞に基づいてメモリセ
ルアレイ３４におけるワード線の選択を行なう。
【００９５】セルフリフレッシュ制御回路３８は、図示
されない発信回路によって発生されたパルス信号に基づ
いてリフレッシュ信号ＱＣＵを生成し、生成したリフレ
ッシュ信号ＱＣＵをリフレッシュアドレス発生回路４０
へ出力する。リフレッシュ信号ＱＣＵは、メモリセルア
レイ３４内の各メモリセルにおいてデータの保持を保証
することができるリフレッシュ間隔と、メモリセルアレ
イ３４内のワード線数とを考慮して定められる所定のリ
フレッシュ周期ごとに活性化される。
【００９６】リフレッシュアドレス発生回路４０は、リ
フレッシュ信号ＱＣＵに応じてリフレッシュ行アドレス
を更新し、リフレッシュ動作の対象となるメモリセル行
を順次切替える。具体的には、リフレッシュ行アドレス
信号／ＱＡＤ＜０：ｎ＞が、リフレッシュ信号ＱＣＵに
応じてカウントアップされていく。
【００９７】上述したように、実施の形態３による半導
体記憶装置１１は、さらに、スタンバイモード時におけ
る消費電力を削減するため、セルフリフレッシュモード
において、全メモリ領域を対象としてリフレッシュ動作
を実行するのではなく、一部のメモリ領域を対象として
リフレッシュ動作を行なう、いわゆるパーシャルセルフ
リフレッシュ機能を備える。
【００９８】このパーシャルセルフリフレッシュにおい
ては、メモリセルアレイ３４のバンクの各々において、
リフレッシュ行アドレス信号／ＱＡＤ＜０：ｎ＞の上位
１ビットもしくは上位２ビットがＬレベルのメモリ領域
のみリフレッシュされる。こうすることで、リフレッシ
ュ周期を長くすることなく、スタンバイモード時の消費
電力を低減することができる。
【００９９】そして、この半導体記憶装置１１において
は、通常のシングルメモリセル型の半導体記憶装置とし
て機能する場合と、ツインメモリセル型の半導体記憶装
置として機能する場合と、８Ｋリフレッシュ機能を備え
る場合とにおいて異なる行アドレスの最上位ビットが、
各使用モードに応じて、パーシャルセルフリフレッシュ
のリフレッシュ空間に適切に割当てられる。
【０１００】図７は、図６に示したリフレッシュアドレ
ス発生回路４０を機能的に説明するための機能ブロック
図である。
【０１０１】図７を参照して、リフレッシュアドレス発
生回路４０は、リフレッシュアドレスカウンタ４０１〜
４１２を含む。最下位ビットに対応するリフレッシュア
ドレスカウンタ４０１は、セルフリフレッシュ制御回路
３８から出力されたリフレッシュ信号ＱＣＵに応じてカ
ウントアップを実行し、カウントデータをリフレッシュ
行アドレス信号／ＱＡＤ＜０＞として出力する。
【０１０２】リフレッシュアドレスカウンタ４０２〜４
１２の各々は、下位ビット側のリフレッシュアドレスカ
ウンタから出力されるカウントデータに応じてカウント
アップを実行し、カウントデータをリフレッシュ行アド
レス信号／ＱＡＤ＜１＞〜／ＱＡＤ＜１１＞としてそれ
ぞれ出力する。
【０１０３】このようにして、セルフリフレッシュ時、
所定のリフレッシュ周期ごとに各メモリセル行を順次選
択するためのリフレッシュ行アドレス信号／ＱＡＤ＜
０：１１＞が生成される。
【０１０４】図８は、リフレッシュアドレスカウンタ４
０１〜４１２の回路構成を示す回路図である。
【０１０５】図８を参照して、リフレッシュアドレスカ
ウンタ４０１〜４１２の各々は、入力信号を反転するイ
ンバータ８２，８６と、入力信号の論理レベルがＬレベ
ルのときに活性化され、出力信号を受けて反転するイン
バータ８１と、インバータ８１の出力をラッチするラッ
チ回路を構成するインバータ８３，８４と、入力信号の
論理レベルがＨレベルのときに活性化され、インバータ
８１の出力を受けて反転するインバータ８５と、電源ノ
ードおよびインバータ８５の出力ノードに入力ノードが
接続されるＮＡＮＤゲート８７と、ＮＡＮＤゲート８７
とともにインバータ８５の出力を反転してラッチするラ
ッチ回路を構成するインバータ８８とからなる。
【０１０６】リフレッシュアドレスカウンタ４０１〜４
１２の各々においては、出力信号の論理レベルがＬレベ
ルであるとき、入力信号がＬレベルであるとインバータ
８１が活性化され、インバータ８１の出力はＨレベルと
なる。一方、この段階では、インバータ８５は活性化さ
れておらず、インバータ８１の出力は、インバータ８５
の出力ノードに伝達されない。
【０１０７】次いで、入力信号の論理レベルがＨレベル
になると、インバータ８１は非活性化されるが、インバ
ータ８１の出力はインバータ８３，８４によってラッチ
される。一方、インバータ８５が活性化され、インバー
タ８５は、Ｈレベルの入力を反転してＬレベルの信号を
出力する。したがって、ＮＡＮＤゲート８７はＨレベル
の信号を出力し、また、その出力はＮＡＮＤゲート８７
およびインバータ８８によってラッチされる。
【０１０８】次いで、入力信号の論理レベルがＬレベル
になると、インバータ８１が活性化され、インバータ８
１の出力はＬレベルとなる。一方、インバータ８５は非
活性化され、インバータ８１の出力は、インバータ８５
の出力ノードに伝達されない。
【０１０９】次いで、入力信号の論理レベルがＨレベル
になると、インバータ８１は非活性化されるが、インバ
ータ８１の出力はインバータ８３，８４によってラッチ
される。一方、インバータ８５が活性化され、インバー
タ８５は、Ｌレベルの入力を反転してＨレベルの信号を
出力する。したがって、ＮＡＮＤゲート８７はＬレベル
の信号を出力し、また、その出力はＮＡＮＤゲート８７
およびインバータ８８によってラッチされる。
【０１１０】このように、リフレッシュアドレスカウン
タ４０１〜４１２の各々は、入力信号の周期を１／２に
した出力信号を出力し、これによって、リフレッシュ行
アドレス信号／ＱＡＤ＜０：１１＞がカウントアップさ
れていく。
【０１１１】図９は、行アドレスデコーダ２６に含まれ
るアドレス選択回路の回路構成を示す回路図である。ア
ドレス選択回路は、制御回路２４から受けるセルフリフ
レッシュモード信号ＱＡＤＳＥＬに応じて、アドレスバ
ッファ２０から受ける行アドレス信号ＲＡ＜０：１１＞
およびリフレッシュ行アドレス信号／ＱＡＤ＜０：１１
＞のいずれかを選択して信号ＲＡＤ＜０：１１＞として
出力する。
【０１１２】なお、図９においては、説明の関係上、セ
ルフリフレッシュモード信号ＱＡＤＳＥＬを除くその他
の入力信号および出力信号において、各ビットデータを
まとめて表示し、また、以下のその説明においても各ビ
ットデータをまとめた信号として説明するが、実際に
は、各ビットデータごとに対応して回路が備えられてい
る。
【０１１３】図９を参照して、アドレス選択回路は、行
アドレス信号ＲＡ＜０：１１＞を受けて反転するインバ
ータ９１と、セルフリフレッシュモード信号ＱＡＤＳＥ
Ｌを受けて反転するインバータ９４と、セルフリフレッ
シュモード信号ＱＡＤＳＥＬがＨレベルのときに活性化
され、リフレッシュ行アドレス信号／ＱＡＤ＜０：１１
＞を反転して信号ＲＡＤ＜０：１１＞を出力するインバ
ータ９３と、セルフリフレッシュモード信号ＱＡＤＳＥ
ＬがＬレベルのときに活性化され、インバータ９１の出
力を反転して信号ＲＡＤ＜０：１１＞を出力するインバ
ータ９２とからなる。
【０１１４】セルフリフレッシュモード信号ＱＡＤＳＥ
Ｌは、セルフリフレッシュモード時にＨレベルとなる信
号であり、制御回路２４によって発生される。
【０１１５】アドレス選択回路は、セルフリフレッシュ
モード信号ＱＡＤＳＥＬがＨレベルであるとき、リフレ
ッシュ行アドレス信号／ＱＡＤ＜０：１１＞が反転され
た信号を信号ＲＡＤ＜０：１１＞として出力する。一
方、アドレス選択回路は、セルフリフレッシュモード信
号ＱＡＤＳＥＬがＬレベルであるとき、行アドレス信号
ＲＡ＜０：１１＞を信号ＲＡＤ＜０：１１＞として出力
する。
【０１１６】図１０〜図１２に示す回路は、行アドレス
デコーダ２６に含まれる回路であって、半導体記憶装置
１１の使用モードに応じて、行アドレスの上位ビットを
パーシャルセルフリフレッシュのリフレッシュ空間に対
応付けるための回路である。図１０は、使用モードに応
じて行アドレスの最上位ビットの次の上位ビットを選択
するための回路の構成を示す回路図である。図１１は、
使用モードに応じて行アドレスの最上位ビットを選択す
るための回路の構成を示す回路図である。図１２は、セ
ルフリフレッシュ動作を停止するセルフリフレッシュ停
止信号を発生する回路の構成を示す回路図である。
【０１１７】ここで、使用モードには、半導体記憶装置
１１が通常のシングルメモリセル型の半導体記憶装置と
して機能する通常モードと、半導体記憶装置１１がツイ
ンメモリセル型の半導体記憶装置として機能するツイン
セルモードと、半導体記憶装置１１が８Ｋリフレッシュ
動作を行なうときの８Ｋリフレッシュモードとがある。
【０１１８】そして、通常モード時は、リフレッシュ行
アドレスの最上位ビットは／ＱＡＤ＜１１＞であり、ツ
インセルモード時は、リフレッシュ行アドレスの最上位
ビットは／ＱＡＤ＜１０＞であり、８Ｋリフレッシュモ
ード時は、リフレッシュ行アドレスの最上位ビットは／
ＱＡＤ＜１２＞である。
【０１１９】図１０を参照して、この回路は、ツインセ
ルモード信号ＴＷＩＮを受けて反転するインバータ１０
２と、ツインセルモード信号ＴＷＩＮがＨレベルのとき
に活性化され、リフレッシュ行アドレス信号／ＱＡＤ＜
９＞を受けて反転するインバータ１０１と、８Ｋリフレ
ッシュモード信号８Ｋを受けて反転するインバータ１０
４と、８Ｋリフレッシュモード信号８ＫがＨレベルのと
きに活性化され、リフレッシュ行アドレス信号／ＱＡＤ
＜１１＞を受けて反転するインバータ１０３と、通常モ
ード信号ＮＯＲＭＡＬを受けて反転するインバータ１０
６と、通常モード信号ＮＯＲＭＡＬがＨレベルのときに
活性化され、リフレッシュ行アドレス信号／ＱＡＤ＜１
０＞を受けて反転するインバータ１０５と、インバータ
１０１，１０３，１０５の出力を受けて反転するインバ
ータ１０７と、インバータ１０７の出力を受けて反転
し、信号ＱＡＤ＜１０＞を出力するインバータ１０８と
からなる。
【０１２０】この回路は、半導体記憶装置１１がツイン
メモリセル型の半導体記憶装置として機能し、ツインセ
ルモード信号ＴＷＩＮがＨレベルであるとき、リフレッ
シュ行アドレス信号／ＱＡＤ＜９＞が反転された信号を
信号ＱＡＤ＜１０＞として出力する。また、この回路
は、半導体記憶装置１１が８Ｋリフレッシュで動作し、
８Ｋリフレッシュモード信号８ＫがＨレベルであると
き、リフレッシュ行アドレス信号／ＱＡＤ＜１１＞が反
転された信号を信号ＱＡＤ＜１０＞として出力する。さ
らに、この回路は、半導体記憶装置１１が通常のシング
ルメモリセル型の半導体記憶装置として機能し、通常モ
ード信号ＮＯＲＭＡＬがＨレベルであるとき、リフレッ
シュ行アドレス信号／ＱＡＤ＜１０＞が反転された信号
を信号ＱＡＤ＜１０＞として出力する。
【０１２１】図１１を参照して、この回路は、ツインセ
ルモード信号ＴＷＩＮを受けて反転するインバータ１１
２と、ツインセルモード信号ＴＷＩＮがＨレベルのとき
に活性化され、リフレッシュ行アドレス信号／ＱＡＤ＜
１０＞を受けて反転するインバータ１１１と、８Ｋリフ
レッシュモード信号８Ｋを受けて反転するインバータ１
１４と、８Ｋリフレッシュモード信号８ＫがＨレベルの
ときに活性化され、リフレッシュ行アドレス信号／ＱＡ
Ｄ＜１２＞を受けて反転するインバータ１１３と、通常
モード信号ＮＯＲＭＡＬを受けて反転するインバータ１
１６と、通常モード信号ＮＯＲＭＡＬがＨレベルのとき
に活性化され、リフレッシュ行アドレス信号／ＱＡＤ＜
１１＞を受けて反転するインバータ１１５と、インバー
タ１１１，１１３，１１５の出力を受けて反転するイン
バータ１１７と、インバータ１１７の出力を受けて反転
し、信号ＱＡＤ＜１１＞を出力するインバータ１１８と
からなる。
【０１２２】この回路は、半導体記憶装置１１がツイン
メモリセル型の半導体記憶装置として機能し、ツインセ
ルモード信号ＴＷＩＮがＨレベルであるとき、リフレッ
シュ行アドレス信号／ＱＡＤ＜１０＞が反転された信号
を信号ＱＡＤ＜１１＞として出力する。また、この回路
は、半導体記憶装置１１が８Ｋリフレッシュで動作し、
８Ｋリフレッシュモード信号８ＫがＨレベルであると
き、リフレッシュ行アドレス信号／ＱＡＤ＜１２＞が反
転された信号を信号ＱＡＤ＜１１＞として出力する。さ
らに、この回路は、半導体記憶装置１１が通常のシング
ルメモリセル型の半導体記憶装置として機能し、通常モ
ード信号ＮＯＲＭＡＬがＨレベルであるとき、リフレッ
シュ行アドレス信号／ＱＡＤ＜１１＞が反転された信号
を信号ＱＡＤ＜１１＞として出力する。
【０１２３】図１２を参照して、この回路は、信号ＳＥ
ＬＦ＿１ＭＳＢ、信号ＳＥＬＦＲＥＦおよび信号ＱＡＤ
＜１１＞を受けるＮＡＮＤゲート１２３と、信号ＱＡＤ
＜１１＞，ＱＡＤ＜１０＞を受けるＮＡＮＤゲート１２
１と、ＮＡＮＤゲート１２１の出力を受けて反転するイ
ンバータ１２２と、インバータ１２２の出力、信号ＳＥ
ＬＦＲＥＦおよび信号ＳＥＬＦ＿２ＭＳＢを受けるＮＡ
ＮＤゲート１２４と、入力ゲートが電源ノードおよびＮ
ＡＮＤゲート１２３，１２４の出力ノードに接続される
ＮＡＮＤゲート１２５と、ＮＡＮＤゲート１２５の出力
を受けて反転し、セルフリフレッシュ停止信号ＳＥＬＦ
＿ＳＴＯＰを出力するインバータ１２６とからなる。
【０１２４】信号ＳＥＬＦ＿１ＭＳＢは、パーシャルセ
ルフリフレッシュにおいて、リフレッシュ行アドレス信
号の最上位ビットがＬレベルのメモリ領域のみセルフリ
フレッシュを行なうリフレッシュモードに対応するモー
ド信号である。信号ＳＥＬＦ＿２ＭＳＢは、パーシャル
セルフリフレッシュにおいて、リフレッシュ行アドレス
信号の最上位ビットおよびその次の上位ビットがいずれ
もＬレベルのメモリ領域のみセルフリフレッシュを行な
うリフレッシュモードに対応するモード信号である。信
号ＳＥＬＦＲＥＦは、パーシャルセルフリフレッシュが
行なわれるときにＨレベルとなる信号である。これらの
信号は、いずれも制御回路２４によって発生される。
【０１２５】セルフリフレッシュ停止信号ＳＥＬＦ＿Ｓ
ＴＯＰは、制御回路２４へ出力され、セルフリフレッシ
ュ停止信号ＳＥＬＦ＿ＳＴＯＰがＨレベルであるとき、
制御回路２４は、リフレッシュ動作を停止する。一方、
セルフリフレッシュ動作中であって、セルフリフレッシ
ュ停止信号ＳＥＬＦ＿ＳＴＯＰがＬレベルであれば、制
御回路２４は、リフレッシュ動作の実行を指示する。
【０１２６】この回路においては、信号ＳＥＬＦＲＥＦ
および信号ＳＥＬＦ＿１ＭＳＢがいずれもＨレベルであ
るとき（信号ＳＥＬＦ＿２ＭＳＢはＬレベルとなる）、
信号ＱＡＤ＜１１＞がＨレベルであると、ＮＡＮＤゲー
ト１２３の出力がＬレベルとなり、セルフリフレッシュ
停止信号ＳＥＬＦ＿ＳＴＯＰはＬレベルとなる。したが
って、リフレッシュ行アドレス信号／ＱＡＤの最上位ビ
ットがＬレベルであるメモリ領域においては、リフレッ
シュ動作が実行される。一方、信号ＱＡＤ＜１１＞がＬ
レベルであると、ＮＡＮＤゲート１２３の出力がＨレベ
ルとなり、セルフリフレッシュ停止信号ＳＥＬＦ＿ＳＴ
ＯＰはＨレベルとなる。したがって、リフレッシュ行ア
ドレス信号／ＱＡＤの最上位ビットがＨレベルであるメ
モリ領域においては、リフレッシュ動作が実行されな
い。
【０１２７】また、信号ＳＥＬＦＲＥＦおよび信号ＳＥ
ＬＦ＿２ＭＳＢがいずれもＨレベルであるとき（信号Ｓ
ＥＬＦ＿１ＭＳＢはＬレベルとなる）、信号ＱＡＤ＜１
１＞，ＱＡＤ＜１０＞がいずれもＨレベルであると、Ｎ
ＡＮＤゲート１２４の出力がＬレベルとなり、セルフリ
フレッシュ停止信号ＳＥＬＦ＿ＳＴＯＰはＬレベルとな
る。したがって、リフレッシュ行アドレス信号／ＱＡＤ
の最上位ビットおよびその次の上位ビットがいずれもＬ
レベルであるメモリ領域においては、リフレッシュ動作
が実行される。一方、信号ＱＡＤ＜１１＞，ＱＡＤ＜１
０＞の少なくとも一方がＬレベルであると、ＮＡＮＤゲ
ート１２４の出力がＨレベルとなり、セルフリフレッシ
ュ停止信号ＳＥＬＦ＿ＳＴＯＰはＨレベルとなる。した
がって、リフレッシュ行アドレス信号／ＱＡＤの最上位
ビットおよびその次の上位ビットのいずれもＬレベルで
ないメモリ領域においては、リフレッシュ動作が実行さ
れない。
【０１２８】以上のように、この実施の形態３による半
導体記憶装置１１によれば、使用モードによって行アド
レスの最上位ビットが異なる場合においても、パーシャ
ルセルフリフレッシュにおいてリフレッシュ動作が実行
される一部の所定のメモリ領域を選択できるようにした
ので、各使用モードにおいても適切にパーシャルセルフ
リフレッシュが実行される。
【０１２９】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は、上記した実施の形態の説明で
はなくて特許請求の範囲によって示され、特許請求の範
囲と均等の意味および範囲内でのすべての変更が含まれ
ることが意図される。
【図面の簡単な説明】
【図１】 実施の形態１による半導体記憶装置の全体構
成を示す概略ブロック図である。
【図２】 図１に示すメモリセルアレイ上に行列上に配
列されるメモリセルの構成を示す回路図である。
【図３】 図１に示すメモリセルアレイの各々のバンク
におけるメモリ領域の構成を概念的に説明する図であ
る。
【図４】 図１に示す行アドレスデコーダに含まれるＲ
ＡＤ＜０＞生成回路の回路構成を示す回路図である。
【図５】 実施の形態２による半導体記憶装置のメモリ
セルアレイの各々のバンクにおけるメモリ領域の構成を
概念的に説明する図である。
【図６】 実施の形態３による半導体記憶装置の全体構
成を示す概略ブロック図である。
【図７】 図６に示すリフレッシュアドレス発生回路を
機能的に説明するための機能ブロック図である。
【図８】 図７に示すリフレッシュアドレスカウンタの
回路構成を示す回路図である。
【図９】 図６に示す行アドレスデコーダに含まれるア
ドレス選択回路の回路構成を示す回路図である。
【図１０】 使用モードに応じて最上位ビットの次の上
位ビットを選択するための回路の構成を示す回路図であ
る。
【図１１】 使用モードに応じて最上位ビットを選択す
るための回路の構成を示す回路図である。
【図１２】 セルフリフレッシュ動作を停止するセルフ
リフレッシュ停止信号を発生する回路の構成を示す回路
図である。
【図１３】 シングルメモリセル型のＤＲＡＭにおける
メモリセルアレイ上に行列状に配列されるメモリセルの
構成を示す回路図である。
【図１４】 ツインメモリセル型のＤＲＡＭにおけるメ
モリセルアレイ上に行列上に配列されるメモリセルの構
成を示す回路図である。
【符号の説明】
１０，１０Ａ，１１ 半導体記憶装置、１２ 制御信号
端子、１４ アドレス端子、１６ データ入出力端子、
１８ 制御信号バッファ、２０ アドレスバッファ、２
２ 入出力バッファ、２４ 制御回路、２６ 行アドレ
スデコーダ、２８ 列アドレスデコーダ、３０ 入出力
制御回路、３２ センスアンプ、３４メモリセルアレ
イ、３６ リフレッシュ制御回路、３８ セルフリフレ
ッシュ制御回路、４０ リフレッシュアドレス発生回
路、５１〜５６ 領域、６１〜６４，ＷＬ０〜ＷＬ３，
ＷＬn，ＷＬn+1 ワード線、７１，７３，８７，１２
１，１２３〜１２５ ＮＡＮＤゲート、７２，７４ イ
ンバータ、７７，１１０ セルプレート、１００，１０
０Ａ，１００Ｂ メモリセル、４０１〜４１２ リフレ
ッシュアドレスカウンタ、８１〜８６，８８，９１〜９
４，１０１〜１０８，１１１〜１１８，１２２，１２６
インバータ、Ｎ０〜Ｎ３，Ｎ１０１〜Ｎ１０３Ｎチャ
ネルＭＯＳトランジスタ、Ｃ０〜Ｃ３，Ｃ１０１〜Ｃ１
０３ キャパシタ、ＢＬ，／ＢＬ ビット線対。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 米谷 英樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 長澤 勉 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 諏訪 真人 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 田 増成 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 (72)発明者 山内 忠昭 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 松本 淳子 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5M024 AA91 BB07 BB28 BB35 BB36 BB39 DD62 DD63 EE05 EE30 HH10 KK10 PP01 PP02 PP03

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配列された複数のメモリセルを
    含むメモリセルアレイと、 行方向に配列される複数のワード線と、 列方向に配列される複数のビット線対と、 前記複数のメモリセルの各々を特定するアドレス信号に
    基づいて、前記複数のワード線および前記複数のビット
    線対からそれぞれ特定のワード線および特定のビット線
    対を選択するデコーダとを備え、 ２進情報で表わされる記憶情報の１ビット分の記憶デー
    タを２つのメモリセルを用いて記憶するためのツインセ
    ルモード信号が活性化されているとき、 前記デコーダは、前記２つのメモリセルを活性化するた
    めのワード線とビット線対とを選択し、 前記２つのメモリセルは、前記記憶データおよび前記記
    憶データの反転データをそれぞれ記憶する、半導体記憶
    装置。
  2. 【請求項２】 前記デコーダは、前記アドレス信号に基
    づいて前記特定のワード線を選択するための内部行アド
    レス信号を生成し、前記ツインセルモード信号が活性化
    されているとき、前記内部行アドレス信号の所定ビット
    の論理レベルが第１の論理レベル時に対応する第１のワ
    ード線と、前記所定ビットの論理レベルが第２の論理レ
    ベル時に対応する第２のワード線とを同時に選択する、
    請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記所定ビットは、前記内部行アドレス
    信号の最下位ビットであり、 前記デコーダは、前記ツインセルモード信号が活性化さ
    れているときに不使用となる前記アドレス信号の最上位
    ビットを前記内部行アドレス信号の最下位ビットに割当
    て、前記アドレス信号の最下位ビットを前記内部行アド
    レス信号の最上位ビットに割当てる、請求項２に記載の
    半導体記憶装置。
  4. 【請求項４】 前記ツインセルモード信号が不活性化さ
    れた通常動作モードのとき、記憶容量が２×ｎ（ｎは自
    然数）ビットであり、かつ、語構成が２×ｍ（ｍは自然
    数）ビットであり、 前記ツインセルモード信号が活性化されているとき、記
    憶容量がｎビットであり、かつ、語構成が２×ｍビット
    である、請求項３に記載の半導体記憶装置。
  5. 【請求項５】 前記記憶情報を保持するために定期的に
    リフレッシュ動作を実行するためのリフレッシュ制御回
    路をさらに備え、 前記リフレッシュ制御回路は、ｋ（ｋは自然数）回のリ
    フレッシュ動作で前記メモリセルアレイに含まれる全て
    のメモリセルのリフレッシュを完了する第１のリフレッ
    シュモードおよび２×ｋ回のリフレッシュ動作で前記メ
    モリセルアレイに含まれる全てのメモリセルのリフレッ
    シュを完了する第２のリフレッシュモードのいずれかで
    前記リフレッシュ動作を実行し、 前記アドレス信号は、前記第１および第２のリフレッシ
    ュモードを選択するためのリフレッシュモード選択ビッ
    トを最上位ビットに含み、 前記所定ビットは、前記内部行アドレス信号の最下位ビ
    ットであり、 前記デコーダは、前記リフレッシュモード選択ビットを
    前記内部行アドレス信号の最下位ビットに割当て、前記
    アドレス信号の最下位ビットを前記内部行アドレス信号
    の最上位ビットに割当てる、請求項２に記載の半導体記
    憶装置。
  6. 【請求項６】 前記ツインセルモード信号が不活性化さ
    れた通常動作モードのとき、記憶容量が２×ｎ（ｎは自
    然数）ビットであり、かつ、語構成が２×ｍ（ｍは自然
    数）ビットであり、 前記ツインセルモード信号が活性化されているとき、記
    憶容量がｎビットであり、かつ、語構成がｍビットであ
    る、請求項５に記載の半導体記憶装置。
  7. 【請求項７】 前記ツインセルモード信号は、所定の端
    子を介して外部から入力される、請求項１に記載の半導
    体記憶装置。
  8. 【請求項８】 前記ツインセルモード信号の論理レベル
    を切替えるヒューズ回路をさらに備える、請求項１に記
    載の半導体記憶装置。
  9. 【請求項９】 前記記憶情報を保持するために定期的に
    リフレッシュ動作を実行するためのリフレッシュ制御回
    路をさらに備え、 前記リフレッシュ制御回路は、前記リフレッシュ動作の
    対象となるメモリセル行を指定するためのリフレッシュ
    行アドレスを発生し、 前記リフレッシュ行アドレスは、前記メモリセルアレイ
    の一部の領域を対象として前記リフレッシュ動作の実行
    を指定するための少なくとも１ビットの部分セルフリフ
    レッシュアドレスビットを含み、 前記デコーダは、前記ツインセルモード信号が活性化さ
    れているか否かに応じて異なる前記リフレッシュ行アド
    レスから前記少なくとも１ビットの部分セルフリフレッ
    シュアドレスビットを選択する選択回路を含む、請求項
    １に記載の半導体記憶装置。
  10. 【請求項１０】 前記リフレッシュ制御回路は、ｋ（ｋ
    は自然数）回のリフレッシュ動作で前記メモリセルアレ
    イに含まれる全てのメモリセルのリフレッシュを完了す
    る第１のリフレッシュモードおよび２×ｋ回のリフレッ
    シュ動作で前記メモリセルアレイに含まれる全てのメモ
    リセルのリフレッシュを完了する第２のリフレッシュモ
    ードのいずれかで前記リフレッシュ動作を実行し、 前記選択回路は、前記ツインセルモード信号が不活性化
    され、かつ、前記リフレッシュ制御回路が前記第２のリ
    フレッシュモードで前記リフレッシュ動作を実行すると
    き、前記第２のリフレッシュモードに対応して発生され
    る前記リフレッシュ行アドレスから前記少なくとも１ビ
    ットの部分セルフリフレッシュアドレスビットを選択す
    る、請求項９に記載の半導体記憶装置。
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